KR102473659B1 - 반도체 소자 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역, 핀형 활성 영역의 상면으로부터 이격된 위치에서 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조, 복수의 나노시트 적층 구조 중 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 블로킹막, 핀형 활성 영역 상에서 제1 방향과 교차하는 제2 방향으로 연장되며 복수의 나노시트를 포위하는 리얼 게이트 전극 및 블로킹막 상에 배치되는 더미 게이트 전극을 포함하는 게이트 전극, 및 리얼 게이트 전극과 복수의 나노시트의 사이, 및 더미 게이트 전극과 블로킹막 사이에 개재된 게이트 유전막을 포함한다.

Description

반도체 소자{Semiconductor devices}
본 발명은 반도체 소자에 관한 것으로, 특히 다중 게이트 MOSFET (metal-oxide-semiconductor field-effect transistor)를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 소자의 사이즈가 극한의 상태로 축소되고 소자의 스케일링(scaling)이 한계에 이르렀다. 이에 따라, 소자의 내의 기생 저항과 기생 커패시턴스를 감소시켜 소자의 성능을 향상시키기 위하여 소자의 구조 변화를 통한 새로운 방법의 모색이 필요하다.
본 발명의 기술적 과제는 소자의 성능을 향상시킬 수 있는 다중 게이트 MOSFET를 구비한 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조; 상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 블로킹막; 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 나노시트를 포위하는 리얼 게이트 전극 및 상기 블로킹막 상에 배치되는 더미 게이트 전극을 포함하는 게이트 전극; 및 상기 리얼 게이트 전극과 상기 복수의 나노시트의 사이, 및 상기 더미 게이트 전극과 상기 블로킹막 사이에 개재된 게이트 유전막;을 포함한다.
본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판; 상기 제1 영역 및 상기 제2 영역 각각에서, 상기 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조; 상기 제1 영역에서, 상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 블로킹막; 상기 핀형 활성 영역 상에서 상기 복수의 나노시트 적층 구조 각각과 적어도 일부분이 오버랩되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 전극; 및 상기 복수의 나노시트 적층 구조 중 상기 블로킹막에 의하여 덮이는 상기 한쌍의 나노시트 적층 구조 각각이 가지는 상기 복수의 나노시트와 상기 핀형 활성 영역 사이의 공간에 개재되는 복수의 잔류 반도체 패턴;을 포함하며, 상기 복수의 게이트 전극 중, 상기 블로킹막에 의하여 덮이지 않는 상기 나노시트 적층 구조 상에서 연장되는 게이트 전극의 일부분은 상기 복수의 나노시트와 상기 핀형 활성 영역의 사이의 공간을 채운다.
본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판; 상기 제1 영역 및 상기 제2 영역 각각에서, 상기 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조; 상기 제1 영역 및 상기 제2 영역 각각에서, 상기 복수의 나노시트 적층 구조 사이에 배치되어 상기 복수의 나노시트에 연결되며 서로 다른 물질로 이루어지는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 상기 제1 영역에서, 상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 제1 블로킹막; 상기 핀형 활성 영역 상에서 상기 복수의 나노시트 적층 구조 각각과 적어도 일부분이 오버랩되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 전극; 및 상기 복수의 게이트 전극과 상기 복수의 나노시트 사이에 개재된 게이트 유전막;을 포함하며, 상기 복수의 나노시트 적층 구조 중 상기 제1 블로킹막에 의하여 덮이는 상기 한쌍의 나노시트 적층 구조 각각이 포함하는 상기 복수의 나노시트는 상기 제1 블로킹막을 사이에 두고 상기 게이트 유전막과 이격되고, 상기 복수의 나노시트 적층 구조 중 나머지가 포함하는 상기 복수의 나노시트는 상기 게이트 유전막과 접한다.
본 발명의 기술적 사상에 의한 반도체 소자는 게이트 전극, 특히 복수의 나노시트를 포위하는 서브 게이트 부분을 형성하는 과정에서 소스/드레인 영역이 손상되는 것을 방지하기 위한 블로킹막, 및/또는 절연 스페이서를 가지므로, 소스/드레인 영역과 게이트 전극 사이에 쇼트가 발생하는 것이 방지할 수 있어 신뢰성을 확보할 수 있다.
도 1 내지 도 16은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17 내지 도 23은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24 내지 도 27은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 28은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법을 통하여 제조된 반도체 소자을 설명하기 위한 단면도이다. 구체적으로, 도 28은 X-Z 면을 따라서 절단한 단면도이다.
도 1 내지 도 16은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 1, 도 2a, 도 3a, 도 4a, 도 5a, 및 도 6 내지 도 16은 X-Z 면을 따라서 절단한 단면도들이고, 도 2b 도 3b, 도 4b, 및 도 5b는 도 2a, 도 3a, 도 4a, 및 도 5a 각각에서 Y-Z 면을 따라 절단한 단면도들로, 제1 영역(R1)과 제2 영역(R2)에서 동일한 형상을 가지는 바 제1 영역(R1)과 제2 영역(R2)을 구분하지 않고 함께 나타낸다.
도 1을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(102) 상에 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다. 일부 실시 예에서, 기판(102)의 제1 영역(R1)에는 PMOS 트랜지스터가 형성되고, 제2 영역(R2)에는 NMOS 트랜지스터가 형성되어, CMOS 소자를 구성할 수 있으나, 이에 한정되는 것은 아니다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(102)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(102) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(102)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(102) 상에 PMOS 트랜지스터를 형성하는 경우, 기판(102)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 기판(102)은 silicon on insulator와 같인 SOI (semiconductor on insulator) 구조를 가질 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 복수의 희생 반도체층(106S)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 예시한 바에 한정되는 것은 아니다.
복수의 희생 반도체층(106S)은 모두 동일한 두께로 형성될 수도 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 두께는 다른 나머지 희생 반도체층(106S)의 두께보다 더 클 수 있다.
도 2a 및 도 2b를 함께 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 마스크 패턴(MP)을 형성한다. 마스크 패턴(MP)은 일 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다.
마스크 패턴(MP)은 패드 산화막 패턴(512) 및 하드마스크 패턴(514)을 포함할 수 있다. 하드마스크 패턴(514)은 실리콘 질화물, 폴리실리콘, SOH (spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
도 3a 및 도 3b를 함께 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조와, 기판(102)의 일부를 식각하여 복수의 트렌치(TR)를 형성한다. 그 결과, 제1 영역(R1) 및 제2 영역(R2) 각각에 복수의 트렌치(TR)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성될 수 있다.
복수의 핀형 활성 영역(FA)이 형성된 후, 복수의 핀형 활성 영역(FA) 위에 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)가 남게 된다.
도 4a 및 도 4b를 함께 참조하면, 복수의 트렌치(TR) 내에 소자분리막(114)을 형성한다. 소자분리막(114)은 복수의 트렌치(TR)의 내벽을 컨포멀(conformal)하게 덮는 절연 라이너(114A)와, 절연 라이너(114A) 위에서 복수의 트렌치(TR)를 채우는 갭필 절연막(114B)을 포함할 수 있다.
소자분리막(114)은 적층 구조체(SS)의 측벽, 및 마스크 패턴(MP)의 측벽을 덮도록 형성될 수 있다.
복수의 트렌치(TR)의 내벽을 덮는 절연 라이너(114A)는 산화막, 질화막, 산질화막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연 라이너(114A)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 갭필 절연막(114B)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 갭필 절연막(114B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 갭필 절연막(114B)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다.
도 5a 및 도 5b를 함께 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS) 상에 남아 있는 마스크 패턴(MP)을 제거하고, 소자분리막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다.
소자분리막(114)의 상면이 핀형 활성 영역(FA)의 상면(104)과 대략 동일하거나 유사한 레벨로 되도록 상기 리세스 공정을 수행할 수 있다. 그 결과, 복수의 핀형 활성 영역(FA) 위에 있는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)의 측벽이 노출될 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
일부 실시예들에서, 상기 마스크 패턴(MP)을 제거한 후, 소자분리막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스 공정을 수행하기 전에, 복수의 나노시트 반도체층(NS)과 복수의 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 제1 영역(R1)에는 불순물로서 인(P) 또는 비소(As) 이온을 주입할 수 있고, 제2 영역(R2)에는 불순물로서 붕소(B) 이온을 주입할 수 있다.
도 6을 참조하면, 제1 영역(R1)에 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 상면의 일부, 및 측벽을 덮는 블로킹막(120)을 형성한다. 블로킹막(120)은 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)의 상면의 나머지 부분을 노출시키는 오프닝(120O)을 가질 수 있다. 블로킹막(120)은, 오프닝(120O)은 복수의 나노시크 반도체층(NS) 중 최상단의 나노시트 반도체층(NS)의 상면의 일부를 덮되, 최상단의 나노시트 반도체층(NS)의 상면의 나머지 부분을 덮지 않는 오프닝(120O)을 가질 수 있다. 제1 영역(R1)에서 블로킹막(120)은, 적층 구조체(SS)의 상면의 일부, 및 측벽과 함께 소자분리막(114)의 상면을 덮을 수 있다.
블로킹막(120)은 예를 들면, 질화물을 포함할 수 있다. 다른 일부 실시예들에서, 블로킹막(120)은 실리콘 질화물, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
블로킹막(120)은 제1 영역(R1)에만 형성되고, 제2 영역(R2)에는 형성되지 않을 수 있다.
도 7을 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)가 형성된 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)의 적어도 일부분과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다.
더미 게이트 구조체(DGS)는 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다. 더미 게이트 구조체(DGS)를 형성하기 위한 일 예에서, 복수의 핀형 활성 영역(FA)을 덮고 있는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)의 노출 표면과, 소자분리막(114)의 상면을 각각 덮도록 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)을 차례로 형성한 후, 이들을 패터닝하여 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 필요한 부분에만 남도록 할 수 있다.
일부 실시예들에서, 더미 게이트층(D154)은 폴리실리콘으로 이루어지고, 캡핑층(D156)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이후, 더미 게이트 구조체(DGS)의 양 측벽을 덮는 게이트 스페이서(130)를 형성한다. 게이트 스페이서(136)를 형성하기 위하여, 더미 게이트 구조체(DGS)가 형성된 반도체 기판(102) 상에 스페이서층을 형성한 후, 상기 스페이서층을 다시 에치백하여 게이트 스페이서(130)가 남도록 할 수 있다. 게이트 스페이서(130)는 예를 들면, 실리콘 질화막으로 이루어질 수 있다.
복수의 더미 게이트 구조체(DGS) 중 일부인 에지 더미 게이트 구조체(DGSS)는 적층 구조체(SS)의 상면 및 측벽에 걸쳐서 형성될 수 있다. 구체적으로, 에지 더미 게이트 구조체(DGSS)의 산화막(D152) 및 더미 게이트층(D154)은 적층 구조체(SS)의 상면 및 측벽에 걸쳐서 형성될 수 있다.
제1 영역(R1)에서, 에지 더미 게이트 구조체(DGSS)의 산화막(D152) 및 더미 게이트층(D154)은 블로킹막(120)과 수직 방향(Z 방향)으로 중첩될 수 있다. 제1 영역(R1)에서, 에지 더미 게이트 구조체(DGSS)의 산화막(D152)과 적층 구조체(SS)의 상면 및 측벽 사이에는 블로킹막(120)이 개재되어, 에지 더미 게이트 구조체(DGSS)와 적층 구조체(SS)는 블로킹막(120)을 사이에 두고 서로 이격될 수 있다.
제2 영역(R1)에는 블로킹막(120)이 형성되지 않으므로, 에지 더미 게이트 구조체(DGSS)의 산화막(D152)와 적층 구조체(SS)는 서로 접할 수 있다.
도 7 및 도 8을 함께 참조하면, 더미 게이트 구조체(DGS) 및 게이트 스페이서(130)를 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)의 일부를 식각에 의해 제거하여, 복수의 나노시트 반도체층(NS)으로부터 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성하고, 복수의 희생 반도체층(106S)으로부터 복수의 희생 반도체 패턴(106)을 형성한다.
복수의 나노시트 적층 구조(NSS)가 형성된 후, 복수의 나노시트 적층 구조(NSS) 각각의 사이에는 핀형 활성 영역(FA)이 노출될 수 있다. 일부 실시 예에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)를 식각하는 과정에서, 핀형 활성 영역(FA)의 상측 일부분이 함께 제거될 수 있다.
복수의 나노시트 적층 구조(NSS)가 각각 포함하는 복수의 나노시트(N1, N2, N3) 및 이들 사이의 복수의 희생 반도체 패턴(106)의 양 측벽은 기판(102)의 주면에 대하여 수직한 것으로 도시되었으나, 이에 한정되지 않는다.
도 9를 참조하면, 제2 영역(R2)에 대하여 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체 패턴(106)의 일부분을 제거하여, 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다. 제2 영역(R2)에 리세스 영역(106R)을 형성하는 동안, 제1 영역(R1)은 마스크층(도시 생략)에 의하여 덮여 제1 영역(R1)에는 리세스 영역(106R)이 형성되지 않을 수 있다.
리세스 영역(106R)에 노출되는 복수의 희생 반도체 패턴(106)의 양 측벽은 기판(102)의 주면에 대하여 수직한 것으로 도시되었으나, 이에 한정되지 않는다.
일부 실시예들에서, 리세스 영역(106R)을 형성하기 위한 등방성 식각 공정은 복수의 희생 반도체 패턴(106)과 복수의 나노시트(N1, N2, N3)와의 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 이용하여 수행될 수 있다.
제2 영역(R2)에서 리세스 영역(106R)이 형성되어 잔류되는 복수의 희생 반도체 패턴(106)의 수평 방향으로의 폭은 더미 게이트층(D154)의 수평 방향으로의 폭과 유사할 수 있다. 즉, 리세스 영역(106R)의 수평 방향으로의 폭은 게이트 스페이서(130) 하측 부분의 수평 방향으로의 폭의 합과 유사한 값을 가질 수 있다. 일부 실시 예에서, 제2 영역(R2)에서 리세스 영역(106R)이 형성되어 잔류되는 복수의 희생 반도체 패턴(106)의 수평 방향으로의 폭은 더미 게이트층(D154)의 수평 방향으로의 폭보다 큰 값을 가질 수 있다. 다른 일부 실시 예에서, 제2 영역(R2)에서 리세스 영역(106R)이 형성되어 잔류되는 복수의 희생 반도체 패턴(106)의 수평 방향으로의 폭은 더미 게이트층(D154)의 수평 방향으로의 폭보다 작은 값을 가질 수 있다.
도 9 및 도 10을 함께 참조하면, 제2 영역(R2)에서 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)을 채우는 절연 스페이서(140)를 형성한다. 일부 실시 예들에서, 절연 스페이서(140)는 실리콘 질화막으로 이루어질 수 있다. 일부 실시예들에서, 절연 스페이서(140)는 복수의 절연층이 적층되어 이루어질 수 있다.
절연 스페이서(140)의 수평 방향으로의 폭은 게이트 스페이서(130) 하측 부분의 수평 방향으로의 폭과 유사할 수 있다. 일부 실시 예에서, 절연 스페이서(140)의 수평 방향으로의 폭은 게이트 스페이서(130) 하측 부분의 수평 방향으로의 폭보다 작은 값을 가지거나, 큰 값을 가질 수도 있다.
절연 스페이서(140)의 적어도 하나의 측벽은 기판(102)의 주면에 대하여 수직한 것으로 도시되었으나, 이에 한정되지 않는다.
도 11을 참조하면, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽과, 복수의 나노시트 적층 구조(NSS) 각각의 사이에 노출되는 핀형 활성 영역(FA)의 표면을 세정 분위기에 노출시켜, 상기 노출된 표면들로부터 자연 산화막을 제거한다.
이후, 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 제1 소스/드레인 영역(162)을 형성하고, 제2 영역(R1)에서 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 제2 소스/드레인 영역(164)을 형성한다.
제1 영역(R1)에 제1 소스/드레인 영역(162)을 형성하는 동안에는, 제2 영역(R2)을 덮는 마스크층(도시 생략)이 형성될 수 있고, 제2 영역(R2)에 제2 소스/드레인 영역(164)을 형성하는 동안에는, 제1 영역(R1)을 덮는 마스크층(도시 생략)이 형성될 수 있다.
제1 소스/드레인 영역(162)은 제1 커버층(162A) 및 제1 매립층(162B)으로 이루어질 수 있다. 제1 커버층(162A)은 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 노출된 측벽, 복수의 희생 반도체 패턴(106)의 측벽, 및 핀형 활성 영역(FA)의 노출 표면을 덮도록 형성할 수 있고, 제1 매립층(162B)은 제1 영역(R1)에서, 제1 커버층(162A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
제1 소스/드레인 영역(162)은 Ge를 포함할 수 있다. 제1 커버층(162A)은 Si를 포함하는 반도체 물질로 이루어지고, 제1 매립층(162B)은 Ge를 포함하는 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 커버층(162A)은 Ge를 포함하지 않는 반도체 물질로 이루어질 수 있다. 예를 들면, 제1 커버층(162A)은 Si과 같은 반도체 물질로 이루어질 수 있다. 제1 매립층(162B)은 제1 커버층(162A)보다 Ge를 포함하는 SiGe와 같은 화합물 반도체 물질 또는 Ge와 같은 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 매립층(162B)은 제1 커버층(162A)을 덮는 Ge를 포함하는 반도체 물질와 Si를 포함하는 반도체 물질이 다층 구조를 이룰 수 있다.
일부 실시 예에서, 제1 소스/드레인 영역(162) 중 적어도 일부분은 불순물로서 붕소(B) 이온을 포함할 수 있다.
제2 소스/드레인 영역(164)은 제2 커버층(164A) 및 제2 매립층(164B)으로 이루어질 수 있다. 제2 커버층(164A)은 제2 영역(R2)에서, 복수의 나노시트(N1, N2, N3)의 노출된 측벽을 덮도록 형성할 수 있고, 제2 매립층(164B)은 제2 영역(R2)에서, 제2 커버층(164A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
제2 소스/드레인 영역(164)은 Si를 포함할 수 있다. 제2 소스/드레인 영역(164)은 제1 소스/드레인 영역(162)과 달리 Ge를 포함하지 않을 수 있다. 제2 커버층(164A)은 Si를 포함하는 반도체 물질로 이루어지고, 제2 매립층은 Si와 같은 반도체 물질 또는 SiC와 같은 화합물 반도체 물질로 이루어질 수 있다.
일부 실시 예에서, 제2 소스/드레인 영역(164) 중 적어도 일부분은 불순물로서 인(P) 또는 비소(As) 이온을 포함할 수 있다.
도 12를 참조하면, 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)이 형성된 도 11의 결과물을 덮는 보호막(138)을 형성한다. 일부 실시예들에서, 보호막(138)은 실리콘 질화막으로 이루어질 수 있다. 보호막(138)을 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다. 일부 실시예들에서, 보호막(138)은 생략 가능하다.
일부 실시 예에서, 제1 영역(R1)과 제2 영역(R2) 각각의 보호막(138)의 부분은 별도로 형성할 수 있다. 예를 들면, 제1 소스/드레인 영역(162)을 형성하고 제2 소스/드레인 영역(164)을 형성하기 전에, 제1 영역(R1)의 보호막(138)의 부분을 먼저 형성하고, 이후 제2 소스/드레인 영역(164)을 형성한 후에 제2 영역(R2)의 보호막(138)의 부분을 형성할 수 있다. 또는 예를 들면, 제2 소스/드레인 영역(164)을 형성하고 제1 소스/드레인 영역(162)을 형성하기 전에, 제2 영역(R2)의 보호막(138)의 부분을 먼저 형성하고, 이후 제1 소스/드레인 영역(162)을 형성한 후에 제1 영역(R1)의 보호막(138)의 부분을 형성할 수 있다.
보호막(138) 위에 게이트간 절연막(172)을 형성한 후, 게이트간 절연막(172)을 평탄화하여 더미 게이트층(D154)의 상면을 덮는 캡핑층(D156)(도 11 참조)을 제거하고, 캡핑층(D156)의 주위에 있는 게이트 스페이서(130), 보호막(138), 및 게이트간 절연막(172)을 그 상부로부터 일부 두께만큼 연마하여, 게이트간 절연막(172)의 상면이 더미 게이트층(D154)의 상면과 대략 동일한 레벨에 위치하도록 한다. 일부 실시예들에서, 게이트간 절연막(172)은 실리콘 산화막으로 이루어질 수 있다.
도 12 및 도 13을 함께 참조하면, 게이트간 절연막(172)을 통해 노출되는 더미 게이트층(D154) 및 그 하부의 산화막(D152)을 제거하여 복수의 게이트 공간(GS)을 형성한다.
게이트 공간(GS) 중 일부인 에지 게이트 공간(GSS)은, 에지 더미 게이트 구조체(도 11의 DGSS)의 더미 게이트층(D154) 및 그 하부의 산화막(D152)이 제거된 형성될 수 있다. 즉, 게이트 공간(GS) 중 에지 더미 게이트 구조(DGSS)에 대응하는 위치의 것들은 에지 게이트 공간(GSS)이라 호칭한다.
제1 영역(R1)에서 에지 게이트 공간(GSS)의 저면에는 블로킹막(120)이 배치되어, 에지 게이트 공간(GSS) 내에서 나노시트 적층 구조(NSS)이 포함하는 복수의 나노시트(N1, N2, N3)의 표면 및 복수의 희생 반도체 패턴(106)의 표면이 노출되지 않을 수 있다. 예를 들면, 제1 영역(R1)에서 에지 게이트 공간(GSS) 내에는 복수의 나노시트(N1, N2, N3)의 표면 및 복수의 희생 반도체 패턴(106)의 표면이 블로킹막(120)에 의하여 덮여서, 에지 게이트 공간(GSS) 내에서는 게이트 스페이서(130) 및 블로킹막(120)만이 노출될 수 있다.
제2 영역(R2)에는 블로킹막(120)이 배치되지 않으므로, 제2 영역(R2)에서 에지 게이트 공간(GSS) 내에는 복수의 나노시트(N1, N2, N3)의 표면 및 복수의 희생 반도체 패턴(106)의 표면이 노출될 수 있다.
복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 외의 나머지를 통해서는 나노시트 적층 구조(NSS) 중 최상단의 나노시트(N3)를 노출될 수 있다.
도 13 및 도 14을 함께 참조하면, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체 패턴(106) 중 일부를 복수의 게이트 공간(GS) 중 일부를 통해 제거하여, 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3) 각각의 표면의 일부분, 및 핀형 활성 영역(FA)의 상면(104)의 일부분을 노출시킨다. 따라서 게이트 공간(GS)은 복수의 희생 반도체 패턴(106)의 일부가 제거된 부분까지 확장될 수 있다.
제1 영역(R1)에서는, 블로킹막(120)에 덮여서 에지 게이트 공간(GSS)을 통하여 복수의 희생 반도체 패턴(106)이 노출되지 않으므로, 에지 게이트 공간(GSS) 하측의 복수의 희생 반도체 패턴(106)은 제거되지 않고 잔류되고, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 외의 나머지 하측의 희생 반도체 패턴(106)은 제거되어, 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3) 각각의 표면의 일부분, 및 핀형 활성 영역(FA)의 상면(104)의 일부분을 노출될 수 있다. 따라서 제1 영역에서, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 외의 나머지는 복수의 희생 반도체 패턴(106)의 일부가 제거된 부분까지 확장될 수 있다.
제1 영역(R1)에서는, 블로킹막(120)에 덮여서 에지 게이트 공간(GSS)을 통하여 복수의 희생 반도체 패턴(106)이 노출되지 않으므로, 에지 게이트 공간(GSS) 하측의 복수의 희생 반도체 패턴(106)은 제거되지 않고 잔류되고, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 외의 나머지 하측의 희생 반도체 패턴(106)은 제거되어, 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3) 각각의 표면의 일부분, 및 핀형 활성 영역(FA)의 상면(104)의 일부분이 노출될 수 있다. 따라서 제1 영역(R1)에서, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 외의 나머지는 복수의 희생 반도체 패턴(106)의 일부가 제거된 부분까지 확장될 수 있다.
블로킹막(120)에 덮여서, 제거되지 않고 잔류하는 희생 반도체 패턴(106)을 잔류 반도체 패턴(106)이라 호칭할 수 있다.
제2 영역(R2)에서는, 블로킹막(120)이 없으므로, 에지 게이트 공간(GSS)을 포함한 모든 게이트 공간(GS) 하측의 희생 반도체 패턴(106)은 제거되어, 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3) 각각의 표면의 일부분, 및 핀형 활성 영역(FA)의 상면(104)의 일부분이 노출될 수 있다. 따라서 제2 영역(R2)에서, 복수의 게이트 공간(GS)이 모두 복수의 희생 반도체 패턴(106)의 일부가 제거된 부분까지 확장될 수 있다.
블로킹막(120)이 없는 경우, 제1 영역(R1)에서 복수의 희생 반도체 패턴(106)을 제거하는 과정에서, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS)을 통하여 공급되는 에천트(etchant)는 복수의 희생 반도체 패턴(106)을 향하여 3방향(Y 방향, -Y 방향, 및 X 방향과 ??X 방향 중 한 방향)으로 공급되고, 복수의 게이트 공간(GS) 중 나머지를 통하여 공급되는 에천트는 복수의 희생 반도체 패턴(106)을 향하여 2방향(Y 방향, -Y 방향)으로 공급될 수 있다. 따라서, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 하측의 희생 반도체 패턴(106)이 복수의 게이트 공간(GS) 중 나머지 하측의 희생 반도체 패턴(106)보다 먼저 제거되어, 에지 게이트 공간(GSS)을 향하는 제1 소스/드레인 영역(162)의 일측의 일부분이 더 제거되는 손상이 발생될 수 있다. 이 경우, 제1 소스/드레인 영역(162)의 일측의 손상 부분에접하는 게이트 유전막(도 15의 145)의 부분이 취약해질 수 있어, 제1 소스/드레인 영역(162)과 게이트 전극(도 15의 150) 사이에 쇼트(short)가 발생할 수 있다.
그러나, 블로킹막(120)에 의하여, 에지 게이트 공간(GSS) 하측의 희생 반도체 패턴(106)에는 에천트가 공급되지 않아 잔류 반도체 패턴(106)으로 잔류하므로, 제1 소스/드레인 영역(162)에 손상이 발생하는 것을 방지할 수 있어, 제1 소스/드레인 영역(162)과 게이트 전극(150) 사이에 쇼트(short)가 발생하는 것을 방지할 수 있다.
반면, 제2 영역(R2)에는 절연 스페이서(140)에 의하여, 희생 반도체 패턴(106)을 제거하기 위한 에천트가 제2 소스/드레인 영역(164)에 공급되지 않으므로, 블로킹막(120)이 배치되지 않아도 제2 소스/드레인 영역(164)에 손상이 발생하지 않을 수 있다.
도 14 및 도 15를 함께 참조하면, 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 노출 표면으로부터 자연 산화막을 제거한 후, 복수의 게이트 공간(GS)에서 노출되는 표면들 위에 게이트 유전막(145)을 형성하고, 게이트 유전막(145) 위에서 복수의 게이트 공간(GS)을 채우는 복수의 게이트 전극(150)을 형성한다.
게이트 유전막(145)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 핀형 활성 영역(FA)의 상면과 복수의 나노시트(N1, N2, N3)의 표면에서 고유전막과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 고유전막은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(150)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 게이트 전극(150)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
일부 실시 예에서, 제1 영역(R1)과 제2 영역(R2)에 각각 형성되는 게이트 전극(150)의 부분은 다른 적층 구조를 가질 수 있다. 예를 들면, 제1 영역(R1)과 제2 영역(R2)에 각각 형성되는 게이트 전극(150)의 부분은 상기 일함수 조절용 금속이 다른 물질로 이루어질 수 있다.
게이트 전극(150)은 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 복수의 나노시트(N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이의 공간에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 복수의 서브 게이트 부분(150S) 각각의 수평 방향의 길이는 메인 게이트 부분(150M)의 수평 방향의 길이와 동일한 값을 가질 수 있다. 일부 실시 예에서, 복수의 서브 게이트 부분(150S) 각각의 수평 방향의 길이는 메인 게이트 부분(150M)의 수평 방향의 길이보다 큰 값을 가지거나 작은 값을 가질 수 있다.
복수의 게이트 전극(150)은, 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS)을 채우는 더미 게이트 전극(150D), 및 복수의 게이트 공간(GS) 중 에지 게이트 공간(GSS) 외의 나머지를 채우는 리얼 게이트 전극(150R)을 포함할 수 있다.
제1 영역(R1)에서, 복수의 서브 게이트 부분(150S)은 복수의 희생 반도체 패턴(106)이 제거된 부분에 형성되므로, 더미 게이트 전극(150D)은 메인 게이트 부분(150M)만을 포함하고, 복수의 서브 게이트 부분(150S)을 포함하지 않을 수 있다.
반면, 제2 영역(R2)에서, 더미 게이트 전극(150D)은 메인 게이트 부분(150M) 및 복수의 서브 게이트 부분(150S)을 포함할 수 있다.
제2 영역(R2)에서, 리얼 게이트 전극(150R)이 가지는 복수의 서브 게이트 부분(150S) 각각의 양단 상에는 게이트 유전막(145)를 사이에 두고 복수의 절연 스페이서(140)가 배치될 수 있다. 따라서, 절연 스페이서(140)는 게이트 유전막(145)을 사이에 두고, 복수의 서브 게이트 부분(150S) 각각의 양 측벽을 덮을 수 있다.
일부 실시 예에서, 제2 영역(R2)에서, 더미 게이트 전극(150D)이 가지는 복수의 서브 게이트 부분(150S) 각각의 일단 상에는 게이트 유전막(145)를 사이에 두고 복수의 절연 스페이서(140)가 배치될 수 있다. 따라서, 절연 스페이서(140)는 게이트 유전막(145)을 사이에 두고, 더미 게이트 전극(150D)이 가지는 복수의 서브 게이트 부분(150S) 각각의 일 측벽, 구체적으로는 리얼 게이트 전극(150R)을 향하는 일 측벽을 덮을 수 있다.
제1 영역(R1)에는 리얼 게이트 전극(150R)이 가지는 복수의 서브 게이트 부분(150S) 각각의 양단 상에 절연 스페이서(140)가 배치되지 않을 수 있다.
도 16을 참조하면, 게이트 전극(150) 및 게이트간 절연막(172)을 덮는 층간절연막(174)을 형성한 후, 층간절연막(174) 및 게이트간 절연막(172)을 일부 식각하여 제1 영역(R1) 및 제2 영역(R2)에 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)을 노출시키는 복수의 콘택홀(190H)을 각각 형성한다. 그 후, 복수의 콘택홀(190H)을 통해 노출되는 복수의 제1 소스/드레인 영역(162)의 상면 및 복수의 제2 소스/드레인 영역(164)의 상면에 각각 제1 금속 실리사이드막(166) 및 제2 금속 실리사이드막(168)을 형성한다. 일부 실시예들에서, 제1 금속 실리사이드막(162B) 및 제2 금속 실리사이드막(164B)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이후, 복수의 콘택홀(190H)을 채우는 복수의 콘택 플러그(190)를 형성하여, 반도체 소자(1)를 형성한다. 제1 영역(R1)에서 콘택 플러그(190)는 제1 금속 실리사이드막(166)을 통해 제1 소스/드레인 영역(162)에 연결되고, 제2 영역(R2)에서 콘택 플러그(190)는 제2 금속 실리사이드막(168)을 통해 제2 소스/드레인 영역(168)에 연결될 수 있다.
반도체 소자(1)는 기판(102)으로부터 돌출되고 제1 방향 (X 방향)으로 연장되는 핀형 활성 영역(FA)과, 핀형 활성 영역(FA)의 상면(104)으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면(104)과 대면하는 복수의 나노시트 적층 구조(NSS)를 포함한다. 기판(102)에는 핀형 활성 영역(FA)을 한정하는 트렌치(TR)가 형성될 수 있다.
핀형 활성 영역(FA)의 하부 측벽은 각각 트렌치(TR)를 채우는 소자분리막(114)으로 덮일 수 있다. 소자분리막(114)은 트렌치(TR)의 내벽을 컨포멀하게 덮는 절연 라이너(114A)와, 절연 라이너(114A) 위에서 트렌치(TR)를 채우는 갭필 절연막(114B)을 포함할 수 있다. 핀형 활성 영역(FA)의 상면(104)의 레벨, 및 소자분리막(114)의 상면의 레벨은 서로 동일하거나 유사할 수 있다.
복수의 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 상면(104)으로부터 이격되어 있다. 복수의 나노시트 적층 구조(NSS)는 기판(102) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다.
하나의 나노시트 적층 구조(NSS)를 구성하는 복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(FA)의 상면(104) 위에 하나씩 차례로 적층되어 있다. 본 예에서, 하나의 나노시트 적층 구조(NSS)가 3 개의 나노시트(N1, N2, N3)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 복수의 나노시트(N1, N2, N3)는 각각 1 개의 나노시트를 포함할 수도 있고, 필요에 따라 다양하게 선택되는 복수의 나노시트를 포함할 수도 있다. 복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다.
제1 영역(R1)에서, 블로킹막(120)은, 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS) 각각의 상면의 일부 및 일측벽을 덮을 수 있다. 제1 영역(R1)에서, 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS)이 포함하는 복수의 나노시트(N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이에는 복수의 희생 반도체 패턴(106), 즉 복수의 잔류 반도체 패턴(106)이 배치될 수 있다.
핀형 활성 영역(FA) 상에는 복수의 게이트 전극(150)가 제1 방향과 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 복수의 게이트 전극(150)은 복수의 나노시트 적층 구조(NSS) 각각과 적어도 일부분이 수직 방향(Z 방향)으로 오버랩될 수 있다.
복수의 게이트 전극(150) 중 제1 영역(R1)의 리얼 게이트 전극(150R), 및 제2 영역(R1)의 리얼 게이트 전극(150R)과 더미 게이트 전극(150D) 각각은 나노시트 적층 구조(NSS)를 덮으면서 복수의 나노시트(N1, N2, N3)의 적어도 일부를 포위하도록 형성될 수 있다. 게이트 전극(150)는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3)와의 사이의 공간, 즉, 복수의 나노시트(N1, N2, N3) 각각의 하측에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 메인 게이트 부분(150M)의 두께인 제1 두께보다 복수의 서브 게이트 부분(150S) 각각의 두께인 제2 두께는 작은 값을 가질 수 있다. 여기서, 메인 게이트 부분(150M)의 제1 두께 및 복수의 서브 게이트 부분(150S) 각각의 제2 두께는 각각 Z 방향을 따르는 크기를 의미한다.
복수의 서브 게이트 부분(150S) 각각의 길이는 메인 게이트 부분(150M)의 길이와 동일한 값을 가질 수 있다. 일부 실시 예에서, 복수의 서브 게이트 부분(150S) 각각의 수평 방향의 길이는 메인 게이트 부분(150M)의 수평 방향의 길이보다 큰 값을 가지거나 작은 값을 가질 수 있다. 여기서, 복수의 서브 게이트 부분(150S)의 길이 및 메인 게이트 부분(150M)의 길이는 각각 X 방향을 따르는 길이를 의미한다.
나노시트 적층 구조(NSS)와 게이트 전극(150)와의 사이에는 게이트 유전막(145)이 형성되어 있다.
복수의 게이트 전극(150) 중 제1 영역(R1)의 더미 게이트 전극(150D)은 메인 게이트 부분(150M)만을 포함하고, 서브 게이트 부분(150S)을 가지지 않을 수 있다. 복수의 게이트 전극(150) 중 제1 영역(R1)의 더미 게이트 전극(150D)은 블로킹막(120) 상에 배치될 수 있다.
제1 영역(R1)의 더미 게이트 전극(150D)은 블로킹막(120) 및 게이트 유전막(145)을 사이에 두고 나노시트 적층 구조(NSS) 및 복수의 잔류 반도체 패턴(106)과 이격될 수 있으며, 제1 영역(R1)의 더미 게이트 전극(150D)과 접하는 게이트 유전막(145)은 블로킹막(120)을 사이에 두고 나노시트 적층 구조(NSS) 및 복수의 잔류 반도체 패턴(106)과 이격될 수 있다.
복수의 게이트 전극(150) 중 제1 영역(R1)의 리얼 게이트 전극(150R), 및 제2 영역(R1)의 리얼 게이트 전극(150R)과 더미 게이트 전극(150D) 각각은 게이트 유전막(145)을 사이에 두고 나노시트 적층 구조(NSS)과 이격될 수 있으며, 제1 영역(R1)의 리얼 게이트 전극(150R), 및 제2 영역(R1)의 리얼 게이트 전극(150R)과 더미 게이트 전극(150D) 각각과 접하는 게이트 유전막(145)은 나노시트 적층 구조(NSS)가 포함하는 복수의 나노시트(N1, N2, N3)와 접할 수 있다.
일부 실시예들에서, 복수의 나노시트(N1, N2, N3)는 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트(N1, N2, N3)는 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
제1 영역(R1) 및 제2 영역(R2)에서 핀형 활성 영역(FA) 위에는 각각 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)이 형성되어 있다. 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)은 각각 이웃하는 복수의 나노시트(N1, N2, N3)의 일단에 연결되어 있다.
제1 소스/드레인 영역(162)은 제1 커버층(162A) 및 제1 매립층(162B)으로 이루어질 수 있다. 제1 커버층(162A)은 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 측벽, 복수의 잔류 반도체 패턴(106)의 측벽, 핀형 활성 영역(FA)의 일부분, 및 게이트 유전막(145)의 일부분을 덮도록 형성할 수 있고, 제1 매립층(162B)은 제1 영역(R1)에서, 제1 커버층(162A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
제2 소스/드레인 영역(164)은 제2 커버층(164A) 및 제2 매립층(164B)으로 이루어질 수 있다. 제2 커버층(164A)은 제2 영역(R2)에서, 복수의 나노시트(N1, N2, N3)의 노출된 측벽을 덮도록 형성할 수 있고, 제2 매립층(164B)은 제2 영역(R2)에서, 제2 커버층(164A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
하나의 제1 소스/드레인 영역(162)은 복수의 나노시트(N1, N2, N3) 각각의 측벽과 접하도록 일체를 이루며 연장되는 제1 커버층(162A)을 포함할 수 있고, 하나의 제2 소스/드레인 영역(164)은 복수의 나노시트(N1, N2, N3) 각각의 측벽과 접하며 서로 이격되는 복수의 제2 커버층(164A)을 포함할 수 있다.
제1 커버층(162A)은 잔류 반도체 패턴(106)과 다른 물질로 이루어질 수 있다. 제1 커버층(162A)은 Ge를 포함하는 반도체 물질로 이루어지고, 잔류 반도체 패턴(106)은 Ge를 포함하는 반도체 물질로 이루어질 수 있다.
복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164) 상에는 각각 제1 금속 실리사이드막(166) 및 제2 금속 실리사이드막(168)이 형성될 수 있다. 일부 실시예들에서, 제1 금속 실리사이드막(162B) 및 제2 금속 실리사이드막(164B)은 생략 가능하다.
복수의 나노시트 적층 구조(NSS) 위에는 게이트 전극(150)의 측벽을 차례로 덮는 게이트 스페이서(130), 및 보호막(138)이 형성되어 있다. 게이트 스페이서(130), 및 보호막(138)은 각각 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 보호막(138)은 생략 가능하다.
게이트 스페이서(130), 및 보호막(138)은 게이트 전극(150) 중 메인 게이트 부분(150M)의 측벽을 덮을 수 있다. 일부 실시 예에서, 보호막(138)은 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164) 상면의 일부분을 덮을 수 있다.
제2 영역(R2)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에는 제2 소스/드레인 영역(164)에 접하는 절연 스페이서(140)가 형성되어 있다. 절연 스페이서(140)는 핀형 활성 영역(FA)와 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제2 소스/드레인 영역(164)과의 사이에 개재될 수 있다. 일부 실시예들에서, 절연 스페이서(140)는 실리콘 질화막으로 이루어질 수 있다. 절연 스페이서(140)는 게이트 유전막(145)을 사이에 두고, 복수의 서브 게이트 부분(150S) 중 적어도 일부의 측벽을 덮을 수 있다.
복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164) 위에는 게이트간 절연막(172) 및 층간절연막(174)이 차례로 형성되어 있다. 게이트간 절연막(172) 및 층간절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)에는 각각 콘택 플러그(190)가 연결될 수 있다. 콘택 플러그(190)는 층간절연막(174), 게이트간 절연막(172), 및 보호막(138)을 관통하여 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)에 각각 연결될 수 있다. 제1 금속 실리사이드막(166)은 제1 소스/드레인 영역(162)과 콘택 플러그(190)와의 사이에 개재될 수 있다. 제2 금속 실리사이드막(168)은 제2 소스/드레인 영역(164)과 콘택 플러그(190)와의 사이에 개재될 수 있다. 콘택 플러그(190)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 콘택 플러그(190)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 예시된 물질들에 한정되는 것은 아니다.
본 발명에 따른 반도체 소자(1)는 게이트 전극(150), 특히 서브 게이트 부분(150S)을 형성하는 과정에서 제1 소스/드레인 영역(162)이 손상되는 것을 방지하기 위한 블로킹막(120)을 제1 영역(R1)에 가지므로, 제1 소스/드레인 영역(162)과 게이트 전극(150) 사이에 쇼트(short)가 발생하는 것이 방지되고, 절연 스페이서(140)를 제2 영역(R2)에 가지므로, 제2 소스/드레인 영역(164)과 게이트 전극(150) 사이에 쇼트가 발생하는 것이 방지될 수 있어 신뢰성을 확보할 수 있다.
도 17 내지 도 23은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 17 내지 도 23은 도 5a 및 도 5b 이후의 단계를 X-Z 면을 따라서 절단한 단면도들이며, 도 17 내지 도 23에 대한 내용 중 도 1 내지 도 16과 중복되는 설명은 생략할 수 있다.
도 17을 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 상면의 일부, 및 측벽을 덮는 블로킹막(120)을 형성한다. 블로킹막(120)은 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)의 상면의 나머지 부분을 노출시키는 오프닝(120O)을 가질 수 있다. 블로킹막(120)은, 오프닝(120O)은 복수의 나노시크 반도체층(NS) 중 최상단의 나노시트 반도체층(NS)의 상면의 일부를 덮되, 최상단의 나노시트 반도체층(NS)의 상면의 나머지 부분을 덮지 않는 오프닝(120O)을 가질 수 있다. 제1 영역(R1) 및 제2 영역(R2) 각각에서 블로킹막(120)은, 적층 구조체(SS)의 상면의 일부, 및 측벽과 함께 소자분리막(114)의 상면을 덮을 수 있다.
도 18을 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)가 형성된 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)의 적어도 일부분과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS), 및 더미 게이트 구조체(DGS)의 양 측벽을 덮는 게이트 스페이서(130)를 형성한다. 더미 게이트 구조체(DGS)는 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다.
제1 영역(R1) 및 제2 영역(R2) 각각에서, 에지 더미 게이트 구조체(DGSS)의 산화막(D152) 및 더미 게이트층(D154)은 블로킹막(120)과 수직 방향(Z 방향)으로 중첩될 수 있다. 제1 영역(R1) 및 제2 영역(R2) 각각에서, 에지 더미 게이트 구조체(DGSS)의 산화막(D152)과 적층 구조체(SS)의 상면 및 측벽 사이에는 블로킹막(120)이 개재되어, 에지 더미 게이트 구조체(DGSS)와 적층 구조체(SS)는 블로킹막(120)을 사이에 두고 서로 이격될 수 있다.
도 18 및 도 19를 함께 참조하면, 더미 게이트 구조체(DGS) 및 게이트 스페이서(130)를 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조체(SS)의 일부를 식각에 의해 제거하여, 복수의 나노시트 반도체층(NS)으로부터 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성하고, 복수의 희생 반도체층(106S)으로부터 복수의 희생 반도체 패턴(106)을 형성한다.
도 20을 참조하면, 제2 영역(R2)에 대하여 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체 패턴(106)의 일부분을 제거하여, 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다.
도 20 및 도 21을 함께 참조하면, 제2 영역(R2)에서 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)을 채우는 절연 스페이서(140)를 형성한다.
도 22를 참조하면, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽과, 복수의 나노시트 적층 구조(NSS) 각각의 사이에 노출되는 핀형 활성 영역(FA)의 표면을 세정 분위기에 노출시켜, 상기 노출된 표면들로부터 자연 산화막을 제거한다.
이후, 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 제1 소스/드레인 영역(162)을 형성하고, 제2 영역(R1)에서 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 제2 소스/드레인 영역(164)을 형성한다.
제1 소스/드레인 영역(162)은 제1 커버층(162A) 및 제1 매립층(162B)으로 이루어질 수 있다. 제1 커버층(162A)은 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽, 복수의 희생 반도체 패턴(106)의 양 측벽, 및 핀형 활성 영역(FA)의 노출 표면을 덮도록 형성할 수 있고, 제1 매립층(162B)은 제1 영역(R1)에서, 제1 커버층(162A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
제2 소스/드레인 영역(164)은 제2 커버층(164A) 및 제2 매립층(164B)으로 이루어질 수 있다. 제2 커버층(164A)은 제2 영역(R2)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽을 덮도록 형성할 수 있고, 제2 매립층(164B)은 제2 영역(R2)에서, 제2 커버층(164A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
도 23을 참조하면, 도 12 내지 도 16에서 설명한 것과 제조 방법을 참조하여, 보호막(138), 게이트간 절연막(172), 게이트 유전막(145), 게이트 전극(150), 층간절연막(174), 복수의 콘택홀(190H), 제1 금속 실리사이드막(166), 제2 금속 실리사이드막(168), 및 복수의 콘택 플러그(190)을 형성하여 반도체 소자(1a)를 형성한다.
복수의 게이트 전극(150) 중 리얼 게이트 전극(150R)은 메인 게이트 부분(150M)과, 복수의 서브 게이트 부분(150S)을 포함할 수 있다.
제1 영역(R1) 및 제2 영역(R2) 각각에서, 더미 게이트 전극(150D)은 메인 게이트 부분(150M)만을 포함하고, 복수의 서브 게이트 부분(150S)을 포함하지 않을 수 있다.
반도체 소자(1a)는 제1 영역(R1) 및 제2 영역(R2) 각각에서 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS) 각각의 상면의 일부 및 일측벽을 덮는 블로킹막(120)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)에 형성된 블로킹막(120)을 각각 제1 블로킹막 및 제2 블로킹막이라 호칭할 수 있다.
제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS)이 포함하는 복수의 나노시트(N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이에는 복수의 잔류 반도체 패턴(106)이 배치될 수 있다.
제2 영역(R2)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에는 제2 소스/드레인 영역(164)에 접하는 절연 스페이서(140)가 형성되어 있다. 절연 스페이서(140)는 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제2 소스/드레인 영역(164)과의 사이, 및 잔류 반도체 패턴(106)과 제2 소스/드레인 영역(164)과의 사이 각각에 개재될 수 있다.
본 발명에 따른 반도체 소자(1a)는 게이트 전극(150), 특히 서브 게이트 부분(150S)을 형성하는 과정에서 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)이 손상되는 것을 방지하기 위한 블로킹막(120)을 제1 영역(R1)과 제2 영역(R2)에 가지고, 절연 스페이서(140)를 제2 영역(R2)에 가지므로, 제1 소스/드레인 영역(162)과 게이트 전극(150) 사이, 및/또는 제2 소스/드레인 영역(164)과 게이트 전극(150) 사이에 쇼트가 발생하는 것이 방지되어, 신뢰성을 확보할 수 있다.
도 24 내지 도 27은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법, 및 이를 통하여 제조된 반도체 소자을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 24 내지 도 27은 도 8 이후의 단계를 X-Z 면을 따라서 절단한 단면도들이며, 도 24 내지 도 27에 대한 내용 중 도 1 내지 도 16과 중복되는 설명은 생략할 수 있다.
도 24를 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에 대하여 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체 패턴(106)의 일부분을 제거하여, 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다.
도 24 및 도 25를 함께 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에서 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)을 채우는 절연 스페이서(140)를 형성한다.
도 26을 참조하면, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽과, 복수의 나노시트 적층 구조(NSS) 각각의 사이에 노출되는 핀형 활성 영역(FA)의 표면을 세정 분위기에 노출시켜, 상기 노출된 표면들로부터 자연 산화막을 제거한다.
이후, 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 제1 소스/드레인 영역(162)을 형성하고, 제2 영역(R1)에서 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 제2 소스/드레인 영역(164)을 형성한다.
제1 소스/드레인 영역(162)은 제1 커버층(162A) 및 제1 매립층(162B)으로 이루어질 수 있다. 제1 커버층(162A)은 제1 영역(R1)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽, 복수의 희생 반도체 패턴(106)의 양 측벽, 및 핀형 활성 영역(FA)의 노출 표면을 덮도록 형성할 수 있고, 제1 매립층(162B)은 제1 영역(R1)에서, 제1 커버층(162A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
제2 소스/드레인 영역(164)은 제2 커버층(164A) 및 제2 매립층(164B)으로 이루어질 수 있다. 제2 커버층(164A)은 제2 영역(R2)에서, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽을 덮도록 형성할 수 있고, 제2 매립층(164B)은 제2 영역(R2)에서, 제2 커버층(164A) 상에서 복수의 나노시트 적층 구조(NSS) 사이 공간을 채우도록 형성할 수 있다.
도 27을 참조하면, 도 12 내지 도 16에서 설명한 것과 제조 방법을 참조하여, 보호막(138), 게이트간 절연막(172), 게이트 유전막(145), 게이트 전극(150), 층간절연막(174), 복수의 콘택홀(190H), 제1 금속 실리사이드막(166), 제2 금속 실리사이드막(168), 및 복수의 콘택 플러그(190)을 형성하여 반도체 소자(1b)를 형성한다.
반도체 소자(1b)는 제1 영역(R1)에서, 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS) 각각의 상면의 일부 및 일측벽을 덮는 블로킹막(120)을 포함할 수 있다.
반도체 소자(1b)는 제1 영역(R1) 및 제2 영역(R2) 각각에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)에 접하는 절연 스페이서(140)를 포함할 수 있다. 절연 스페이서(140)는 제1 영역(R1)에서, 제1 영역(R1)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제1 소스/드레인 영역(162)과의 사이에 개재될 수 있고, 제2 영역(R2)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제2 소스/드레인 영역(164)과의 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자(1b)는 게이트 전극(150), 특히 서브 게이트 부분(150S)을 형성하는 과정에서 제1 소스/드레인 영역(162)이 손상되는 것을 방지하기 위한 블로킹막(120)을 제1 영역(R1)에 가지고, 절연 스페이서(140)를 제1 영역(R1) 및 제2 영역(R2)에 가지므로, 제1 소스/드레인 영역(162)과 게이트 전극(150) 사이, 및/또는 제2 소스/드레인 영역(164)과 게이트 전극(150) 사이에 쇼트가 발생하는 것이 방지되어, 신뢰성을 확보할 수 있다.
도 28은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법을 통하여 제조된 반도체 소자을 설명하기 위한 단면도이다. 구체적으로, 도 28은 X-Z 면을 따라서 절단한 단면도이다. 도 28에 대한 내용 중 도 1 내지 도 27과 중복되는 설명은 생략할 수 있다.
도 28을 참조하면, 반도체 소자(1c)는 제1 영역(R1) 및 제2 영역(R2) 각각에서 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS) 각각의 상면의 일부 및 일측벽을 덮는 블로킹막(120)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 나노시트 적층 구조(NSS) 중 핀형 활성 영역(FA)의 양측에 인접하는 한쌍의 나노시트 적층 구조(NSS)이 포함하는 복수의 나노시트(N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이에는 복수의 잔류 반도체 패턴(106)이 배치될 수 있다.
반도체 소자(1b)는 제1 영역(R1) 및 제2 영역(R2) 각각에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)에 접하는 절연 스페이서(140)를 포함할 수 있다. 절연 스페이서(140)는 제1 영역(R1)에서, 제1 영역(R1)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제1 소스/드레인 영역(162)과의 사이, 및 잔류 반도체 패턴(106)과 제1 소스/드레인 영역(162)과의 사이 각각에 개재될 수 있고, 제2 영역(R2)에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제2 소스/드레인 영역(164)과의 사이, 및 잔류 반도체 패턴(106)과 제2 소스/드레인 영역(164)과의 사이 각각에 개재될 수 있다.
제2 영역(R2)에서, 절연 스페이서(140)는 게이트 유전막(145)을 사이에 두고, 더미 게이트 전극(150D)이 가지는 복수의 서브 게이트 부분(150S) 각각의 일 측벽, 구체적으로는 리얼 게이트 전극(150R)을 향하는 일 측벽을 덮을 수 있다.
본 발명에 따른 반도체 소자(1c)는 게이트 전극(150), 특히 서브 게이트 부분(150S)을 형성하는 과정에서 제1 소스/드레인 영역(162)이 손상되는 것을 방지하기 위한 블로킹막(120) 및 절연 스페이서(140)를 제1 영역(R1) 및 제2 영역(R2)에 가지므로, 제1 소스/드레인 영역(162)과 게이트 전극(150) 사이, 및/또는 제2 소스/드레인 영역(164)과 게이트 전극(150) 사이에 쇼트가 발생하는 것이 방지되어, 신뢰성을 확보할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c : 반도체 소자, 102: 기판, 120 : 블로킹막, 130 : 게이트 스페이서, 138: 보호막, 140: 제2 절연 스페이서, 145: 게이트 유전막, 150: 게이트 전극, 150R : 리얼 게이트 전극, 150D : 더미 게이트 전극, 150M: 메인 게이트 부분, 150S: 서브 게이트 부분, 162: 제1 소스/드레인 영역, 164: 제2 소스/드레인 영역, 172: 게이트간 절연막, 174: 층간절연막, 190 : 콘택 플러그

Claims (10)

  1. 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조;
    상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 블로킹막;
    상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 나노시트를 포위하는 리얼 게이트 전극 및 상기 블로킹막 상에 배치되는 더미 게이트 전극을 포함하는 게이트 전극; 및
    상기 리얼 게이트 전극과 상기 복수의 나노시트의 사이, 및 상기 더미 게이트 전극과 상기 블로킹막 사이에 개재된 게이트 유전막;을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 게이트 전극은 복수의 나노시트 적층 구조의 위에서 제1 두께를 가지는 메인 게이트 부분과, 상기 제1 두께보다 작은 제2 두께를 가지고 상기 핀형 활성 영역과 상기 복수의 나노시트의 사이의 공간을 채우는 복수의 서브 게이트 부분을 포함하고,
    상기 리얼 게이트 전극은 상기 리얼 게이트 전극 및 상기 더미 게이트 전극으로 이루어지고, 상기 더미 게이트 전극은 상기 리얼 게이트 전극으로만 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 복수의 나노시트 적층 구조 중 상기 블로킹막에 의하여 덮이는 상기 나노시트 적층 구조가 가지는 상기 복수의 나노시트와 상기 핀형 활성 영역 사이의 공간에 개재되는 복수의 잔류 반도체 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 복수의 나노시트 적층 구조 사이에 배치되는 소스/드레인 영역; 및
    상기 핀형 활성 영역와 상기 복수의 나노시트의 사이의 공간에 개재되는 절연 스페이서;를 더 포함하며,
    상기 절연 스페이서는, 상기 리얼 게이트 전극와 상기 소스/드레인 영역의 사이, 및 상기 복수의 잔류 반도체 패턴과 상기 소스/드레인 영역의 사이에 각각 배치되는 것을 특징으로 하는 반도체 소자.
  5. 제1 영역 및 제2 영역을 가지는 기판;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조;
    상기 제1 영역에서, 상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 블로킹막;
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트 적층 구조 각각과 적어도 일부분이 오버랩되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 전극; 및
    상기 복수의 나노시트 적층 구조 중 상기 블로킹막에 의하여 덮이는 상기 한쌍의 나노시트 적층 구조 각각이 가지는 상기 복수의 나노시트와 상기 핀형 활성 영역 사이의 공간에 개재되는 복수의 잔류 반도체 패턴;을 포함하며,
    상기 복수의 게이트 전극 중, 상기 블로킹막에 의하여 덮이지 않는 상기 나노시트 적층 구조 상에서 연장되는 게이트 전극의 일부분은 상기 복수의 나노시트와 상기 핀형 활성 영역의 사이의 공간을 채우는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 복수의 나노시트 적층 구조 사이에 배치되어 상기 복수의 나노시트에 연결되며 서로 다른 물질로 이루어지는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;을 더 포함하고,
    상기 복수의 잔류 반도체 패턴은 상기 제1 소스/드레인 영역과 접하는 것을 특징으로 하는 반도체 소자.
  7. 제1 영역 및 제2 영역을 가지는 기판;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조;
    상기 제1 영역 및 상기 제2 영역 각각에서, 상기 복수의 나노시트 적층 구조 사이에 배치되어 상기 복수의 나노시트에 연결되며 서로 다른 물질로 이루어지는 제1 소스/드레인 영역 및 제2 소스/드레인 영역;
    상기 제1 영역에서, 상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 제1 블로킹막;
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트 적층 구조 각각과 적어도 일부분이 오버랩되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 전극; 및
    상기 복수의 게이트 전극과 상기 복수의 나노시트 사이에 개재된 게이트 유전막;을 포함하며,
    상기 복수의 나노시트 적층 구조 중 상기 제1 블로킹막에 의하여 덮이는 상기 한쌍의 나노시트 적층 구조 각각이 포함하는 상기 복수의 나노시트는 상기 제1 블로킹막을 사이에 두고 상기 게이트 유전막과 이격되고, 상기 복수의 나노시트 적층 구조 중 나머지가 포함하는 상기 복수의 나노시트는 상기 게이트 유전막과 접하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제2 영역에서, 상기 복수의 나노시트 적층 구조 중 상기 핀형 활성 영역의 양측에 인접하는 한쌍의 나노시트 적층 구조 각각의 상면의 일부 및 일측벽을 덮는 제2 블로킹막;을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 제1 소스/드레인 영역은, 상기 복수의 나노시트 각각에 접하도록 일체를 이루며 연장되는 제1 커버층 및 상기 제1 커버층 상의 제1 매립층으로 이루어지는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 복수의 나노시트 적층 구조 중 상기 제1 블로킹막에 의하여 덮이는 상기 한쌍의 나노시트 적층 구조 각각이 가지는 상기 복수의 나노시트와 상기 핀형 활성 영역 사이의 공간에 개재되는 복수의 잔류 반도체 패턴을 더 포함하되,
    상기 제1 커버층과 상기 복수의 잔류 반도체 패턴은 서로 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
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