CN110828570B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：鳍型有源区，沿第一方向延伸、从衬底突出；多个纳米片堆叠结构；阻挡膜，覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的一对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；栅电极，在鳍型有源区上沿与第一方向交叉的第二方向延伸，栅电极包括围绕所述多个纳米片的实际栅电极和设置在阻挡膜上的虚设栅电极；以及栅极电介质层，在实际栅电极与所述多个纳米片之间以及虚设栅电极与阻挡膜之间。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及具有多栅金属氧化物半导体场效应晶体管(MOSFET)的半导体器件。
背景技术
随着半导体器件的集成度增加，半导体器件的尺寸极大地减小，并且器件的缩放达到其极限。因此，为了减小器件中的寄生电阻和电容并改善器件的性能，需要通过器件的结构变化而寻求新的方法。
发明内容
本发明构思提供了半导体器件，其具有可改善半导体器件性能的多栅极金属氧化物半导体场效应晶体管(MOSFET)。
在一些实施方式中，本公开涉及一种半导体器件，其包括：鳍型有源区，沿第一方向纵向延伸并从衬底突出；多个纳米片堆叠结构，在鳍型有源区的上表面上方隔开的位置处与鳍型有源区的上表面平行地延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片堆叠结构具有沟道区域；阻挡膜，覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；栅电极，在鳍型有源区上沿与第一方向交叉的第二方向纵向延伸，栅电极包括围绕所述多个纳米片的实际栅电极和设置在阻挡膜上的虚设栅电极；以及栅极电介质层，在实际栅电极与所述多个纳米片之间以及虚设栅电极与阻挡膜之间。
在一些实施方式中，本公开涉及一种半导体器件，其包括：衬底，包括第一区域和第二区域；鳍型有源区，在第一区域和第二区域的每个中沿第一方向纵向延伸并从衬底突出；多个纳米片堆叠结构，在鳍型有源区的上表面上方隔开的位置处与鳍型有源区的上表面平行地延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；阻挡膜，在第一区域中覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；多个栅电极，在鳍型有源区上与所述多个纳米片堆叠结构的每个的至少一部分重叠，并沿与第一方向交叉的第二方向纵向延伸；以及多个残余半导体图案，在鳍型有源区与所述多个纳米片堆叠结构之中被阻挡膜覆盖的所述成对纳米片堆叠结构的所述多个纳米片之间的空间中，其中在未被阻挡膜覆盖的纳米片堆叠结构上延伸的所述多个栅电极的一部分填充所述多个纳米片与鳍型有源区之间的空间。
在一些实施方式中，本公开涉及一种半导体器件，其包括：衬底，包括第一区域和第二区域；鳍型有源区，在第一区域和第二区域的每个中沿第一方向纵向延伸并从衬底突出；多个纳米片堆叠结构，在鳍型有源区的上表面上方隔开的位置处与鳍型有源区的上表面平行地纵向延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；第一源极/漏极区域和第二源极/漏极区域，在所述多个纳米片堆叠结构之间分别设置在第一区域和第二区域中以连接到所述多个纳米片，并且由彼此不同的材料制成；第一阻挡膜，在第一区域中覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；多个栅电极，在鳍型有源区上与所述多个纳米片堆叠结构的每个的至少一部分重叠，并沿与第一方向交叉的第二方向延伸；以及栅极电介质层，在所述多个栅电极与所述多个纳米片之间，其中包括在被第一阻挡膜覆盖的所述成对纳米片堆叠结构的每个中的所述多个纳米片与栅极电介质膜间隔开，并且第一阻挡膜在它们之间，以及其中包括在所述多个纳米片堆叠结构的其余部分中的所述多个纳米片与栅极电介质层接触。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1至16是按照工艺顺序示出根据本公开的示例性实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图；
图17至23是按照工艺顺序示出根据本公开的示例性实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图；
图24至27是按照工艺顺序示出根据本公开的示例性实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图；以及
图28是示出通过根据本公开的示例性实施方式的制造半导体器件的方法制造的半导体器件的剖视图。具体地，图28是沿X-Z平面截取的剖视图。
具体实施方式
图1至16是按照工艺顺序示出根据本公开的示例性实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图。具体地，图1、2A、3A、4A、5A和图6至16是沿X-Z平面截取的剖视图，图2B、3B、4B和5B是沿图2A、3A、4A和5A的每个中的Y-Z平面截取的剖视图，并且因为在第一区域R1和第二区域R2中显示了相同的形状，所以不区分第一区域R1与第二区域R2。
参照图1，多个牺牲半导体层106S和多个纳米片半导体层NS交替地堆叠在具有第一区域R1和第二区域R2的衬底102上。在一些实施方式中，PMOS晶体管形成在衬底102的第一区域R1中，NMOS晶体管形成在第二区域R2中，从而形成CMOS器件，但本公开不限于该示例。
衬底102可以包括诸如Si或Ge的半导体，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。在一些实施方式中，衬底102可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是含有In、Ga和Al中的至少一种元素作为III族元素以及As、P和Sb中的至少一种元素作为V族元素的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs(0≤Z≤1)和AlzGa1-zAs(0≤Z≤1)。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb中的任何一种。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的任何一种。IV族材料可以是Si或Ge。然而，可用在根据本公开的技术构思的集成电路器件中的III-V族材料和IV族材料不限于上述示例。III-V族材料和诸如Ge的IV族材料可以用作能够形成低功率、高速晶体管的沟道材料。通过使用由具有比Si衬底更高的电子迁移率的诸如GaAs的III-V族材料制成的半导体衬底、以及具有比Si衬底更高程度的空穴迁移率的诸如Ge的半导体衬底，可以形成高性能CMOS。在一些实施方式中，当在衬底102上形成NMOS晶体管时，衬底102可以由上述III-V族材料中的任何一种制成。在一些另外的实施方式中，当在衬底102上形成PMOS晶体管时，衬底102的至少一部分可以由Ge制成。在另一示例中，衬底102可以具有绝缘体上半导体(SOI)结构，诸如绝缘体上硅。衬底102可以包括导电区域，例如掺杂有杂质的阱、或掺杂有杂质的结构。
多个牺牲半导体层106S和多个纳米片半导体层NS可以由不同的半导体材料制成。在一些实施方式中，多个纳米片半导体层NS可以由单一材料制成。在一些实施方式中，多个纳米片半导体层NS可以由与衬底102的材料相同的材料制成。
在一些实施方式中，多个牺牲半导体层106S可以由SiGe制成，多个纳米片半导体层NS可以由Si制成，但本公开不限于这些示例。
多个牺牲半导体层106S可以形成为具有相同的厚度，但本公开的技术构思不限于该示例。在一些实施方式中，多个牺牲半导体层106S之中最靠近衬底102的牺牲半导体层106S的厚度可以大于其余牺牲半导体层106S的厚度。
参照图2A和2B，在第一区域R1和第二区域R2的每个中，掩模图案MP形成在多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构上。掩模图案MP可以由沿一个方向(X方向)平行延伸的多个线图案形成。
掩模图案MP可以包括垫氧化物膜图案512和硬掩模图案514。硬掩模图案514可以由硅氮化物、多晶硅、旋涂硬掩模(SOH)材料或其组合形成，但本公开不限于该示例。在一些实施方式中，SOH材料可以由具有基于SOH材料总重量的约85wt％至约99wt％的碳的相对高的碳含量的碳氢化合物或其衍生物形成。
参照图3A和3B，多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS通过使用掩模图案MP作为蚀刻掩模而形成，并且多个沟槽TR通过蚀刻衬底102的一部分而形成。结果，由多个沟槽TR限定的多个鳍型有源区FA可以形成在第一区域R1和第二区域R2的每个中。
在形成多个鳍型有源区FA之后，多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS留在多个鳍型有源区FA上。
一起参照图4A和4B，器件隔离膜114形成在多个沟槽TR内。器件隔离膜114可以包括共形地覆盖多个沟槽TR的内壁的绝缘衬垫114A。例如，绝缘衬垫114A可以共形地覆盖沟槽TR的底表面、鳍型有源区FA的侧壁、多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的侧壁、以及掩模图案MP的侧壁。间隙填充绝缘膜114B可以形成在绝缘衬垫114A上并填充多个沟槽TR。
器件隔离膜114可以形成为覆盖堆叠结构SS的侧壁和掩模图案MP的侧壁。
覆盖多个沟槽TR的内壁的绝缘衬垫114A可以包括氧化物膜、氮化物膜、氮氧化物膜、多晶硅或其组合。在一些实施方式中，绝缘衬垫114A可具有约的厚度。
在一些实施方式中，间隙填充绝缘膜114B可以由氧化物膜制成。在一些实施方式中，间隙填充绝缘膜114B可以包括通过沉积工艺或涂覆工艺形成的氧化物膜。在一些实施方式中，间隙填充绝缘膜114B可以包括通过可流动化学气相沉积(FCVD)工艺或旋涂工艺形成的氧化物膜。
一起参照图5A和5B，去除留在多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS上的掩模图案MP并从上部以一定厚度去除器件隔离膜114的凹陷工艺被执行。
可以执行凹陷工艺，使得器件隔离膜114的上表面处于与鳍型有源区FA的上表面104大致相等或相似的水平处。例如，在执行凹陷工艺之后，器件隔离膜114的上表面可以处于与鳍型有源区FA的上表面104基本相同的水平处。结果，在多个鳍型有源区FA上的多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的侧壁可以被暴露。被描述为“基本相同”或“基本相等”的物体可以完全相同或相等，或者可以在例如由于制造工艺而可能发生的可接受的变化内相同或相等。
为了执行凹陷工艺，可以使用干蚀刻、湿蚀刻或干湿结合蚀刻工艺。
在一些实施方式中，在去除掩模图案MP之后且在执行从其顶部以一定厚度去除器件隔离膜114的凹陷工艺之前，将用于控制阈值电压的杂质离子注入到多个鳍型有源区FA的上部和多个纳米片半导体层NS中的离子注入工艺。在一些实施方式中，在用于阈值电压调节的杂质离子注入工艺期间，磷(P)或砷(As)离子可以作为杂质被注入到第一区域R1中，硼(B)离子可以作为杂质被注入到第二区域R2中。
参照图6，阻挡膜120形成在第一区域R1上，以覆盖多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的上表面的一部分和侧壁。阻挡膜120可以具有开口120O，开口120O暴露多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的上表面的其余部分。阻挡膜120可以覆盖多个纳米片半导体层NS之中最上面的纳米片半导体层NS的上表面的一部分，同时不覆盖该最上面的纳米片半导体层NS的上表面的其余部分。例如，阻挡膜120可以形成为覆盖多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS在X方向上的相对的外侧部，同时使这两个相对的外侧部之间的内侧部被暴露。第一区域R1中的阻挡膜120可以覆盖堆叠结构SS的上表面的一部分以及侧壁和器件隔离膜114的上表面。
阻挡膜120可以包括例如氮化物。在一些另外的实施方式中，阻挡膜120可以由硅氮化物、多晶硅或其组合形成，但本公开不限于该示例。
阻挡膜120可以仅形成在第一区域R1中，并且可以不形成在第二区域R2中。
参照图7，在第一区域R1和第二区域R2的每个中，跨越多个鳍型有源区FA的至少一部分延伸的至少一个虚设栅极结构(DGS)形成在鳍型有源区FA上，在该鳍型有源区FA中形成多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS。
虚设栅极结构(DGS)可以具有其中顺序堆叠氧化物膜D152、虚设栅极层D154和盖层D156的结构。在用于形成虚设栅极结构(DGS)的一个示例中，氧化物膜D152、虚设栅极层D154和盖层D156可以顺序地形成，以覆盖多个纳米片半导体层NS和多个牺牲半导体层106S(其覆盖多个鳍型有源区FA)的堆叠结构SS的暴露表面、以及器件隔离膜114的上表面。然后，氧化物膜D152、虚设栅极层D154和盖层D156可以被图案化，使得它们仅留在某些部分中。
在一些实施方式中，虚设栅极层D154可以由多晶硅制成，并且盖层D156可以由硅氮化物膜制成，但本公开不限于该示例。
此后，栅极间隔物130被形成以覆盖虚设栅极结构DGS的两个侧壁。为了形成栅极间隔物130，间隔物层可以在其上形成虚设栅极结构DGS的衬底102上形成，然后间隔物层可以被回蚀刻以留下栅极间隔物130。栅极间隔物130可以包括例如硅氮化物膜。
作为虚设栅极结构DGS的一部分的边缘虚设栅极结构DGSS可以形成在堆叠结构SS的上表面和侧壁上。具体地，边缘虚设栅极结构DGSS的氧化物膜D152和虚设栅极层D154可以形成在堆叠结构SS的上表面和侧壁上方。
在第一区域R1中，边缘虚设栅极结构DGSS的氧化物膜D152和虚设栅极层D154可以在垂直方向(Z方向)上与阻挡膜120重叠。在第一区域R1中，阻挡膜120在边缘虚设栅极结构DGSS的氧化物膜D152与堆叠结构SS的上表面和侧壁之间，使得边缘虚设栅极结构DGSS和堆叠结构SS可以彼此间隔开，并且阻挡膜120在它们之间。
因为阻挡膜120未形成在第二区域R2中，所以边缘虚设栅极结构DGSS的堆叠结构SS和氧化物膜D152可以彼此接触。当在此使用时，术语“接触”是指直接连接(即触摸)，除非上下文另有说明。
参照图7和8，通过经由使用虚设栅极结构DGS和栅极间隔物130作为蚀刻掩模去除多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的一部分，包括多个纳米片N1、N2和N3的多个纳米片堆叠结构NSS自多个纳米片半导体层NS形成，并且多个牺牲半导体图案106自多个牺牲半导体层106S形成。
在形成多个纳米片堆叠结构NSS之后，鳍型有源区FA可以暴露在多个相应的纳米片堆叠结构NSS之间。在一些实施方式中，在蚀刻多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的过程中，鳍型有源区FA的上部的一部分可以被一起去除。例如，鳍型有源区FA的上部的所述部分可以被去除，从而在鳍型有源区FA的上表面中形成凹陷部。
示出了分别包括在多个纳米片NSS中的多个牺牲半导体图案106和多个纳米片N1、N2和N3的两个侧壁垂直于衬底102的主表面，但本公开不限于该示例。
参照图9，通过经由针对第二区域R2使用各向同性蚀刻工艺去除多个牺牲半导体图案106的暴露在多个纳米片堆叠结构NSS的每个的两侧上的部分，凹陷区域106R形成在多个相应的纳米片N1、N2和N3之间。虽然凹陷区域106R形成在第二区域R2中，但是因为第一区域R1被掩模层(未示出)覆盖，所以凹陷区域106R可以不形成在第一区域R1中。
暴露在凹陷区域106R中的多个牺牲半导体图案106的两个侧壁被显示为垂直于衬底102的主表面，但本公开不限于该示例。
在一些实施方式中，形成凹陷区域106R的各向同性蚀刻工艺可以通过使用湿蚀刻工艺被执行，该湿蚀刻工艺利用多个牺牲半导体图案106与多个纳米片N1、N2和N3之间的蚀刻选择性差异。
多个牺牲半导体图案106在水平方向上的宽度可以与虚设栅极层D154在水平方向上的宽度相似，凹陷区域106R沿该水平方向形成并留在第二区域R2中。例如，凹陷区域106R在水平方向上的宽度可以与栅极间隔物130的下部在水平方向上的宽度基本相同。在一些实施方式中，多个牺牲半导体图案106在水平方向上的宽度可以大于虚设栅极层D154在水平方向上的宽度，凹陷区域106R沿该水平方向形成并留在第二区域R2中。例如，凹陷区域106R在水平方向上的宽度可以小于栅极间隔物130的下部在水平方向上的宽度。在一些另外的实施方式中，多个牺牲半导体图案106在水平方向上的宽度可以小于虚设栅极层D154在水平方向上的宽度，凹陷区域106R沿该水平方向形成并留在第二区域R2中。例如，凹陷区域106R在水平方向上的宽度可以大于栅极间隔物130的下部在水平方向上的宽度。
参照图9和10，绝缘间隔物140形成在第二区域R2中，以填充形成在多个相应的纳米片N1、N2和N3之间的凹陷区域106R。在一些实施方式中，绝缘间隔物140可以包括硅氮化物膜。在一些实施方式中，绝缘间隔物140可以通过堆叠多个绝缘层而形成。
在一些实施方式中，绝缘间隔物140在水平方向上的宽度可以与栅极间隔物130的下部在水平方向上的宽度基本相似。在另外的实施方式中，绝缘间隔物140在水平方向上的宽度可以小于或大于栅极间隔物130的下部在水平方向上的宽度。
示出了绝缘间隔物140的至少一个侧壁垂直于衬底102的主表面，但本公开不限于该示例。
参照图11，多个纳米片N1、N2和N3的侧壁以及鳍型有源区FA的暴露在相应纳米片堆叠结构NSS之间的表面被暴露于清洁气氛，从而从暴露表面去除自然氧化物膜。
此后，在第一区域R1中，通过允许半导体材料从多个纳米片N1、N2和N3的两个暴露侧壁以及鳍型有源区FA的暴露表面外延生长，第一源极/漏极区域162被形成。在第二区域R2中，通过允许半导体材料从多个纳米片N1、N2和N3的暴露侧壁以及鳍型有源区FA的暴露表面外延生长，形成第二源极/漏极区域164被形成。
当第一源极/漏极区域162在第一区域R1中形成时，覆盖第二区域R2的掩模层(未示出)可以被形成，并且在第二源极/漏极区域164在第二区域R2中形成时，覆盖第一区域R1的掩模层(未示出)可以被形成。
第一源极/漏极区域162可以包括第一覆盖层162A和第一掩埋层162B。第一覆盖层162A可以形成在第一区域R1中，以便覆盖多个纳米片N1、N2和N3的暴露侧壁、多个牺牲半导体图案106的侧壁、以及鳍型源区FA的暴露表面，第一掩埋层162B可以在第一区域R1中形成在第一覆盖层162A上，以填充多个纳米片堆叠结构NSS之间的空间。第一覆盖层162A的上表面可以处于与第一掩埋层162B的上表面相同的垂直高度处。
第一源极/漏极区域162可以包括Ge。第一覆盖层162A可以由包括Si的半导体材料制成，第一掩埋层162B可以由包括Ge的半导体材料制成。在一些实施方式中，第一覆盖层162A可以由不包括Ge的半导体材料制成。例如，第一覆盖层162A可以由诸如Si的半导体材料制成。第一掩埋层162B可以由含有Ge的诸如SiGe的化合物半导体材料、或者与第一覆盖层162A不同的诸如Ge的半导体材料制成。在一些实施方式中，第一掩埋层162B可以具有覆盖第一覆盖层162A的包括Si的半导体材料与包括Ge的半导体材料的多层结构。
在一些实施方式中，第一源极/漏极区域162的至少一部分可以包括硼(B)离子作为杂质。
第二源极/漏极区域164可以包括第二覆盖层164A和第二掩埋层164B。第二覆盖层164A可以在第二区域R2中形成为覆盖多个纳米片N1、N2和N3的暴露侧壁，并且第二掩埋层164B可以在第二区域R2中形成在第二覆盖层164A上，以填充多个纳米片堆叠结构NSS之间的空间。每个第二覆盖层164A可以在Z方向上具有与相邻的纳米片N1、N2和N3相同的高度，并且可以在X方向上具有圆形形状。
第二源极/漏极区域164可以包括Si。与第一源极/漏极区域162不同，第二源极/漏极区域164可以不包括Ge。第二覆盖层164A可以由包括Si的半导体材料制成，第二掩埋层164B可以由诸如Si半导体材料或诸如SiC的化合物半导体材料制成。
在一些实施方式中，第二源极/漏极区域164的至少一部分可以包括磷(P)或砷(As)离子作为杂质。
参照图12，保护膜138被形成以覆盖图11的其中形成第一源极/漏极区域162和第二源极/漏极区域164的所得结构。例如，保护膜138可以形成为共形地覆盖第一源极/漏极区域162和第二源极/漏极区域164的上表面以及栅极间隔物130。在一些实施方式中，保护膜138可以包括硅氮化物层。为了形成保护膜138，可以使用ALD或CVD工艺。在一些实施方式中，可以省略保护膜138。
在一些实施方式中，第一区域R1和第二区域R2的每个的保护膜138的部分可以单独形成。例如，在形成第一源极/漏极区域162之后，保护膜138在第一区域R1中的部分可以被形成，然后第二源极/漏极区域164可以被形成，然后保护膜138在第二区域R2中的部分可以被形成。或者，例如，在形成第二源极/漏极区域164之后，保护膜138在第二区域R2中的部分可以被形成，然后第一源极/漏极区域162可以被形成，然后保护膜138在第一区域R1中的部分可以被形成。
在保护膜138上形成栅极间绝缘膜172之后，栅极间绝缘膜172被平坦化以去除覆盖虚设栅极层D154的上表面的盖层D156(参见图11)。然后，栅极间隔物130、保护膜138和栅极间绝缘膜172被抛光，以从其上部去除其一部分厚度，使得栅极间绝缘膜172的上表面被设定为大致处于与虚设栅极层D154的上表面相同的水平处。例如，栅极间隔物130、保护膜138、虚设栅极层D154和栅极间绝缘膜172的上表面可以处于相同的垂直水平处。在一些实施方式中，栅极间绝缘膜172可以包括硅氧化物膜。
一起参照图12和13，通过去除经栅极间绝缘膜172暴露的虚设栅极层D154及其下方的氧化物膜D152，多个栅极空间GS被形成。
通过去除边缘虚设栅极结构(图11的DGSS)的虚设栅极层D154及其下方的氧化物膜D152，作为栅极空间GS的一部分的边缘栅极空间GSS可以被形成。这里，处于与边缘虚设栅极结构DGSS对应的位置处的那些栅极空间GS被称为边缘栅极空间GSS。
阻挡膜120设置在第一区域R1中的边缘栅极空间GSS的底表面上，使得多个牺牲半导体图案106的表面以及包括在边缘栅极空间GSS内的纳米片堆叠结构NSS中的多个纳米片N1和N2的表面可以不被暴露。例如，多个纳米片N1、N2和N3的表面以及多个牺牲半导体图案106的表面被第一区域R1中的边缘栅极空间GSS内的阻挡膜120覆盖，使得仅栅极间隔物130和阻挡膜120可以暴露在边缘栅极空间GSS中。
因为阻挡膜120未设置在第二区域R2中，所以多个纳米片N1、N2、N3的表面以及多个牺牲半导体图案106的表面可以暴露在第二区域R2中的边缘栅极空间GSS内。
在第一区域R1中，纳米片堆叠结构NSS的最上面的纳米片N3可以通过多个栅极空间GS的除边缘栅极空间GSS以外的其余部分被暴露。在第二区域R2中，纳米片堆叠结构NSS的最上面的纳米片N3可以通过多个栅极空间GS的其余部分包括边缘栅极空间GSS被暴露。
一起参照图13和14，留在鳍型有源区FA上的多个牺牲半导体图案106的一部分通过多个栅极空间GS的一部分被去除，从而通过栅极空间GS暴露多个纳米片N1、N2和N3的每个的表面的一部分以及鳍型有源区FA的上表面104的一部分。因此，栅极空间GS可以延伸至其中部分地去除了多个牺牲半导体图案106的部分。
因为多个牺牲半导体图案106在第一区域R1中未通过用阻挡膜120覆盖的边缘栅极空间GSS暴露，所以在边缘栅极空间GSS下侧处的多个牺牲半导体图案106不被去除而是保留，并且在多个栅极空间GS的除边缘栅极空间GSS以外的其余部分的下侧处的多个牺牲半导体图案106被去除，使得多个纳米片N1、N2和N3的每个的表面的一部分以及鳍型有源区FA的上表面104的一部分可以通过栅极空间GS被暴露。因此，在第一区域R1中，多个栅极空间GS的除边缘栅极空间GSS以外的其余部分可以延伸至其中去除了多个牺牲半导体图案106的一部分的部分。
通过未被去除而保留的用阻挡膜120覆盖的牺牲半导体图案106可以被称为残余半导体图案。
因为在第二区域R2中没有阻挡膜120，所以在包括边缘栅极空间GSS的所有栅极空间GS下侧中的牺牲半导体图案106被去除，使得多个纳米片N1、N2和N3的每个的一部分以及鳍型有源区FA的上表面104的一部分可以通过栅极空间GS被暴露。因此，在第二区域R2中，多个栅极空间GS可以延伸至其中去除了多个牺牲半导体图案106的一部分的部分。多个绝缘间隔物140可以留在第二源极/漏极区域164的任一侧上。
当不存在阻挡膜120时，在去除第一区域R1中的多个牺牲半导体图案106的过程中，通过多个栅极空间GS之中的边缘栅极空间GSS供应的蚀刻剂在三个方向(Y方向、-Y方向、以及X方向和-X方向之一)上朝多个牺牲半导体图案106供应，并且通过多个栅极空间GS的其余部分供应的蚀刻剂可以在两个方向(Y方向和-Y方向)上朝多个牺牲半导体图案106供应。因此，由于在多个栅极空间GS的边缘栅极空间GSS下侧处的牺牲半导体图案106比在多个栅极空间GS的下侧的其余部分处的牺牲半导体图案106被更早地去除，第一源极/漏极区域162的面向边缘栅极空间GSS的一侧的一部分可以被进一步去除，即损坏。在这种情况下，因为栅极电介质层(例如图15中的栅极电介质层145)的与第一源极/漏极区域162一侧上的损坏部分接触的部分可能变得脆弱，所以第一源极/漏极区域162与栅电极(例如图15的栅电极150)之间可能发生短路。
然而，因为蚀刻剂由于阻挡膜120而未被供应到边缘栅极空间GSS下侧处的牺牲半导体图案106并作为残余半导体图案保留，所以可以防止对第一源极/漏极区域162的损坏，从而防止第一源极/漏极区域162与栅电极150之间的短路。
另一方面，因为用于去除牺牲半导体图案106的蚀刻剂由于第二区域R2中的绝缘间隔物140而未被供应到第二源极/漏极区域164，所以即使未设置阻挡膜120，第二源极/漏极区域164也不会被损坏。
一起参照图14和15，在从多个纳米片N1、N2和N3以及鳍型有源区FA的暴露表面去除自然氧化物膜之后，栅极电介质层145形成在暴露于多个栅极空间GS中的表面上，并且多个栅电极150形成在填充多个栅极空间GS的栅极电介质层145上。
栅极电介质层145可以具有界面层与高k电介质层的堆叠结构。界面层可以与鳍型有源区FA的上表面以及多个纳米片N1、N2和N3的表面上的高k电介质层一起修复界面缺陷。在一些实施方式中，界面层可以包括具有约9或更小的介电常数的低电介质材料层，诸如硅氧化物膜、硅氮氧化物膜或其组合。在一些另外的实施方式中，界面层可以包括硅酸盐、硅酸盐与硅氧化物膜的组合、或者硅酸盐与硅氮氧化物膜的组合。在一些实施方式中，可以省略界面层。高k电介质层可以由具有比硅氧化物膜的介电常数大的介电常数的材料制成。例如，高k电介质层可以具有约10至25的介电常数。高k电介质层可以通过原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)形成。高k电介质层可以具有约10至的厚度，但本公开不限于该示例。
栅电极150可以包括用于控制功函数的含金属层、以及填充用于控制功函数的含金属层的上部空间的含金属层。在一些实施方式中，栅电极150可以具有其中顺序地堆叠金属氮化物层、金属层、导电盖层和间隙填充金属层的结构。金属氮化物层和金属层可以分别通过ALD、金属有机ALD(MOALD)或金属有机CVD(MOCVD)工艺形成。导电盖层可以用作保护膜以防止金属层的表面被氧化。此外，导电盖层可以用作润湿层，以在另一导电层沉积在金属层上时促进沉积。间隙填充金属层可以在导电盖层上延伸。间隙填充金属层可以通过ALD、CVD或PVD工艺形成。在一些实施方式中，栅电极150可具有TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W堆叠结构。在上述堆叠结构中，TiAlC层或TiN层可以用作用于控制功函数的含金属层。
在一些实施方式中，栅电极150的形成在第一区域R1和第二区域R2的每个中的部分可以具有不同的堆叠结构。例如，在栅电极150的形成在第一区域R1和第二区域R2的每个中的部分中，用于控制功函数的金属可以由另一种材料制成。
栅电极150可以包括覆盖包含多个纳米片N1、N2和N3的纳米片堆叠结构NSS的上表面的主栅极部分150M、以及形成在纳米片N1、N2和N3的每个以及鳍型有源区FA之间的空间中的多个子栅极部分150S。多个子栅极部分150S的每个的水平长度可以具有与主栅极部分150M的水平长度相同的值。在一些实施方式中，多个子栅极部分150S的每个的水平长度可以大于或小于主栅极部分150M的水平长度。栅极电介质层145可以分别围绕多个子栅极部分150S，并且栅极电介质层145可以覆盖主栅极部分150M的底表面和侧表面。
多个栅电极150可以包括填充多个栅极空间GS的边缘栅极空间GSS的虚设栅电极150D、以及填充多个栅极空间GS的除边缘栅极空间GSS以外的剩余部分的实际栅电极150R。在一些实施方式中，存储器件中的虚设栅电极不能有效地将数据传输到外部器件。例如，虚设栅电极可以不电连接到存储单元的栅极，或者如果虚设栅电极电连接到虚设存储单元的栅极，则这种虚设栅电极可以不被激活，或者如果被激活，则不会导致这种虚设存储单元中的任何数据传输到存储器件外部的源。
在第一区域R1中，多个子栅极部分150S形成在其中去除了多个牺牲半导体图案106的部分中，使得虚设栅电极150D仅包括主栅极部分150M，并且可以不包括多个子栅极部分150S。
另一方面，在第二区域R2中，虚设栅电极150D可以包括主栅极部分150M和多个子栅极部分150S。
在第二区域R2中，多个绝缘间隔物140可以设置在实际栅电极150R的多个子栅极部分150S的每个的两端上，并且栅极电介质层145在它们之间。因此，绝缘间隔物140可以覆盖多个子栅极部分150S的每个的两个侧壁，并且栅极电介质层145在它们之间。
在一些实施方式中，在第二区域R2中，多个绝缘间隔物140可以设置在虚设栅电极150D的多个子栅极部分150S的每个的一端上，并且栅极电介质层145在它们之间。因此，绝缘间隔物140可以覆盖虚设栅电极150D的多个子栅极部分150S的每个的一个侧壁，具体地，最靠近实际栅电极150R的一个侧壁，并且栅极电介质层145在它们之间。
在第一区域R1中，绝缘间隔物140可以不设置在实际栅电极150R的多个子栅极部分150S的每个的两端上。
参照图16，在形成覆盖栅电极150和栅极间绝缘膜172的层间绝缘膜174之后，层间绝缘膜174和栅极间绝缘膜172被部分蚀刻以形成分别暴露第一区域R1和第二区域R2中的多个第一源极/漏极区域162和多个第二源极/漏极区域164的多个接触孔190H。此后，第一金属硅化物膜166和第二金属硅化物膜168形成在通过多个接触孔190H暴露的多个第一源极/漏极区域162的上表面和多个第二源极/漏极区域164的上表面上。在一些实施方式中，第一金属硅化物膜166和第二金属硅化物膜168可以由钛硅化物制成，但本公开不限于该示例。
此后，填充多个接触孔190H的多个接触插塞190被形成，以形成半导体器件1。第一区域R1中的接触插塞190可以通过第一金属硅化物膜166连接到第一源极/漏极区域162，第二区域R2中的接触插塞190可以通过第二金属硅化物膜168连接到第二源极/漏极区域164。第一金属硅化物膜166和第二金属硅化物膜168可以覆盖接触插塞190的下侧和底表面。
半导体器件1包括从衬底102突出并沿第一方向(X方向)纵向延伸的鳍型有源区FA、以及在鳍型有源区FA的上表面104上方隔开的位置处面向鳍型有源区FA的上表面104的多个纳米片堆叠结构NSS。限制鳍型有源区FA的沟槽TR可以形成在衬底102中。当在此使用时，被描述为沿特定方向“纵向”延伸的物体、层或者物体或层的部分具有该特定方向上的长度和垂直于该方向的宽度，其中长度大于宽度。
鳍型有源区FA的底侧壁可以分别用填充沟槽TR的器件隔离膜114覆盖。器件隔离膜114可以包括共形地覆盖沟槽TR的内壁的绝缘衬垫114A、以及在绝缘衬垫114A上并填充沟槽TR的间隙填充绝缘膜114B。鳍型有源区FA的上表面104的水平和器件隔离膜114的上表面的水平可以彼此相同或相似。例如，鳍型有源区FA的上表面104的水平和器件隔离膜114的上表面的水平可以基本相同。
多个纳米片堆叠结构NSS在Z方向上与鳍型有源区FA的上表面104隔开。多个纳米片堆叠结构NSS可以包括在所述衬底102上沿X方向和Y方向与鳍型有源区FA的上表面平行延伸的多个纳米片N1、N2和N3。
构成一个纳米片堆叠结构NSS的多个纳米片N1、N2和N3一个接一个地顺序堆叠在鳍型有源区FA的上表面104上。在本示例中示出了一个纳米片堆叠结构NSS包括三个纳米片N1、N2和N3，但本公开的技术构思不限于示出的示例。例如，多个纳米片N1、N2和N3的每个可以包括一个纳米片，或者可以包括根据需要不同地选择的多个纳米片。多个纳米片N1、N2和N3的每个可以具有沟道区域。
在第一区域R1中，阻挡膜120可以覆盖多个纳米片堆叠结构NSS之中与鳍型有源区FA两侧相邻的一对纳米片堆叠结构NSS的每个的上表面的一部分和一个侧壁。在第一区域R1中，多个牺牲半导体图案106，即多个残余半导体图案，可以设置在鳍型有源区FA与包括在多个纳米片堆叠结构NSS之中与该鳍型有源区FA两侧相邻的一对纳米片堆叠结构NSS中的多个纳米片N1、N2和N3的每个之间。
多个栅电极150在鳍型有源区FA上沿与第一方向交叉的第二方向(Y方向)纵向延伸。多个栅电极150可以沿垂直方向(Z方向)与多个纳米片堆叠结构NSS的每个的至少一部分重叠。
多个栅电极150之中在第一区域R1中的实际栅电极150R以及在第二区域R2中的实际栅电极150R和虚设栅电极150D的每个可以形成为围绕多个纳米片N1、N2和N3的至少一部分同时覆盖纳米片堆叠结构NSS。栅电极150可以包括主栅极部分150M和多个子栅极部分150S，主栅极部分150M覆盖纳米片堆叠结构NSS的上表面，多个子栅极部分150S连接到主栅极部分150M并且形成在鳍型有源区FA与多个纳米片N1、N2和N3之间的空间处，即在多个纳米片N1、N2和N3的每个的下侧。作为多个子栅极部分150S的每个的厚度的第二厚度可以小于作为主栅极部分150M的厚度的第一厚度。这里，主栅极部分150M的第一厚度和多个子栅极部分150S的每个的第二厚度分别是指Z方向上的尺寸。
多个子栅极部分150S的每个的长度可以具有与主栅极部分150M的长度相同的值。在一些实施方式中，多个子栅极部分150S的每个的水平长度可以大于或小于主栅极部分150M的水平长度。这里，多个子栅极部分150S的长度和主栅极部分150M的长度均是指X方向上的长度。
栅极电介质层145形成在纳米片堆叠结构NSS与栅电极150之间。
多个栅电极150之中第一区域R1的虚设栅电极150D可以仅包括主栅极部分150M，并且可以不包括子栅极部分150S。多个栅电极150之中在第一区域R1中的虚设栅电极150D可以设置在阻挡膜120上。
第一区域R1中的虚设栅电极150D可以与纳米片堆叠结构NSS和多个残余半导体图案106间隔开，并且阻挡膜120和栅极电介质层145在它们之间，与第一区域R1中的虚设栅电极150D接触的栅极电介质层145可以与纳米片堆叠结构NSS和多个残余半导体图案106间隔开，并且阻挡膜120在它们之间。
在第一区域R1中的实际栅电极150R以及在第二区域R2中的实际栅电极150R和虚设栅电极150D的每个可以与纳米片堆叠结构NSS间隔开，并且栅极电介质层145在它们之间，第一区域R1的实际栅电极150R以及在
第二区域R2中的实际栅电极150R和虚设栅电极150D的每个可以电连接到包括在纳米片堆叠结构NSS中的多个纳米片N1、N2和N3。当在此使用时，被描述为“电连接”的物体被配置使得电信号能从一个物体传递到另一个物体。
在一些实施方式中，多个纳米片N1、N2和N3可以由单一材料制成。在一些实施方式中，多个纳米片N1、N2和N3可以由与衬底102的构成材料相同的材料制成。
多个第一源极/漏极区域162和多个第二源极/漏极区域164分别形成在第一区域R1和第二区域R2中的鳍型有源区FA上。多个第一源极/漏极区域162和多个第二源极/漏极区域164分别连接到多个相邻的纳米片N1、N2和N3的一端。
第一源极/漏极区域162可以包括第一覆盖层162A和第一掩埋层162B。第一覆盖层162A可以形成在第一区域R1中，以便覆盖多个纳米片N1、N2和N3的侧壁、多个残余半导体图案的侧壁、鳍型有源区FA的一部分以及栅极电介质层145的一部分，第一掩埋层162B可以在第一区域R1中形成在第一覆盖层162A上，以填充多个纳米片堆叠结构NSS之间的空间。
第二源极/漏极区域164可以包括第二覆盖层164A和第二掩埋层164B。第二覆盖层164A在第二区域R2中可以形成为覆盖多个纳米片N1、N2和N3的暴露侧壁，第二掩埋层164B在第二区域R2中可以形成在第二覆盖层164A上，以填充多个纳米片堆叠结构NSS之间的空间。
一个第一源极/漏极区域162可以包括在多个纳米片N1、N2和N3的每个的侧壁上作为一个主体延伸的第一覆盖层162A，一个第二源极/漏极区域164可以包括与多个纳米片N1、N2和N3的每个的侧壁接触并隔开的多个第二覆盖层164A。
第一覆盖层162A可以由与残余半导体图案不同的材料制成。第一覆盖层162A可以由包括Ge的半导体材料制成，残余半导体图案可以由包括Ge的半导体材料制成。
第一金属硅化物膜166和第二金属硅化物膜168可以分别形成在多个第一源极/漏极区域162和多个第二源极/漏极区域164上。在一些实施方式中，可以省略第一金属硅化物膜166和第二金属硅化物膜168。
栅极间隔物130和保护膜138形成在多个纳米片堆叠结构NSS上，以便依次覆盖栅电极150的侧壁。栅极间隔物130和保护膜138可以包括硅氮化物层，但本公开不限于该示例。在一些实施方式中，可以省略保护膜138。
栅极间隔物130和保护膜138可以覆盖栅电极150的主栅极部分150M的侧壁。在一些实施方式中，保护膜138可以覆盖多个第一源极/漏极区域162和多个第二源极/漏极区域164的上表面的一部分。
与第二源极/漏极区域164接触的绝缘间隔物140形成在第二区域R2中的多个相应的纳米片N1、N2和N3之间的空间中。绝缘间隔物140可以在鳍型有源区FA与多个纳米片N1、N2和N3的每个之间的空间中位于子栅部分150S与第二源极/漏极区域164之间。在一些实施方式中，绝缘间隔物140可以包括硅氮化物膜。绝缘间隔物140可以覆盖多个子栅极部分150S的至少一部分，并且栅极电介质层145在它们之间。
栅极间绝缘膜172和层间绝缘膜174顺序地形成在多个第一源极/漏极区域162和多个第二源极/漏极区域164上。栅极间绝缘膜172和层间绝缘膜174可以包括硅氧化物膜，但本公开不限于该示例。
接触插塞190可以分别连接到多个第一源极/漏极区域162和多个第二源极/漏极区域164。接触插塞190可以穿透层间绝缘膜174、栅极间绝缘膜172和保护膜138，从而分别连接到多个第一源极/漏极区域162和多个第二源/漏极区域164。第一金属硅化物层166可以在第一源极/漏极区域162与接触插塞190之间。第二金属硅化物膜168可以在第二源极/漏极区域164与接触插塞190之间。接触插塞190可以由金属、导电金属氮化物或其组合形成。例如，接触插塞190可以由W、Cu、Al、Ti、Ta、TiN、TaN、其合金或其组合形成，但本公开的技术构思限于示出的示例。
因为根据本公开的半导体器件1在第一区域R1中具有阻挡膜120，以防止第一源极/漏极区域162在形成栅电极150特别是子栅极部分150S的过程中被损坏，所以可以防止第一源极/漏极区域162与栅电极150之间的短路，并且因为半导体器件1在第二区域R2中包括绝缘间隔物140，所以可以防止第二源极/漏极区域164与栅电极150之间的短路，从而确保可靠性。
图17至23是按照工艺顺序示出根据本公开的实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图。具体地，图17至23是关于在图5A和5B的操作之后的操作的沿X-Z平面截取的剖视图，并且已经参照图1至16说明的点将在对图17至23的描述中被省略。
参照图17，阻挡膜120形成在第一区域R1和第二区域R2的每个上，以覆盖多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构的上表面的一部分以及侧壁。阻挡膜120可以具有开口120O，开口120O暴露多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构SS的上表面的其余部分。阻挡膜120的开口120O可以覆盖多个纳米片半导体层NS之中最上面的纳米片半导体层NS的上表面的一部分，而不覆盖该最上面的纳米片半导体层NS的上表面的其余部分。第一区域R1和第二区域R2的每个中的阻挡膜120可以覆盖堆叠结构SS的上表面的一部分以及侧壁和器件隔离膜114的上表面。
参照图18，跨越多个鳍型有源区FA的至少一部分纵向延伸的至少一个虚设栅极结构(DGS)形成在其中形成多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构的鳍型有源区FA上，并且覆盖虚设栅极结构DGS的两个侧壁的栅极间隔物130形成在第一区域R1和第二区域R2的每个中。虚设栅极结构(DGS)可以具有其中顺序地堆叠氧化物膜D152、虚设栅极层D154和盖层D156的结构。
在第一区域R1和第二区域R2的每个中，边缘虚设栅极结构DGSS的氧化物膜D152和虚设栅极层D154可以在垂直方向(Z方向)上与阻挡膜120重叠。在第一区域R1和第二区域R2的每个中，阻挡膜120在边缘虚设栅极结构DGSS的氧化物膜D152与堆叠结构SS的上表面和侧壁之间，使得边缘虚设栅极结构DGSS和堆叠结构可以彼此间隔开，并且阻挡膜120在它们之间。
参照图18和19，通过经由使用虚设栅极结构DGS和栅极间隔物130作为蚀刻掩模去除多个牺牲半导体层106S与多个纳米片半导体层NS的堆叠结构的一部分，包括多个纳米片N1、N2和N3的多个纳米片堆叠结构NSS可以自多个纳米片半导体层NS被制造，并且多个牺牲半导体图案106自多个牺牲半导体层106S被形成。
参照图20，通过经由针对第二区域R2使用各向同性蚀刻工艺去除暴露在多个纳米片堆叠结构NSS的每个的两侧上的多个牺牲半导体图案106的一部分，凹陷区域106R形成在多个相应的纳米片N1、N2和N3之间。
参照图20和21，绝缘间隔物140形成在第二区域R2中，以填充形成在多个相应的纳米片N1、N2和N3之间的凹陷区域106R。
参照图22，多个纳米片N1、N2和N3的侧壁以及鳍型有源区FA的暴露在相应的纳米片堆叠结构NSS之间的表面被暴露于清洁气氛，从而自暴露表面去除自然氧化物膜。
此后，在第一区域R1中，通过允许半导体材料从多个纳米片N1、N2和N3的两个暴露侧壁和鳍型有源区FA的暴露表面外延生长，第一源极/漏极区域162被形成，并且在第二区域R2中，通过允许半导体材料从多个纳米片N1、N2和N3的两个暴露侧壁和鳍型有源区FA的暴露表面外延生长，第二源极/漏极区域164被形成。
第一源极/漏极区域162可以包括第一覆盖层162A和第一掩埋层162B。第一覆盖层162A可以形成在第一区域R1中，以便覆盖多个纳米片N1、N2和N3的暴露的两个侧壁、多个牺牲半导体图案106的两个侧壁以及鳍型有源区FA的暴露表面，第一掩埋层162B在第一区域R1中可以形成在第一覆盖层162A上以填充多个纳米片堆叠结构NSS之间的空间。
第二源极/漏极区域164可以包括第二覆盖层164A和第二掩埋层164B。第二覆盖层164A在第二区域R2中可以形成为覆盖多个纳米片N1、N2和N3的暴露的两个侧壁，第二掩埋层164B可以在第二区域R2中在第二覆盖层164A上形成为填充多个纳米片堆叠结构NSS之间的空间。
参照图23，保护膜138、栅极间绝缘膜172、栅极电介质层145、栅电极150、层间绝缘膜174、多个接触孔190H、第一金属硅化物膜166、第二金属硅化物膜168和多个接触插塞190形成为半导体器件1a。
多个栅电极150的实际栅电极150R可以包括主栅极部分150M和多个子栅极部分150S。
在第一区域R1和第二区域R2的每个中，虚设栅电极150D仅包括主栅极部分150M，并且可以不包括多个子栅极部分150S。
在第一区域R1和第二区域R2的每个中，半导体器件1a可以包括阻挡膜120，阻挡膜120覆盖多个纳米片堆叠结构NSS之中与鳍型有源区FA两侧相邻的一对纳米片堆叠结构NSS的每个的上表面的一部分和一个侧壁。形成在第一区域R1和第二区域R2中的阻挡膜120可以分别称为第一阻挡膜和第二阻挡膜。
在第一区域R1和第二区域R2的每个中，多个残余半导体图案106可以设置在鳍型有源区FA与在多个纳米片堆叠结构NSS之中与该鳍型有源区FA两侧相邻的一对纳米片堆叠结构NSS中所包括的多个纳米片N1、N2和N3的每个之间。
在第二区域R2中，与第二源极/漏极区域164接触的绝缘间隔物140形成在多个相应的纳米片N1、N2和N3之间的空间中。在多个相应的纳米片N1、N2和N3之间的空间中，绝缘间隔物140可以位于子栅极部分150S与第二源极/漏极区域164之间以及在残余半导体图案与第二源极/漏极区域164之间。
因为根据本公开的半导体器件1a在第一区域R1和第二区域R2中包括阻挡膜120，以防止第一源极/漏极区域162和第二源极/漏极区域164在形成栅电极特别是子栅极部分150S的过程中被损坏，所以可以防止第一源极/漏极区域162与栅电极150之间和/或第二源极/漏极区域164与栅电极150之间的短路，从而确保可靠性。
图24至27是按照工艺顺序示出根据本公开的实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图。具体地，图24至27是关于在图8的操作之后的操作的沿X-Z平面截取的剖视图，并且已经参照图1至16描述的点将在对图24至27的描述中被省略。
参照图24，通过经由针对第一区域R1和第二区域R2的每个使用各向同性蚀刻工艺去除多个牺牲半导体图案106的暴露在多个纳米片堆叠结构NSS的每个的两侧上的部分，凹陷区域106R形成在多个相应的纳米片N1、N2和N3之间。
参照图24和25，填充形成在多个相应的纳米片N1、N2和N3之间的凹陷区域106R的绝缘间隔物140分别形成在第一区域R1和第二区域R2中。
参照图26，多个纳米片N1、N2和N3的侧壁以及鳍型有源区FA的暴露在相应纳米片堆叠结构NSS之间的表面被暴露于清洁气氛，从而从暴露表面去除自然氧化物膜。
此后，在第一区域R1中，通过允许半导体材料从多个纳米片N1、N2和N3的两个暴露侧壁以及鳍型有源区FA的暴露表面外延生长，第一源极/漏极区域162被形成，并且在第二区域R2中，通过允许半导体材料从多个纳米片N1、N2和N3的两个暴露侧壁和鳍型有源区FA的暴露表面外延生长，第二源极/漏极区域164被形成。
第一源极/漏极区域162可以包括第一覆盖层162A和第一掩埋层162B。第一覆盖层162A可以形成在第一区域R1中，以便覆盖多个纳米片N1、N2和N3的暴露的两个侧壁、多个牺牲半导体图案106的两个侧壁以及鳍型有源区FA的暴露表面，第一掩埋层162B在第一区域R1中可以形成在第一覆盖层162A上，以填充多个纳米片堆叠结构NSS之间的空间。
第二源极/漏极区域164可以包括第二覆盖层164A和第二掩埋层164B。第二覆盖层164A在第二区域R2中可以形成为覆盖多个纳米片N1、N2和N3的暴露的两个侧壁，第二掩埋层164B在第二区域R2中可以形成在第二覆盖层164A上以填充多个纳米片堆叠结构NSS之间的空间。
参照图27，保护膜138、栅极间绝缘膜172、栅极电介质层145、栅电极150、层间绝缘膜174、多个接触孔190H、第一金属硅化物膜166、第二金属硅化物膜168和多个接触插塞190形成为半导体器件1b。
在第一区域R1中，半导体器件1b可以包括阻挡膜120，阻挡膜120覆盖多个纳米片堆叠结构NSS之中与鳍型有源区FA两侧相邻的一对纳米片堆叠结构NSS的每个的上表面的一部分和一个侧壁。
在第一区域R1和第二区域R2的每个中，半导体器件1b可以包括在多个相应的纳米片N1、N2和N3之间的空间中与第一源极/漏极区域162和第二源极/漏极区域164接触的绝缘间隔物140。绝缘间隔物140在第一区域中在多个纳米片N1、N2和N3之间的空间中可以位于子栅极部分150S与第一源极/漏极区域162之间，或者在第二区域R2中在多个相应的纳米片N1、N2和N3之间的空间中可以位于子栅极部分150S与第二源极/漏极区域164之间。
因为根据本公开的半导体器件1b在第一区域R1和第二区域R2中包括用于防止第一源极/漏极区域162在形成栅电极150特别是子栅极部分150S的过程中被损坏的阻挡膜120并且包括绝缘间隔物140，所以可以防止第一源极/漏极区域162与栅电极150之间和/或第二源极/漏极区域164与栅电极150之间的短路，从而确保可靠性。
图28是示出通过根据本公开的实施方式的制造半导体器件的方法制造的半导体器件的剖视图。具体地，图28是沿X-Z平面截取的剖视图。已经参照图1至27描述的点可以在对图28的描述中被省略。
参照图28，在第一区域R1和第二区域R2的每个中，半导体器件1c可以包括阻挡膜120，阻挡膜120覆盖多个纳米片堆叠结构NSS之中与鳍型有源区FA两侧相邻的一对纳米片堆叠结构NSS的每个的上表面的一部分和一个侧壁。在第一区域R1和第二区域R2的每个中，多个残余半导体图案106可以设置在鳍型有源区FA与在多个纳米片堆叠结构NSS之中相邻于鳍型有源区FA两侧的一对纳米片堆叠结构NSS中所包括的多个N1、N2和N3的每个之间。
在第一区域R1和第二区域R2的每个中，半导体器件1c可以包括在多个相应的纳米片N1、N2和N3之间的空间中与第一源极/漏极区域162和第二源极/漏极区域164接触的绝缘间隔物140。绝缘间隔物140在第一区域中在多个相应的纳米片N1，N2之间的空间中可以分别位于子栅极部分150S与第一源极/漏极区域162之间以及残余半导体图案与第一源极/漏极区域162之间，并且在第二区域中在多个相应的纳米片N1、N2和N3之间的空间中可以分别位于子栅极部分150S与第二源极/漏极区域164之间以及残余半导体图案与第二源极/漏极区域164之间。
因为根据本公开的半导体器件1c包括阻挡膜120和绝缘间隔物140，以防止第一源极/漏极区域162和第二源极/漏极区域164在形成栅电极150特别是子栅极部分150S的过程中被损坏，所以可以防止第一源极/漏极区域162与栅电极150之间和/或第二源极/漏极区域164与栅电极150之间的短路，从而确保可靠性。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2018年8月8日向韩国知识产权局提交的韩国专利申请第10-2018-0092677号的优先权权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
鳍型有源区，沿第一方向纵向延伸并且从衬底突出；
多个纳米片堆叠结构，在所述鳍型有源区的上表面上方隔开的位置处与所述鳍型有源区的所述上表面平行地延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；
阻挡膜，覆盖所述多个纳米片堆叠结构之中与所述鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；
栅电极，在所述鳍型有源区上沿与所述第一方向交叉的第二方向纵向延伸，所述栅电极包括围绕所述多个纳米片的实际栅电极和设置在所述阻挡膜上的虚设栅电极；以及
栅极电介质层，在所述实际栅电极与所述多个纳米片之间以及在所述虚设栅电极与所述阻挡膜之间。
2.根据权利要求1所述的半导体器件，
其中所述栅电极包括主栅极部分和多个子栅极部分，所述主栅极部分在所述多个纳米片上具有第一厚度，所述多个子栅极部分具有小于所述第一厚度的第二厚度，并且填充所述鳍型有源区与所述多个纳米片之间的空间，以及
其中所述实际栅电极包括所述主栅极部分和所述多个子栅极部分，并且所述虚设栅电极包括所述主栅极部分而不包括所述多个子栅极部分。
3.根据权利要求2所述的半导体器件，还包括：
绝缘间隔物，在所述鳍型有源区与所述多个纳米片之间的空间中。
4.根据权利要求3所述的半导体器件，其中所述绝缘间隔物覆盖所述多个子栅极部分的每个的两个侧壁，且所述栅极电介质层在所述绝缘间隔物与所述多个子栅极部分的每个之间。
5.根据权利要求1所述的半导体器件，还包括：
多个残余半导体图案，在所述鳍型有源区和被所述阻挡膜覆盖的所述纳米片堆叠结构的所述多个纳米片之间。
6.根据权利要求5所述的半导体器件，其中所述多个残余半导体图案和所述多个纳米片包括不同的半导体材料。
7.根据权利要求5所述的半导体器件，还包括：
源极/漏极区域，设置在所述多个纳米片堆叠结构之间；以及
绝缘间隔物，在所述鳍型有源区与所述多个纳米片之间的空间中，
其中所述绝缘间隔物设置在所述实际栅电极与所述源极/漏极区域之间以及所述多个残余半导体图案与所述源极/漏极区域之间。
8.根据权利要求1所述的半导体器件，还包括：
源极/漏极区域，连接到所述多个纳米片并且包括覆盖层和在所述覆盖层上的掩埋层，
其中所述覆盖层包括不含Ge的半导体材料，并且所述掩埋层由含Ge的半导体材料制成。
9.根据权利要求8所述的半导体器件，其中在所述实际栅电极与所述多个纳米片之间的所述栅极电介质层与所述源极/漏极区域接触。
10.根据权利要求1所述的半导体器件，还包括：
源极/漏极区域，包括覆盖所述多个纳米片的至少一个侧壁的覆盖层和在所述覆盖层上的掩埋层，
其中所述覆盖层和所述掩埋层的每个包括不含Ge的半导体材料。
11.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
鳍型有源区，在所述第一区域和所述第二区域的每个中沿第一方向纵向延伸并且从所述衬底突出；
多个纳米片堆叠结构，在所述鳍型有源区的上表面上方隔开的位置处与所述鳍型有源区的所述上表面平行地延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；
阻挡膜，在所述第一区域中覆盖所述多个纳米片堆叠结构之中与所述鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；
多个栅电极，在所述鳍型有源区上与所述多个纳米片堆叠结构的每个的至少一部分重叠，并且沿与所述第一方向交叉的第二方向纵向延伸；以及
多个残余半导体图案，在所述鳍型有源区和所述多个纳米片堆叠结构之中被所述阻挡膜覆盖的所述成对纳米片堆叠结构的所述多个纳米片之间的空间中，
其中在未被所述阻挡膜覆盖的所述纳米片堆叠结构上延伸的所述多个栅电极的部分填充所述多个纳米片与所述鳍型有源区之间的空间。
12.根据权利要求11所述的半导体器件，还包括：
第一源极/漏极区域和第二源极/漏极区域，设置在所述多个纳米片堆叠结构之间以连接到所述多个纳米片，并且由不同的材料制成。
13.根据权利要求12所述的半导体器件，还包括：
多个绝缘间隔物，在所述第二区域中在所述鳍型有源区与所述多个纳米片之间的空间中，
其中所述第二源极/漏极区域与所述栅电极间隔开且所述绝缘间隔物在所述第二源极/漏极区域与所述栅电极之间。
14.根据权利要求12所述的半导体器件，其中所述多个残余半导体图案与所述第一源极/漏极区域接触。
15.根据权利要求12所述的半导体器件，还包括：
多个绝缘间隔物，在所述第一区域和所述第二区域的每个中在所述鳍型有源区与所述多个纳米片之间的空间中，
其中所述多个残余半导体图案与所述第一源极/漏极区域间隔开，并且所述多个绝缘间隔物在它们之间。
16.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
鳍型有源区，在所述第一区域和所述第二区域的每个中沿第一方向纵向延伸并且从所述衬底突出；
多个纳米片堆叠结构，在所述鳍型有源区的上表面上方隔开的位置处与所述鳍型有源区的所述上表面平行地纵向延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；
第一源极/漏极区域和第二源极/漏极区域，在所述多个纳米片堆叠结构之间分别设置在所述第一区域和所述第二区域中以连接到所述多个纳米片，并且由彼此不同的材料制成；
第一阻挡膜，在所述第一区域中覆盖所述多个纳米片堆叠结构之中与所述鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；
多个栅电极，在所述鳍型有源区上与所述多个纳米片堆叠结构的每个的至少一部分重叠，并且沿与所述第一方向交叉的第二方向延伸；以及
栅极电介质层，在所述多个栅电极与所述多个纳米片之间，
其中包括在被所述第一阻挡膜覆盖的所述成对纳米片堆叠结构的每个中的所述多个纳米片与栅极电介质膜间隔开，并且所述第一阻挡膜在它们之间，以及
其中包括在所述多个纳米片堆叠结构的其余部分中的所述多个纳米片与所述栅极电介质层接触。
17.根据权利要求16所述的半导体器件，还包括：
第二阻挡膜，在所述第二区域中覆盖所述多个纳米片堆叠结构之中与所述鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁。
18.根据权利要求16所述的半导体器件，其中所述第一源极/漏极区域包括一体地延伸以接触所述多个纳米片的每个的第一覆盖层和在所述第一覆盖层上的第一掩埋层。
19.根据权利要求18所述的半导体器件，还包括：
多个残余半导体图案，在所述鳍型有源区和所述多个纳米片堆叠结构之中被所述第一阻挡膜覆盖的所述成对纳米片堆叠结构的所述多个纳米片之间，
其中所述第一覆盖层和所述多个残余半导体图案包括不同的材料。
20.根据权利要求16所述的半导体器件，其中所述第二源极/漏极区域包括分别与所述多个纳米片接触的多个第二覆盖层和在所述第二覆盖层上的第二掩埋层。
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