CN109994386B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了半导体器件及其制造方法。所述方法包括：在衬底上形成从衬底突出并在一个方向上延伸的有源图案；在有源图案上形成牺牲栅极结构，该牺牲栅极结构在与有源图案交叉的方向上延伸；在牺牲栅极结构的侧表面上形成第一间隔物，该第一间隔物包括在比有源图案的顶表面低的水平面处的第一部分和在第一部分上的第二部分；以及减小第一间隔物的第二部分的厚度。

Description

半导体器件及其制造方法
技术领域
本公开总地涉及半导体器件，更具体地，涉及三维半导体器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子产业中是有益的。半导体器件可以包括存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储元件和逻辑元件两者的混合半导体器件。随着电子产业的先进的发展，半导体器件已经被越来越要求高集成。例如，半导体器件已经被越来越多地要求高可靠性、高速度和/或多功能性。半导体器件逐渐复杂化并被集成以满足这些要求的特性。随着半导体器件变得高度集成，晶体管的按比例缩小也在加速，因此半导体器件会在工作特性上降低。随着半导体器件变得高度集成，晶体管越来越难以实现高性能以满足客户的要求。
发明内容
本发明构思的一些实施方式提供了制造半导体器件的方法，该方法包括：在衬底上形成从衬底突出并在一个方向上延伸的有源图案；在有源图案上形成牺牲栅极结构，该牺牲栅极结构在与有源图案交叉的方向上延伸；在牺牲栅极结构的侧表面上形成第一间隔物，该第一间隔物包括在比有源图案的顶表面低的水平面处的第一部分和在第一部分上的第二部分；以及减小第一间隔物的第二部分的厚度。
本发明构思的另一些实施方式提供半导体器件，该半导体器件包括：具有有源区的衬底；和在衬底的有源区上的晶体管。该晶体管可以包括：沟道图案，在衬底上在一个方向上延伸；跨过沟道图案的栅电极；在沟道图案和栅电极之间的电介质层；以及覆盖栅电极的侧表面的第一间隔物。第一间隔物可以包括在比沟道图案的顶表面低的水平面处的第一部分和在第一部分上的第二部分。第二部分的厚度可以小于第一部分的厚度。
本发明构思的另一些实施方式提供半导体器件，该半导体器件包括：有源图案，从衬底突出并在一个方向上延伸；跨过有源图案延伸的栅电极；第一间隔物，在栅电极的侧表面上并设置在比有源图案的顶表面低的水平面处；以及第二间隔物，在栅电极的侧表面上并在第一间隔物上。第二间隔物的介电常数可以小于第一间隔物的介电常数。有源图案具有朝向栅电极且在栅电极下面突出的凹陷区，并且该凹陷区由源极/漏极图案填充。
附图说明
图1和图10是示出根据本发明构思的一些实施方式的半导体器件的平面图。
图2和图11是根据本发明构思的一些实施方式的分别示出图1和图10的部分的透视图。
图3A至图9A是分别沿着图1的线I-I'的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。
图3B至图9B是分别沿着图1的线II-II'的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。
图12示出沿着图10的线I-I'截取的截面图，其示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。
图13A至图15A示出截面图，其示出根据本发明构思的示范性实施方式的制造半导体器件的方法。
图13B至图15B是示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤的截面图。
图16A和图17A是示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤的截面图。
图16B和图17B是示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤的截面图。
图18A至图20A是示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤的截面图。
图18B至图20B是示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤的截面图。
具体实施方式
在下文将参照附图更全面地描述各种示例实施方式，附图中示出一些示例实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被解释为限于这里阐述的示例实施方式。而是，提供这些示例实施方式使得本说明书将透彻和完整，并将本发明构思的范围完全传达给本领域技术人员。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。
除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有与本发明构思所属的领域内的普通技术人员通常理解的含义相同的含义。还将理解的，术语诸如在常用词典中定义的那些术语应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，而不会被解释为理想化或过于正式的含义，除非这里明确地如此限定。
现在将参照附图讨论根据本发明构思的半导体器件的制造中的工艺步骤。在整个说明书中，相同的附图标记可以表示相同的部件。
图1和图10示出平面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。图2和图11示出透视图，分别示出图1和图10的部分。图3A至图9A是沿着图1的线I-I'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。图3B至图9B是沿着图1的线II-II'截取的截面图，示出根据本发明构思的示范性实施方式的半导体器件的制造中的工艺步骤。图12示出沿着图10的线I-I'截取的截面，示出根据本发明构思的示范性实施方式的半导体器件的制造中的工艺步骤。
参照图1、图2、图3A和图3B，提供衬底100。如所示的，衬底100可以具有有源区。衬底100可以是半导体衬底。例如，半导体衬底可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、或通过执行选择性外延生长(SEG)工艺获得的外延薄层衬底。体硅衬底可以掺杂有n型或p型杂质。在一些实施方式中，半导体衬底可以是III-V族化合物半导体衬底。例如，III-V族化合物半导体衬底可以包括砷化镓(GaAs)、铟镓砷化物(InGaAs)、铝镓砷化物(AlGaAs)及其组合中的一种或更多种。
有源图案110可以形成在衬底100上。有源图案110可以具有鳍形状。例如，有源图案110可以具有在衬底100上在第一方向D1上延伸的线性形状或条形。有源图案110可以是衬底100的一部分，或者可以通过蚀刻从衬底100生长的外延层来形成。有源图案110可以包括半导体材料，诸如硅(Si)或锗(Ge)。在一些实施方式中，有源图案110可以包括化合物半导体，诸如IV族化合物半导体或III-V族化合物半导体。例如，IV族化合物半导体可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元或三元化合物、或掺杂有另外的IV族元素的这样的二元或三元化合物。例如，III-V族化合物半导体可以包括当III族元素诸如铝(Al)、镓(Ga)和铟(In)中的一种或更多种与V族元素诸如磷(P)、砷(As)和锑(Sb)中的一种结合时形成的二元、三元和四元化合物中的一种。
器件隔离层120可以形成在衬底100上。器件隔离层120的形成可以包括在衬底100的整个表面上形成绝缘层以及使该绝缘层凹陷直到有源图案110被完全暴露。器件隔离层120的顶表面可以变得低于有源图案110的顶表面110a。
参照图1、图2、图4A和图4B，牺牲栅极结构130可以形成为跨过有源图案110延伸。牺牲栅极结构130可以形成为具有在第二方向D2上延伸的线性形状或条形。牺牲栅极结构130的形成可以包括在衬底100上形成牺牲层、在牺牲层上形成第一掩模图案M1、以及使用第一掩模图案M1作为蚀刻掩模来蚀刻牺牲层。牺牲层可以使用多晶硅形成。第一掩模图案M1可以使用硅氧化物层、硅氮化物层、或硅氮氧化物层形成。
参照图1、图2、图5A和图5B，第一间隔物140可以形成在牺牲栅极结构130的两个相反的侧壁上。绝缘间隔物150可以形成在有源图案110的两个相反的侧壁110b上。第一间隔物140和绝缘间隔物150可以同时形成。第一间隔物140和绝缘间隔物150可以包括彼此相同的材料。例如，第一间隔物140和绝缘间隔物150可以包括硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)和硅氮化物(SiN)中的一种或更多种。第一间隔物140和绝缘间隔物150的形成可以包括执行沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)以在衬底100的整个表面上形成第一间隔物层以及对第一间隔物层执行各向异性蚀刻工艺。第一间隔物140可以包括在比有源图案110的顶表面110a高的水平面处的上部144和在比有源图案110的顶表面110a低的水平面处的下部142。例如，第一间隔物140的上部144和下部142可以在其间具有在与有源图案110的顶表面110a基本上相同的水平面处的边界140a。第一间隔物140的下部142可以提供在有源图案110的侧壁上，第一间隔物140的上部144可以提供在有源图案110和第一间隔物140的下部142上。
参照图1、图2、图6A和图6B，掩埋层200可以形成在衬底100上。掩埋层200可以覆盖牺牲栅极结构130、有源图案110、第一间隔物140和绝缘间隔物150。掩埋层200可以是东燃硅氮烷(TOSZ)氧化物层。掩埋层200可以具有对第一间隔物140和绝缘间隔物150的蚀刻选择性。
参照图1、图2、图7A和图7B，可以对掩埋层200执行蚀刻工艺。掩埋层200的上部可以被选择性地去除，并且第一间隔物140和绝缘间隔物150可以在蚀刻工艺期间被相对少地蚀刻或者可以基本上不被蚀刻。掩埋层200可以具有覆盖有源图案110的顶表面110a的部分，并且掩埋层200的该部分可以在执行蚀刻工艺时被去除，该蚀刻工艺可以形成第二掩模图案M2。掩埋层200可以具有位于有源图案110的顶表面110a下面的另一部分，并且掩埋层200的该另一部分可以不被蚀刻。蚀刻工艺可以继续直到第二掩模图案M2的顶表面达到与有源图案110的顶表面110a基本上相同的水平面。例如，第二掩模图案M2的顶表面可以与有源图案110的顶表面110a基本上共平面。
在一些实施方式中，第二掩模图案M2可以形成为具有比有源图案110的顶表面110a低的顶表面。例如，即使在第二掩模图案M2的顶表面达到与有源图案110的顶表面110a基本上相同的水平面之后，蚀刻工艺也可以继续。将讨论其中第二掩模图案M2的顶表面位于与有源图案110的顶表面110a相同的水平面处的一些实施方式。
参照图1、图2、图8A和图8B，可以蚀刻第一间隔物140的上部144。例如，第一间隔物140的下部142可以埋入在第二掩模图案M2中或者被第二掩模图案M2覆盖，而第一间隔物140的上部144可以被暴露。可以对第一间隔物140的暴露的上部144执行各向异性蚀刻工艺。因此，第一间隔物140的上部144可以具有小的厚度T2。
在下部142和上部144之间的边界140a上，第一间隔物140的下部142可以具有比第一间隔物140的上部144的厚度T2大的厚度T1。例如，第一间隔物140可以在边界140a上在下部142和上部144之间具有阶梯形状。
参照图1、图2、图9A和图9B，可以去除第二掩模图案M2。第一间隔物140的下部142可以被暴露。第一掩模图案M1和第一间隔物140可以用作蚀刻掩模以蚀刻有源图案110，该蚀刻可以形成沟道图案115。例如，可以蚀刻有源图案110以形成凹陷区R。沟道图案115可以限定在一对相邻的凹陷区R之间。有源图案110可以在蚀刻工艺期间被过蚀刻。例如，有源图案110可以在其位于相邻的凹陷区R之间的部分上被蚀刻，并在其位于牺牲栅极结构130下面的另一部分上被进一步蚀刻。凹陷区R可以具有侧壁，每个侧壁朝向牺牲栅极结构130并且在牺牲栅极结构130下面突出。因此，沟道图案115可以形成为具有小的长度W。由于有源图案110被过蚀刻，所以凹陷区R可以每个具有比器件隔离层120的顶表面低的最底端。
根据本发明构思的一些实施方式，第一间隔物140的上部144可以具有覆盖牺牲栅极结构130的侧壁的小厚度T2。尽管有源图案110通常需要从第一间隔物140的上部144下面的位置朝向牺牲栅极结构130下面的位置被水平地蚀刻以便形成具有小的长度W的沟道图案115，但是上部144的小的厚度T2可以减小有源图案110的水平蚀刻长度并且有源图案110可以容易地在牺牲栅极结构130下面被蚀刻。
此后，可以去除绝缘间隔物150。在一些实施方式中，可以在蚀刻有源图案110之前去除绝缘间隔物150。
可以形成源极/漏极图案160以填充凹陷区R。源极/漏极图案160的形成可以包括在有源图案110上执行选择性外延生长工艺。源极/漏极图案160可以由半导体元素形成，诸如硅锗(SiGe)。在选择性外延生长工艺的同时或之后，源极/漏极图案160可以掺杂有p型或n型杂质。由于凹陷区R的侧壁朝向牺牲栅极结构130并在牺牲栅极结构130下面突出，所以源极/漏极图案160也可以朝向牺牲栅极结构130并在牺牲栅极结构130下面突出。
参照图10至图12，可以形成栅电极170以制造半导体器件。栅电极170的形成可以包括去除第一掩模图案M1、选择性地去除牺牲栅极结构130、以及在牺牲栅极结构130被去除的空的空间中形成栅极电介质层、栅电极和盖层。
半导体器件可以被提供有衬底100。衬底100可以具有有源区。衬底100可以是半导体衬底。
器件隔离层120可以提供在衬底100上。器件隔离层120可以在衬底100的上部上限定有源图案110。有源图案110可以具有鳍形状。例如，有源图案110可以具有在衬底100上在第一方向D1上延伸的线性形状或条形。
有源图案110可以在其上提供有沟道图案115和源极/漏极图案160。沟道图案115可以插设在一对相邻的源极/漏极图案160之间。沟道图案115可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种。源极/漏极图案160可以是从用作籽晶层的有源图案110生长的外延图案。源极/漏极图案160可以是p型杂质区。源极/漏极图案160可以包括半导体元素，诸如硅锗(SiGe)。
栅电极170可以设置在沟道图案115上。栅电极170可以在第二方向D2上延伸，同时跨过沟道图案115。栅电极170可以包括金属或多晶硅。
第一间隔物140可以设置在栅电极170的两个相反的侧壁上。第一间隔物140可以沿着栅电极170在第二方向D2上延伸。第一间隔物140可以包括在比沟道图案115的顶表面低的水平面处的下部142以及在比沟道图案115的顶表面高的水平面处的上部144。例如，第一间隔物140的上部144和下部142之间的边界140a可以位于与有源图案110的顶表面110a基本上相同的水平面处。在下部142和上部144之间的边界140a上，第一间隔物140的上部144可以具有比第一间隔物140的下部142的厚度小的厚度。第一间隔物140可以在边界140a上在下部142和上部144之间具有阶梯形状。第一间隔物140的下部142可以位于栅电极170和源极/漏极图案160之间。第一间隔物140可以包括硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)和硅氮化物(SiN)中的一种或更多种。
栅极电介质层172可以在栅电极170和沟道图案115之间。栅极电介质层172可以覆盖沟道图案115。栅极电介质层172可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
栅极覆盖图案174可以提供在栅电极170上。栅极覆盖图案174可以沿着栅电极170在第二方向D2上延伸。栅极覆盖图案174可以包括硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)和硅氮化物(SiN)中的一种或更多种。
根据本发明构思的一些实施方式，由于第一间隔物140包括在沟道图案115上具有小的厚度的上部144，所以可以容易地形成朝向栅电极170并在栅电极170下面突出的源极/漏极图案160并且还形成具有小的长度W的沟道图案115。于是沟道图案115可以在电阻上减小。此外，由于第一间隔物140包括具有大的厚度的下部142，所以可以减小彼此相邻的栅电极170之间以及栅电极170与源极/漏极图案160之间的寄生电容。因此，根据发明构思的半导体器件可以在电特性上提高。
图13A至图15A是沿着图1的线I-I'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。图13B至图15B是沿着图1的线II-II'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。
参照图13A和图13B，第二间隔物180可以形成在图8A和图8B的所得结构上。例如，第二间隔物180可以形成在第一掩模图案M1的顶表面以及第一间隔物140的上部144的暴露的侧壁上。第一间隔物140的上部144可以具有从下部142朝向第二间隔物180与牺牲栅极结构130之间延伸的形状。第二间隔物180的形成可以包括执行沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)以在衬底100的整个表面上形成第二间隔物层以及对第二间隔物层执行各向异性蚀刻工艺。第二间隔物180可以具有比第一间隔物140的介电常数小的介电常数。例如，当第一间隔物140包括SiN时，第二间隔物180可以包括硅碳氮氧化物(SiCON)或硅氧化物(SiO2)。
参照图14A和图14B，可以去除第二掩模图案M2。可以暴露第一间隔物140的下部142。在下部142和上部144之间的边界140a上，第一间隔物140的上部144的厚度T2与第二间隔物180的厚度T3之和可以与第一间隔物140的下部142的厚度T1相同。例如，第一间隔物140的下部142的侧表面可以与第二间隔物180的侧表面共平面。在一些实施方式中，在下部142与上部144之间的边界140a上，第一间隔物140的上部144的厚度T2与第二间隔物180的厚度T3之和可以小于第一间隔物140的下部142的厚度T1。
参照图15A和图15B，第一掩模图案M1、第一间隔物140和第二间隔物180可以用作蚀刻掩模以蚀刻有源图案110，该蚀刻可以形成沟道图案115。沟道图案115可以限定在一对相邻的凹陷区R之间。
可以形成源极/漏极图案160以填充凹陷区R。源极/漏极图案160的形成可以包括在有源图案110上执行选择性外延生长工艺。在选择性外延生长工艺的同时或之后，源极/漏极图案160可以掺杂有p型或n型杂质。此后，可以如以上参照图10至图12讨论的那样形成栅电极170。
图16A和图17A是沿着图1的线I-I'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。图16B和图17B是沿着图1的线II-II'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。
参照图16A和图16B，可以对图8A和图8B的所得结构执行蚀刻工艺。蚀刻工艺可以完全去除第一间隔物140的上部144。牺牲栅极结构130可以在执行蚀刻工艺时被部分地暴露。
参照图17A和图17B，可以形成第二间隔物180。例如，第二间隔物180可以形成在第一掩模图案M1的顶表面以及牺牲栅极结构130的暴露的侧壁上。第二间隔物180的形成可以包括执行沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)以在衬底100的整个表面上形成第二间隔物层以及对第二间隔物层执行各向异性蚀刻工艺。第二间隔物180可以具有比第一间隔物140的介电常数小的介电常数。在下部142和上部144之间的边界140a上，第二间隔物180的厚度T3可以与第一间隔物140的下部142的厚度T1相同。例如，第一间隔物140的下部142的侧表面可以与第二间隔物180的侧表面共平面。或者，第二间隔物180的厚度T3可以小于第一间隔物140的下部142的厚度T1。然后，可以执行与参照图15A和图15B讨论的工艺类似的工艺。
根据本发明构思的一些实施方式，沟道图案115可以在其上提供有具有低的介电常数的第二间隔物180。在这样的配置中，栅电极170可以在其上部上提供有具有低的介电常数的第二间隔物180，因此，可以减小来自栅电极170的上部的泄漏电流。此外，由于栅电极170的上部和源极/漏极图案160在其间提供有具有低的介电常数的第二间隔物180，所以可以减小栅电极170的上部与源极/漏极图案160之间的寄生电容。
图18A至图20A是沿着图1的线I-I'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。图18B至图20B是沿着图1的线II-II'截取的截面图，示出根据本发明构思的一些实施方式的半导体器件的制造中的工艺步骤。
参照图18A和图18B，可以提供衬底100。衬底100可以具有有源区。衬底100可以是半导体衬底。
有源图案110可以形成在衬底100上。例如，牺牲层112和半导体层114可以交替且重复地堆叠在衬底100的整个表面上。牺牲层112可以包括对半导体层114具有蚀刻选择性的材料。例如，牺牲层112可以包括硅锗(SiGe)或锗(Ge)，半导体层114可以包括硅(Si)。牺牲层112和半导体层114可以通过外延生长工艺形成，其中衬底100用作籽晶层。牺牲层112和半导体层114可以共形地生长在衬底100的整个表面上。牺牲层112和半导体层114可以被图案化以形成有源图案110。有源图案110可以具有鳍形状。
器件隔离层120可以形成在衬底100上。器件隔离层120的形成可以包括在衬底100的整个表面上形成绝缘层以及使绝缘层凹陷直到有源图案110被完全暴露。
牺牲栅极结构130可以形成为跨过有源图案110延伸。牺牲栅极结构130可以形成为具有在第二方向D2上延伸的线性形状或条形。牺牲栅极结构130的形成可以包括在衬底100上形成牺牲层、在牺牲层上形成第一掩模图案M1、以及使用第一掩模图案M1作为蚀刻掩模来蚀刻牺牲层。
参照图19A和图19B，第一间隔物140可以形成在牺牲栅极结构130的两个相反的侧壁上。第一间隔物140的形成可以包括执行沉积工艺诸如化学气相沉积(CVD)或者原子层沉积(ALD)以在衬底100的整个表面上形成第一间隔物层以及对第一间隔物层执行各向异性蚀刻工艺。第一间隔物140可以包括在比有源图案110的顶表面110a高的水平面处的上部144和在比有源图案110的顶表面110a低的水平面处的下部142。
第二掩模图案M2可以形成在衬底100上。第二掩模图案M2的形成可以包括在衬底100上形成掩埋层以及蚀刻掩埋层以部分地去除掩埋层的位于比有源图案110的顶表面110a高的水平面处的部分。第二掩模图案M2可以具有与有源图案110的顶表面110a基本上共平面的顶表面。
参照图20A和图20B，第一间隔物140的上部144可以被蚀刻。可以对第一间隔物140的暴露的上部144执行各向异性蚀刻工艺。因此，第一间隔物140的上部144可以具有小的厚度。第二掩模图案M2可以被去除。
与参照图9A和图9B讨论的相同，第一掩模图案M1和第一间隔物140可以用作蚀刻掩模以蚀刻有源图案110，该蚀刻可以形成沟道图案115。例如，有源图案110可以被蚀刻以形成凹陷区R。可以形成源极/漏极图案160以填充凹陷区R。源极/漏极图案160的形成可以包括对有源图案110执行选择性外延生长工艺。可以如以上参照图10至图12讨论的那样形成栅电极170。在本实施方式中，多个半导体图案可以通过去除牺牲层112而顺序地堆叠在衬底100上，并且栅电极170可以包括在所述多个半导体图案之间的第一金属图案以及在所述多个半导体图案上的第二金属图案，所述第一金属图案填充所述多个半导体图案之间的间隙。
根据本发明构思的一些实施方式的半导体器件可以形成为包括朝向牺牲栅极结构并在牺牲栅极结构下面突出的源极/漏极图案，并且还包括具有小的长度的沟道图案，从而减小沟道图案的电阻。此外，第一间隔物的厚的下部可以减小彼此相邻的栅电极之间和/或栅电极与源极/漏极图案之间的寄生电容。
根据本发明构思的一些实施方式，半导体器件配置为使得栅电极在其上部提供有具有低的介电常数的第二间隔物以减小源自栅电极的上部的泄漏电流。此外，可以减小栅电极的上部和源极/漏极图案之间的寄生电容。
尽管已经结合附图中示出的发明构思的实施方式描述了本发明，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而没有脱离发明构思的精神和本质特征。因此，以上公开的实施方式应当被认为是说明性的而非限制性的。
本申请要求于2017年12月21日在韩国知识产权局提交的韩国专利申请第10-2017-0177189号的优先权的权益，其全部内容通过引用结合于此。

Claims (19)

1.一种制造半导体器件的方法，该方法包括：
在衬底上形成有源图案，所述有源图案从所述衬底突出并在第一方向上延伸；
在所述有源图案上形成牺牲栅极结构，所述牺牲栅极结构在第二方向上延伸，所述第二方向与所述有源图案的所述第一方向交叉；
在所述牺牲栅极结构的侧表面上形成第一间隔物，所述第一间隔物包括第一部分和第二部分，所述第一部分具有在比所述有源图案的顶表面低的水平面处的表面并且所述第二部分在所述第一部分上；以及
减小所述第一间隔物的所述第二部分的厚度，
通过使用所述第一间隔物作为蚀刻掩模蚀刻所述有源图案来形成凹陷区；以及
形成填充所述凹陷区的源极/漏极图案，
其中所述凹陷区的侧壁朝向所述牺牲栅极结构并在所述牺牲栅极结构下面突出。
2.根据权利要求1所述的方法，其中减小所述第一间隔物的所述第二部分的厚度包括：
在所述第一间隔物的所述第一部分上形成第一掩模并暴露所述第一间隔物的所述第二部分，所述第一掩模具有在与所述有源图案的所述顶表面相同的水平面或比所述有源图案的所述顶表面低的水平面处的顶表面；
根据所述第一掩模对所述第二部分执行第一蚀刻工艺；以及
去除所述第一掩模。
3.根据权利要求1所述的方法：
其中，在所述第二部分的厚度减小之后，所述第一部分和所述第二部分在它们之间的边界上具有阶梯形状；并且
其中所述第二部分的厚度小于所述第一部分的厚度。
4.根据权利要求1所述的方法，还包括在减小所述第一间隔物的所述第二部分的厚度之后在所述第一部分上形成第二间隔物，所述第二间隔物覆盖所述牺牲栅极结构。
5.根据权利要求4所述的方法，其中形成所述第二间隔物包括：
在所述第一间隔物的所述第一部分上形成第二掩模，所述第二掩模具有在与所述有源图案的所述顶表面相同的水平面处或在比所述有源图案的所述顶表面低的水平面处的顶表面；
形成覆盖所述第二掩模和所述牺牲栅极结构的间隔物层；
通过去除所述第二掩模上的所述间隔物层形成第二间隔物；以及
去除所述第二掩模。
6.根据权利要求4所述的方法，其中所述第二间隔物的介电常数小于所述第一间隔物的介电常数。
7.根据权利要求4所述的方法，其中，在所述第一部分和所述第二部分之间的边界上，所述第二间隔物的厚度与所述第二部分的厚度之和等于或小于所述第一部分的厚度。
8.根据权利要求4所述的方法，其中在执行第二蚀刻工艺以去除所述第二部分之后执行形成所述第二间隔物。
9.根据权利要求8所述的方法，其中所述第二间隔物形成在比所述有源图案的所述顶表面高的水平面处，所述第二间隔物与所述牺牲栅极结构接触。
10.根据权利要求1所述的方法，其中所述有源图案包括：
第一半导体图案和第二半导体图案，顺序地堆叠在所述衬底上；
第一牺牲层，在所述衬底和所述第一半导体图案之间；和
第二牺牲层，在所述第一半导体图案和所述第二半导体图案之间。
11.一种半导体器件，包括：
具有有源区的衬底；和
在所述衬底的所述有源区上的晶体管，
其中所述晶体管包括：
沟道图案，在所述衬底上在第一方向上延伸；
源极/漏极图案，形成在所述有源区中在所述沟道图案的两侧；
栅电极，在与所述第一方向交叉的第二方向上跨过所述沟道图案；
电介质层，在所述沟道图案和所述栅电极之间；以及
第一间隔物，覆盖所述栅电极的侧表面，
其中所述第一间隔物包括在比所述沟道图案的顶表面低的水平面处的第一部分和在所述第一部分上的第二部分；并且
其中所述第二部分的厚度小于所述第一部分的厚度，
其中所述源极/漏极图案的侧壁朝向所述栅电极并在所述栅电极下面突出。
12.根据权利要求11所述的半导体器件，还包括在所述第一部分上且覆盖所述第二部分的第二间隔物。
13.根据权利要求12所述的半导体器件，其中所述第二间隔物的介电常数小于所述第一间隔物的介电常数。
14.根据权利要求12所述的半导体器件，其中，在所述第一部分和所述第二部分之间的边界上，所述第二间隔物的厚度与所述第二部分的厚度之和等于或小于所述第一部分的厚度。
15.根据权利要求11所述的半导体器件：
其中有源图案包括顺序地堆叠在所述衬底上的多个半导体图案；并且
其中所述栅电极包括在所述多个半导体图案之间的第一金属图案以及在所述多个半导体图案上的第二金属图案，所述第一金属图案填充所述多个半导体图案之间的间隙。
16.一种半导体器件，包括：
有源图案，从衬底突出并在第一方向上延伸；
栅电极，在与所述第一方向交叉的第二方向上跨过所述有源图案延伸；
第一间隔物，在所述栅电极的侧表面上并设置在比所述有源图案的顶表面低的水平面处；以及
第二间隔物，在所述栅电极的所述侧表面上并在所述第一间隔物上，
其中所述第二间隔物的介电常数小于所述第一间隔物的介电常数，
其中所述有源图案具有朝向所述栅电极并在所述栅电极下面突出的凹陷区，并且所述凹陷区由源极/漏极图案填充。
17.根据权利要求16所述的半导体器件，其中所述第一间隔物的一部分在所述栅电极与所述第二间隔物之间延伸。
18.根据权利要求16所述的半导体器件，其中所述第一间隔物的侧表面与所述第二间隔物的侧表面共平面。
19.根据权利要求16所述的半导体器件：
其中所述有源图案包括顺序地堆叠在所述衬底上的多个半导体图案；并且
其中所述栅电极包括在所述多个半导体图案之间的第一金属图案以及在所述多个半导体图案上的第二金属图案，所述第一金属图案填充所述多个半导体图案之间的间隙。
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