KR20190075532A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

기판 상에 기판으로부터 돌출되고, 일 방향으로 연장되는 활성 패턴을 형성하는 것, 상기 활성 패턴 상에 상기 활성 패턴과 교차하는 방향으로 연장되는 희생 게이트 구조를 형성하는 것, 상기 희생 게이트 구조의 측면 상에 제 1 스페이서를 형성하는 것, 상기 제 1 스페이서는 상기 활성 패턴의 상면보다 낮은 레벨에 위치하는 제 1 부분, 및 상기 제 1 부분 상의 제 2 부분을 포함하고, 및 상기 제 1 스페이서의 상기 제 2 부분의 두께를 감소시키는 것을 포함하는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다. 반도체 장치는 고집적화됨에 따라 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 반도체 장치가 고집적화됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 상기 기판으로부터 돌출되고, 일 방향으로 연장되는 활성 패턴을 형성하는 것, 상기 활성 패턴 상에 상기 활성 패턴과 교차하는 방향으로 연장되는 희생 게이트 구조를 형성하는 것, 상기 희생 게이트 구조의 측면 상에 제 1 스페이서를 형성하는 것, 상기 제 1 스페이서는 상기 활성 패턴의 상면보다 낮은 레벨에 위치하는 제 1 부분, 및 상기 제 1 부분 상의 제 2 부분을 포함하고, 및 상기 제 1 스페이서의 상기 제 2 부분의 두께를 감소시키는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 활성 영역을 갖는 기판, 및 상기 기판의 상기 활성 영역에 제공되는 트랜지스터를 포함할 수 있다. 상기 트랜지스터는 상기 기판 상에 배치되어 일 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에서 상기 활성 패턴과 교차하는 게이트 전극, 상기 활성 패턴과 상기 게이트 전극 사이의 유전층, 및 상기 게이트 전극의 측면을 덮는 제 1 스페이서를 포함할 수 있다. 상기 제 1 스페이서는 상기 활성 패턴의 상면보다 낮은 레벨에 위치하는 제 1 부분, 및 상기 제 1 부분 상의 제 2 부분을 포함할 수 있다. 상기 제 2 부분의 두께는 상기 제 1 부분의 두께보다 얇을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판으로부터 돌출하도 일 방향으로 연장되는 활성 패턴, 상기 활성 패턴을 가로지르는 게이트 전극, 상기 게이트 전극의 측면 상에서 상기 활성 패턴의 상면보다 낮을 레벨에 배치되는 제 1 스페이서, 및 상기 게이트 전극의 측면 상에서 상기 제 1 스페이서 상에 배치되는 제 2 스페이서를 포함할 수 있다. 상기 제 2 스페이서의 유전율은 상기 제 1 스페이서의 유전율보다 낮을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 희생 게이트 구조 아래로 돌출되는 소스/드레인 패턴들 및 짧은 길이의 채널 패턴이 형성될 수 있으며, 채널의 저항이 감소할 수 있다. 또한, 두꺼운 두께의 제 1 스페이서의 하부에 의해, 인접한 게이트 전극 간의 기생 커패시턴스 또는 게이트 전극과 소스/드레인 패턴 간의 기생 커패시턴스가 감소할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 게이트 전극의 상부에 낮은 유전율의 제 2 스페이서를 배치하여, 게이트 전극의 상부에서 누설되는 누설 전류를 감소시킬 수 있다. 더하여, 게이트 전극의 상부와 소스/드레인 패턴 사이에 발생하는 기생 커패시턴스가 적을 수 있다.
도 1 및 도 10은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 2 및 도 11은 각각 도 1 및 도 10의 일부 영역의 사시도들이다.
도 3a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3b 및 도 9b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16b 및 도 17b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18b 및 도 20b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치의 제조 방법을 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1 및 도 10은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 2 및 도 11은 각각 도 1 및 도 10의 일부 영역의 사시도들이다. 도 3a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선에 해당하는 도면들이다. 도 3b 및 도 9b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅱ-Ⅱ'선에 따른 도면들이다. 도 12는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로, 도 10의 Ⅰ-Ⅰ'선에 해당하는 도면이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 활성 영역을 가질 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 반도체 기판은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 이때, 벌크(bulk) 실리콘 기판은 n형 또는 p형 불순물들이 도핑될 수 있다. 또는, 반도체 기판은 III-V족 화합물 반도체 기판일 수 있다. 예를 들어, III-V족 화합물 반도체 기판은 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 활성 패턴(110)이 형성될 수 있다. 활성 패턴(110)은 핀(fin) 형상을 가질 수 있다. 예를 들어, 활성 패턴(110)은 기판(100) 상에서 제 1 방향(D1)으로 연장되는 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 이때, 활성 패턴(110)은 기판(100)의 일부이거나, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 식각하여 형성될 수 있다. 활성 패턴(110)은 실리콘(Si) 또는 게르마늄(Ge)과 같은 반도체 물질을 포함할 수 있다. 또는, 활성 패턴(110)은 IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 화합물 반도체는 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. 예를 들어, III-V족 화합물 반도체는 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
기판(100) 상에 소자 분리막(120)이 형성될 수 있다. 소자 분리막(120)을 형성하는 것은 기판(100)의 전면 상에 절연막을 형성하는 것, 및 활성 패턴(110)이 완전히 노출되도록 상기 절연막을 리세스 영역하는 것을 포함할 수 있다. 소자 분리막(120)의 상면은 활성 패턴(110)의 상면(110a)보다 더 낮아질 수 있다.
도 1, 도 2, 도 4a 및 도 4b를 참조하여, 활성 패턴(110)을 가로지르는 희생 게이트 구조(130)가 형성될 수 있다. 희생 게이트 구조(130)는 제 2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다. 희생 게이트 구조(130)를 형성하는 것은 기판(100) 상에 희생막을 형성하는 것, 상기 희생막 상에 제 1 마스크 패턴(M1)을 형성하는 것, 및 제 1 마스크 패턴(M1)을 식각 마스크로 상기 희생막을 식각하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 이용하여 형성될 수 있다. 제 1 마스크 패턴(M1)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 이용하여 형성될 수 있다.
도 1, 도 2, 도 5a 및 도 5b를 참조하여, 희생 게이트 구조(130)의 양 측벽들 상에 제 1 스페이서(140)가 형성될 수 있다. 활성 패턴(110)의 양 측벽들(110b) 상에 절연 스페이서(150)가 형성될 수 있다. 제 1 스페이서(140) 및 절연 스페이서(150)는 동시에 형성될 수 있다. 제 1 스페이서(140) 및 절연 스페이서(150)는 서로 동일한 물질을 포함할 수 있다. 일 예로, 제 1 스페이서(140) 및 절연 스페이서(150)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 제 1 스페이서(140) 및 절연 스페이서(150)를 형성하는 것은 기판(100)의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 제 1 스페이서 막을 형성하는 것, 및 상기 제 1 스페이서 막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 1 스페이서(140)는 활성 패턴(110)의 상면(110a)보다 높은 레벨에 위치하는 상부(144), 및 활성 패턴(110)의 상면(110a)보다 낮은 레벨에 위치하는 하부(142)를 포함할 수 있다. 즉, 제 1 스페이서(140)의 상부(144)와 하부(142)의 경계(140a)는 실질적으로 활성 패턴(110)의 상면(110a)과 동일한 레벨에 위치할 수 있다. 제 1 스페이서(140)의 하부(142)는 활성 패턴(110)의 측벽 상에 제공될 수 있으며, 제 1 스페이서(140)의 상부(144)는 제 1 스페이서(140)의 하부(142) 및 활성 패턴(110) 상에 제공될 수 있다.
도 1, 도 2, 도 6a 및 도 6b를 참조하여, 기판(100) 상에 매립막(200)이 형성될 수 있다. 매립막(200)은 희생 게이트 구조(130), 활성 패턴(110), 제 1 스페이서(140) 및 절연 스페이서(150)를 덮을 수 있다. 매립막(200)은 TOSZ(tonen silazene) 산화막일 수 있다. 매립막(200)은 제 1 스페이서(140) 및 절연 스페이서(150)와 식각 선택성을 가질 수 있다.
도 1, 도 2, 도 7a 및 도 7b를 참조하여, 매립막(200)에 식각 공정이 수행될 수 있다. 매립막(200)의 상부가 선택적으로 제거될 수 있으며, 상기 식각 공정 중 제 1 스페이서(140) 및 절연 스페이서(150)는 상대적으로 적은 양이 식각되거나 실질적으로 식각되지 않을 수 있다. 상기 식각 공정에 의해 활성 패턴(110)의 상면(110a)보다 높은 레벨에 위치하는 매립막(200)의 일부가 제거되어, 제 2 마스크 패턴(M2)이 형성될 수 있다. 활성 패턴(110)의 상면(110a)보다 낮은 레벨에 위치하는 매립막(200)의 다른 일부는 식각되지 않을 수 있다. 즉, 상기 식각 공정은 제 2 마스크 패턴(M2)의 상면이 활성 패턴(110)의 상면(110a)과 실질적으로 동일해질 때까지 수행될 수 있다. 일 예로, 제 2 마스크 패턴(M2)의 상면은 활성 패턴(110)의 상면(110a)과 공면(coplanar)을 이룰 수 있다.
이와는 다르게, 제 2 마스크 패턴(M2)은 그의 상면이 활성 패턴(110)의 상면(110a)보다 낮도록 형성될 수도 있다. 즉, 상기 식각 공정은 제 2 마스크 패턴(M2)의 상면이 활성 패턴(110)의 상면(110a)과 동일해진 이후에도 계속 수행될 수 있다. 이하, 제 2 마스크 패턴(M2)의 상면이 활성 패턴(110)의 상면(110a)과 동일한 레벨에 형성되는 실시예를 기준으로 설명한다.
도 1, 도 2, 도 8a 및 도 8b를 참조하여, 제 1 스페이서(140)의 상부(144)가 식각될 수 있다. 일 예로, 제 1 스페이서(140)의 하부(142)는 제 2 마스크 패턴(M2)에 의해 매립되고, 제 1 스페이서(140)의 상부(144)는 노출될 수 있다. 노출된 제 1 스페이서(140)의 상부(144)에 이방성 식각 공정이 수행될 수 있다. 이에 따라, 제 1 스페이서(140)의 상부(144)의 두께(T2)가 얇아질 수 있다.
하부(142)와 상부(144)의 경계(140a) 상에서 제 1 스페이서(140)의 하부(142)의 두께(T1)는 제 1 스페이서(140)의 상부(144)의 두께(T2)보다 두꺼울 수 있다. 즉, 제 1 스페이서(140)는 상기 경계(140a) 상에서 하부(142)와 상부(144) 사이에 단차진 형상을 가질 수 있다.
도 1, 도 2, 도 9a 및 도 9b를 참조하여, 제 2 마스크 패턴(M2)이 제거될 수 있다. 제 1 스페이서(140)의 하부(142)가 노출될 수 있다. 제 1 마스크 패턴(M1) 및 제 1 스페이서(140)를 식각 마스크로 활성 패턴(110)을 식각하여, 채널 패턴(115)이 형성될 수 있다. 예를 들어, 활성 패턴(110)이 식각되어 리세스 영역들(R)이 형성될 수 있다. 인접하는 한 쌍의 리세스 영역들(R) 사이에 채널 패턴(115)이 정의될 수 있다. 상기 식각 공정 중 활성 패턴(110)이 과식각될 수 있다. 예를 들어, 희생 게이트 구조(130) 아래의 활성 패턴(110)의 일부가 함께 식각될 수 있다. 리세스 영역들(R)의 측벽들은 희생 게이트 구조(130)의 아래로 돌출될 수 있다. 이에 따라, 짧은 길이(W)의 채널 패턴(115)이 형성될 수 있다. 상기 과식각에 의해, 리세스 영역들(R)의 최하단은 소자 분리막(120)의 상면보다 낮을 수 있다.
본 발명에 따르면, 희생 게이트 구조(130)의 측벽을 덮는 제 1 스페이서(140)의 상부(144)의 두께(T2)가 얇을 수 있다. 짧은 길이(W)의 채널 패턴(115)을 형성하기 위하여, 스페이서(140)의 상부(144)로부터 희생 게이트 구조(130)의 하방을 향하여 수평적으로 활성 패턴(110)을 식각해야 하는 길이가 짧아질 수 있으며, 희생 게이트 구조(130) 아래의 활성 패턴(110)을 식각하는 것이 용이할 수 있다.
이후, 절연 스페이서(150)가 제거될 수 있다. 이와는 다르게, 절연 스페이서(150)는 활성 패턴(110)의 식각 공정 이전에 제거될 수도 있다.
리세스 영역들(R)을 채우는 소스/드레인 패턴들(160)이 형성될 수 있다. 소스/드레인 패턴들(160)을 형성하는 것은 활성 패턴(110) 상에 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 소스/드레인 패턴들(160)은 SiGe와 같은 반도체 원소로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 패턴들(160)에 P형 또는 N형의 불순물이 도핑될 수 있다. 리세스 영역들(R)의 측벽들이 희생 게이트 구조(130) 아래로 돌출됨에 따라, 소스/드레인 패턴들(160)도 희생 게이트 구조(130)의 아래로 돌출될 수 있다.
도 10 내지 도 12를 참조하여, 게이트 전극(170)을 형성하여, 반도체 장치가 제조될 수 있다. 게이트 전극(170)을 형성하는 것은, 제 1 마스크 패턴(M1)을 제거하는 것, 희생 게이트 구조(130)를 선택적으로 제거하는 것, 및 희생 게이트 구조(130)가 제거된 빈 공간들 내에 게이트 유전막, 게이트 전극 및 캡핑막을 형성하는 것을 포함할 수 있다.
반도체 장치는 기판(100)이 제공될 수 있다. 기판(100)은 활성 영역을 가질 수 있다. 기판(100)은 반도체 기판일 수 있다.
기판(100) 상에 소자 분리막(120)이 제공될 수 있다. 소자 분리막(120)은 기판(100)의 상부에 활성 패턴(110)을 정의할 수 있다. 활성 패턴(110)은 핀 형상을 가질 수 있다. 예를 들어, 활성 패턴(110)은 기판(100) 상에서 제 1 방향(D1)으로 연장되는 연장되는 바(bar) 형태를 가질 수 있다.
활성 패턴(110) 상에 채널 패턴(115) 및 소스/드레인 패턴들(160)이 제공될 수 있다. 채널 패턴(115)은 서로 인접하는 한 쌍의 소스/드레인 패턴들(160) 사이에 개재될 수 있다. 채널 패턴(115)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 소스/드레인 패턴들(160)은 활성 패턴(110)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 소스/드레인 패턴들(160)은 p형의 불순물 영역들일 수 있다. 소스/드레인 패턴들(160)은 SiGe와 같은 반도체 원소를 포함할 수 있다.
채널 패턴(115) 상에 게이트 전극(170)이 배치될 수 있다. 게이트 전극(170)은 채널 패턴(115)을 가로질러, 제 2 방향(D2)으로 연장될 수 있다. 게이트 전극(170)은 금속 또는 폴리 실리콘을 포함할 수 있다.
게이트 전극(170)의 양 측벽들 상에 제 1 스페이서(140)가 배치될 수 있다. 제 1 스페이서(140)는 게이트 전극(170)을 따라 제 2 방향(D2)으로 연장될 수 있다. 제 1 스페이서(140)는 채널 패턴(115)의 상면보다 낮은 레벨의 하부(142), 및 채널 패턴(115)의 상면보다 높은 레벨에 위치하는 상부(144)를 포함할 수 있다. 즉, 제 1 스페이서(140)의 상부(144)와 하부(142)의 경계(140a)는 실질적으로 활성 패턴(110)의 상면(110a)과 동일한 레벨에 위치할 수 있다. 하부(142)와 상부(144)의 경계(140a) 상에서, 제 1 스페이서(140)의 상부(144)의 두께는 제 1 스페이서(140)의 하부(142)의 두께보다 얇을 수 있다. 제 1 스페이서(140)는 상기 경계(140a) 상에서 하부(142)와 상부(144) 사이에 단차진 형상을 가질 수 있다. 제 1 스페이서(140)의 하부(142)는 게이트 전극(170)과 소스/드레인 패턴들(160) 사이에 위치할 수 있다. 제 1 스페이서(140)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(170)과 채널 패턴(115) 사이에 게이트 유전막(172)이 개재될 수 있다. 게이트 유전막(172)은 채널 패턴(115)을 덮을 수 있다. 게이트 유전막(172)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(170) 상에 게이트 캐핑 패턴(174)이 제공될 수 있다. 게이트 캐핑 패턴(174)은 게이트 전극(170)을 따라 제 2 방향(D2)으로 연장될 수 있다. 게이트 캐핑 패턴들(174)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다
본 발명의 실시예들에 따르면, 채널 패턴(115) 상의 제 1 스페이서(140)의 상부(144)의 두께가 얇기 때문에, 게이트 전극(170) 아래로 돌출되는 소스/드레인 패턴들(160) 및 짧은 길이(W)의 채널 패턴(115)을 형성하는 것이 용이할 수 있다. 이를 통해, 채널 패턴(115)의 저항이 감소될 수 있다. 또한, 제 1 스페이서(140)의 하부(142)의 두께가 두껍기 때문에, 채널 패턴(115)의 일측에서 인접한 게이트 전극(170) 간의 기생 커패시턴스 또는 게이트 전극(170)과 소스/드레인 패턴들(160) 간의 기생 캐피시턴스가 감소할 수 있다. 즉, 본 발명에 따른 반도체 장치는 전기적 특성이 향상될 수 있다.
도 13a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선에 해당하는 도면들이다. 도 13b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅱ-Ⅱ'선에 해당하는 도면들이다.
도 13a 및 도 13b를 참조하여, 도 8a 및 도 8b의 결과물 상에, 제 2 스페이서(180)가 형성될 수 있다. 상세하게는, 제 2 스페이서(180)는 제 1 마스크 패턴(M1)의 상면 및 노출된 제 1 스페이서(140)의 상부(144)의 측벽들 상에 형성될 수 있다. 즉, 제 1 스페이서(140)의 상부(144)는 하부(142)로부터 제 2 스페이서(180)와 희생 게이트 구조(130) 사이로 연장되는 형태를 가질 수 있다. 제 2 스페이서(180)를 형성하는 것은 기판(100)의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 제 2 스페이서 막을 형성하는 것, 및 상기 제 2 스페이서 막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 2 스페이서(180)의 유전율은 제 1 스페이서(140)의 유전율보다 낮을 수 있다. 일 예로, 제 1 스페이서(140)가 SiN을 포함하는 경우 제 2 스페이서(180)는 SiCON 또는 SiO2를 포함할 수 있다.
도 14a 및 도 14b를 참조하여, 제 2 마스크 패턴(M2)이 제거될 수 있다. 제 1 스페이서(140)의 하부(142)가 노출될 수 있다. 하부(142)와 상부(144)의 경계(140a) 상에서, 제 1 스페이서(140)의 상부(144)의 두께(T2)와 제 2 스페이서(180)의 두께(T3)의 합은 제 1 스페이서(140)의 하부(142)의 두께(T1)와 같을 수 있다. 즉, 제 1 스페이서(140)의 하부(142)의 측면과 제 2 스페이서(180)의 측면은 공면을 이룰 수 있다. 이와는 다르게, 하부(142)와 상부(144)의 경계(140a) 상에서, 제 1 스페이서(140)의 상부(144)의 두께(T2)와 제 2 스페이서(180)의 두께(T3)의 합은 제 1 스페이서(140)의 하부(142)의 두께(T1)보다 얇을 수 있다.
도 15a 및 도 15b를 참조하여, 제 1 마스크 패턴(M1), 제 1 스페이서(140) 및 제 2 스페이서(180)를 식각 마스크로 활성 패턴(110)을 식각하여, 채널 패턴(115)이 형성될 수 있다. 서로 인접하는 한 쌍의 리세스 영역들 사이에 채널 패턴(115)이 위치할 수 있다.
리세스 영역들을 채우는 소스/드레인 패턴들(160)이 형성될 수 있다. 소스/드레인 패턴들(160)을 형성하는 것은 활성 패턴(110) 상에 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 패턴들(160)에 P형 또는 N형의 불순물이 도핑될 수 있다.
이후, 도 10 내지 도 12를 참조하여 설명한 바에 따라, 게이트 전극이 형성될 수 있다.
도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선에 해당하는 도면들이다. 도 16b 및 도 17b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅱ-Ⅱ'선에 해당하는 도면들이다.
도 16a 및 도 16b를 참조하여, 도 8a 및 도 8b의 결과물 상에 식각 공정이 수행될 수 있다. 상기 식각 공정에 의해 제 1 스페이서(140)의 상부(144)는 모두 식각될 수 있다. 이때, 희생 게이트 구조(130)의 일부가 노출될 수 있다.
도 17a 및 도 17b를 참조하여, 제 2 스페이서(180)가 형성될 수 있다. 상세하게는, 제 2 스페이서(180)는 제 1 마스크 패턴(M1)의 상면 및 노출된 희생 게이트 구조(130)의 측벽들 상에 형성될 수 있다. 제 2 스페이서(180)를 형성하는 것은 기판(100)의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 제 2 스페이서 막을 형성하는 것, 및 상기 제 2 스페이서 막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 2 스페이서(180)의 유전율은 제 1 스페이서(140)의 유전율보다 낮을 수 있다. 이때, 하부(142)와 상부(144)의 경계(140a) 상에서, 제 2 스페이서(180)의 두께(T3)는 제 1 스페이서(140)의 하부(142)의 두께(T1)와 같을 수 있다. 즉, 제 1 스페이서(140)의 하부(142)의 측면과 제 2 스페이서(180)의 측면은 공면을 이룰 수 있다. 이와는 다르게, 제 2 스페이서(180)의 두께(T3)는 제 1 스페이서(140)의 하부(142)의 두께(T1)보다 얇을 수 있다.
이후, 도 15a 및 도 15b를 참조하여 설명한 바와 동일한 공정이 수행될 수 있다.
본 발명의 실시예들에 따르면, 채널 패턴(115) 상에 낮은 유전율의 제 2 스페이서(180)가 배치될 수 있다. 즉, 게이트 전극의 상부에 낮은 유전율의 제 2 스페이서(180)를 배치하여, 게이트 전극의 상부에서 누설되는 누설 전류를 감소시킬 수 있다. 더하여, 게이트 전극의 상부와 소스/드레인 패턴(160) 사이에 낮은 유전율의 제 2 스페이서(180)가 배치되기 때문에, 게이트 전극의 상부와 소스/드레인 패턴(160) 사이에 발생하는 기생 커패시턴스를 줄일 수 있다.
도 18a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ'선에 해당하는 도면들이다. 도 18b 및 도 20b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅱ-Ⅱ'선에 해당하는 도면들이다.
도 18a 및 도 18b를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 활성 영역을 가질 수 있다. 기판(100)은 반도체 기판일 수 있다.
기판(100) 상에 활성 패턴이 형성될 수 있다. 상세하게는, 기판(100)의 전면 상에 희생층들(112) 및 반도체층들(114)이 교대로 반복하여 적층될 수 있다. 희생층들(112)은 반도체층들(114)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생층들(112)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있고, 반도체층들(114)은 실리콘(Si)을 포함할 수 있다. 희생층들(112) 및 반도체층들(114)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 희생층들(112) 및 반도체층들(114)은 기판(100)의 전면 상에서 콘포멀하게 성장될 수 있다. 희생층들(112) 및 반도체층들(114)을 패터닝하여, 활성 패턴(110)이 형성될 수 있다. 활성 패턴(110)은 핀 형상을 가질 수 있다.
기판(100) 상에 소자 분리막(120)이 형성될 수 있다. 소자 분리막(120)을 형성하는 것은 기판(100)의 전면 상에 절연막을 형성하는 것, 및 활성 패턴(110)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다.
활성 패턴(110)을 가로지르는 희생 게이트 구조(130)가 형성될 수 있다. 희생 게이트 구조(130)는 제 2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다. 희생 게이트 구조(130)를 형성하는 것은 기판(100) 상에 희생막을 형성하는 것, 상기 희생막 상에 제 1 마스크 패턴(M1)을 형성하는 것, 및 제 1 마스크 패턴(M1)을 식각 마스크로 상기 희생막을 식각하는 것을 포함할 수 있다.
도 19a 및 도 19b를 참조하여, 희생 게이트 구조(130)의 양 측벽들 상에 제 1 스페이서(140)가 형성될 수 있다. 제 1 스페이서(140)를 형성하는 것은 기판의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 제 1 스페이서 막을 형성하는 것, 및 상기 제 1 스페이서 막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 제 1 스페이서(140)는 활성 패턴(110)의 상면(110a)보다 높은 레벨에 위치하는 상부(144), 및 활성 패턴(110)의 상면(110a)보다 낮은 레벨에 위치하는 하부(142)를 포함할 수 있다.
기판(100) 상에 제 2 마스크 패턴(M2)이 형성될 수 있다. 제 2 마스크 패턴(M2)을 형성하는 것은 기판(100) 상에 매립막을 형성하는 것, 상기 매립막을 식각하여 활성 패턴(110)의 상면(110a)보다 높은 레벨에 위치하는 매립막의 일부를 제거하는 것을 포함할 수 있다. 제 2 마스크 패턴(M2)의 상면은 활성 패턴(110)의 상면(110a)과 공면을 이룰 수 있다.
도 20a 및 도 20b를 참조하여, 제 1 스페이서(140)의 상부(144)가 식각될 수 있다. 노출된 제 1 스페이서(140)의 상부(144)에 이방성 식각 공정이 수행될 수 있다. 이에 따라, 제 1 스페이서(140)의 상부(144)의 두께가 얇아질 수 있다. 제 2 마스크 패턴(M2)이 제거될 수 있다.
도 9a 및 도 9b를 참조하여 설명한 바와 동일하게, 제 1 마스크 패턴(M1) 및 제 1 스페이서(140)를 식각 마스크로 활성 패턴(110)을 식각하여, 채널 패턴(115)이 형성될 수 있다. 예를 들어, 활성 패턴(110)이 식각되어 리세스 영역들이 형성될 수 있다. 리세스 영역들을 채우는 소스/드레인 패턴들(160)이 형성될 수 있다. 소스/드레인 패턴들(160)을 형성하는 것은 활성 패턴(110) 상에 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
이후, 도 10 내지 도 12를 참조하여 설명한 바에 따라, 게이트 전극이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 활성 패턴
115: 채널 패턴 120: 소자 분리막
130: 희생 게이트 구조 140: 제 1 스페이서
150: 절연 스페이서 160: 소스/드레인 패턴
170: 게이트 전극 180: 제 2 스페이서
200: 매립막

Claims (10)

  1. 기판 상에 상기 기판으로부터 돌출되고, 일 방향으로 연장되는 활성 패턴을 형성하는 것;
    상기 활성 패턴 상에 상기 활성 패턴과 교차하는 방향으로 연장되는 희생 게이트 구조를 형성하는 것;
    상기 희생 게이트 구조의 측면 상에 제 1 스페이서를 형성하는 것, 상기 제 1 스페이서는 상기 활성 패턴의 상면보다 낮은 레벨에 위치하는 제 1 부분, 및 상기 제 1 부분 상의 제 2 부분을 포함하고; 및
    상기 제 1 스페이서의 상기 제 2 부분의 두께를 감소시키는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 부분의 두께를 감소시키는 것은:
    상기 제 1 스페이서의 상기 제 1 부분을 덮고, 상기 제 2 부분을 노출시키는 제 1 마스크를 형성하는 것, 상기 제 1 마스크의 상면은 상기 활성 패턴의 상면과 같거나 낮은 레벨에 위치하고;
    상기 제 2 부분에 제 1 식각 공정을 수행하는 것; 및
    상기 제 1 마스크를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 부분의 두께를 감소시킨 후, 상기 제 1 부분과 상기 제 2 부분은 그들의 경계 상에서 단차진 형상을 갖되,
    상기 제 2 부분의 두께는 상기 제 1 부분의 두께보다 얇은 반도체 장치의 제조 방법
  4. 제 1 항에 있어서,
    상기 제 1 스페이서의 상기 제 2 부분의 두께를 감소시킨 후에, 상기 제 1 부분 상에 상기 희생 게이트 구조를 덮는 제 2 스페이서를 형성하는 것을 더 포함하되
    상기 제 2 스페이서를 형성하는 것은:
    상기 제 1 스페이서의 상기 제 1 부분을 덮는 제 2 마스크를 형성하는 것, 상기 제 2 마스크의 상면은 상기 활성 패턴의 상면과 같거나 낮은 레벨에 위치하고;
    상기 제 2 마스크 및 상기 희생 게이트 구조를 덮는 스페이서막을 형성하는 것;
    상기 제 2 마스크 상의 상기 스페이서막을 제거하여 제 2 스페이서를 형성하는 것; 및
    상기 제 2 마스크를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 스페이서의 유전율은 상기 제 1 스페이서의 유전율보다 낮은 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 활성 패턴은:
    상기 기판 상에 순차적으로 적층된 제 1 반도체 패턴 및 제 2 반도체 패턴;
    상기 기판과 상기 제 1 반도체 패턴 사이에 개재된 제 1 희생층; 및
    상기 제 1 반도체 패턴과 상기 제 2 반도체 패턴 사이에 개재된 제 2 희생층을 포함하는 반도체 장치의 제조 방법.
  7. 활성 영역을 갖는 기판; 및
    상기 기판의 상기 활성 영역에 제공되는 트랜지스터를 포함하되,
    상기 트랜지스터는:
    상기 기판 상에 배치되어 일 방향으로 연장되는 채널 패턴;
    상기 채널 패턴 상에서 상기 채널 패턴과 교차하는 게이트 전극;
    상기 채널 패턴과 상기 게이트 전극 사이의 유전층; 및
    상기 게이트 전극의 측면을 덮는 제 1 스페이서를 포함하되,
    상기 제 1 스페이서는 상기 채널 패턴의 상면보다 낮은 레벨에 위치하는 제 1 부분, 및 상기 제 1 부분 상의 제 2 부분을 포함하고,
    상기 제 2 부분의 두께는 상기 제 1 부분의 두께보다 얇은 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 부분 상에서 상기 제 2 부분을 덮는 제 2 스페이서를 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 스페이서의 유전율은 상기 제 1 스페이서의 유전율보다 낮은 반도체 장치.
  10. 기판으로부터 돌출하고 일 방향으로 연장되는 활성 패턴;
    상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극의 측면 상에서 상기 활성 패턴의 상면보다 낮을 레벨에 배치되는 제 1 스페이서; 및
    상기 게이트 전극의 측면 상에서 상기 제 1 스페이서 상에 배치되는 제 2 스페이서를 포함하되,
    상기 제 2 스페이서의 유전율은 상기 제 1 스페이서의 유전율보다 낮은 반도체 장치.
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