CN106549059A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制造方法。半导体结构包含形成于一基底之上的一鳍板结构，以及横跨鳍板结构的一栅极结构。半导体结构还包含形成于栅极结构的一侧壁的一下部部分上的一底部间隔物，以及形成于栅极结构的侧壁的一上部部分上的一上部间隔物。此外，上部间隔物包含形成于一介电材料中的一空气间隙。本发明提供的半导体结构及其形成方法，其半导体结构包含形成于基底之上的栅极结构。底部间隔物形成于栅极结构的侧壁的底部部分，以及上部间隔物形成于栅极结构的侧壁的上部部分。此外，上部间隔物包含形成于其中的空气间隙，因此上部间隔物可具有低介电常数，且可改善半导体结构的效能。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法。
背景技术
半导体装置使用于许多电子设备中，例如：个人电脑、移动电话、数字相机及其它电子设施。半导体装置的制造通常是借由依序地沉积绝缘层或介电层、导电层及半导体层的材料于半导体基底之上，以及使用微影技术图案化不同的材料层以形成电路组件及元件于其上。
增进电脑效能的重要方式之一为电路的积集程度。这可借由缩小或减小给定芯片上的装置尺寸加以达成。然而，虽然现有的半导体的制造工艺已大体能达到所要的功能，但随着装置持续地微缩化，它们并非在所有方面均令人完全地满意。
发明内容
本发明的主要目的在于提供一种半导体结构及其形成方法，其可以有效的改善半导体结构的效能。
在一些实施例中，提供一种半导体结构，包括：一鳍板结构，形成于一基底之上；一栅极结构，横跨(across)该鳍板结构；一底部间隔物，形成于该栅极结构的一侧壁的一下部部分上；一上部间隔物，形成于该栅极结构的该侧壁的一上部部分上，其中该上部间隔物包括形成于一介电材料中的一空气间隙。
在一些实施例中，也提供一种半导体结构，包括：一鳍板结构，形成于一基底之上；一栅极结构，横跨该鳍板结构；一底部间隔物，形成于该栅极结构的一侧壁的一下部部分上；一源极/漏极结构，形成于该鳍板结构中；一接触，形成于该源极/漏极结构之上；以及一上部间隔物，形成于该接触及该栅极结构的该侧壁的一上部部分之间，其中该上部间隔物包括形成于一介电材料中的一空气间隙。
在一些实施例中，提供一种半导体结构的制造方法，包括：形成一鳍板结构于一基底之上；形成一栅极结构横跨该鳍板结构；形成一底部间隔物于该栅极结构的一侧壁的一下部部分之上；形成一虚设间隔层于该栅极结构的该侧壁的一上部部分之上；移除至少一部分虚设间隔层，以形成暴露该栅极结构的该侧壁的上部部分的一间隙；以及形成一上部间隔物于该间隙中。
由上述技术方案可知，本发明的半导体结构及其形成方法的优点和积极效果在于，半导体结构包含形成于基底之上的栅极结构，底部间隔物形成于栅极结构的侧壁的底部部分，以及上部间隔物形成于栅极结构的侧壁的上部部分。此外，上部间隔物包含形成于其中的空气间隙，因此上部间隔物可具有低介电常数，且可改善半导体结构的效能。
附图说明
以下将配合所附图式详述本发明的实施例，应注意的是，依照工业上的标准实施，以下附图并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。而在说明书及附图中，除了特别说明外，同样或类似的元件将以类似的符号表示。
图1A至图1Q显示根据一些实施例，形成半导体结构的不同阶段的立体示意图。
图2显示根据一些实施例，图1Q所示的半导体结构的剖面示意图。
图3A及图3B显示根据一些实施例，形成半导体结构的不同阶段的剖面示意图。
图4A及图4B显示根据一些实施例，形成半导体结构的不同阶段的剖面示意图。
图5显示根据一些实施例，半导体结构的立体示意图。
图6A至图6I显示根据一些实施例，形成半导体结构的不同阶段的立体示意图。
图7显示根据一些实施例，图6I所示的半导体结构的剖面示意图。
图8显示根据一些实施例，半导体结构的剖面示意图。
图9A至图9B显示根据一些实施例，形成半导体结构的不同阶段的立体示意图。
图10显示根据一些实施例，图9B所示的半导体结构的剖面示意图。
图11A及图11B显示根据一些实施例，半导体结构的剖面示意图。
图12A至图12F显示根据一些实施例，形成半导体结构的不同阶段的立体示意图。
其中，附图标记说明如下：
100a、100b、100c、100d、100e、
100f、100g、100h、100i、100j 半导体结构；
102 基底；
104 介电层；
106 硬掩模层；
108 鳍板结构；
108d 第一鳍板结构；
108d’ 第二鳍板结构；
110 隔离结构；
112 栅极介电层；
114 虚设栅极结构；
116 介电层；
118 掩模层；
120 第一间隔层；
122a、122e 栅极间隔物；
122a’、122b’、122c’、122d’、122e’、
122f’、122g’、122h’、122i’、122j 底部间隔物；
124 鳍板间隔物；
126 源极/漏极结构；
126d 第一源极/漏极结构；
126d’ 第二源极/漏极结构；
128 接触蚀刻停止层；
130 底部抗反射涂层；
132a、132e、132j 虚设间隔层；
132a’、132b’、132c’、132d’、132e’、
132f’、132g’、132h’、132i’、132j’ 经蚀刻的虚设间隔层；
134a、134b、134c、134d、134e 层间介电层；
134e’、134f’、134g’、134h’、134i’、134j’ 底部层间介电层；
136 接触蚀刻停止层；
138 栅极介电层；
140 功函数金属层；
142 栅极电极层；
144 栅极硬掩模层；
146 硅化物层；
146d 第一硅化物层；
146d’ 第二硅化物层；
148、148d 接触；
150、150d 接触硬掩模层；
152 蚀刻工艺；
154a、154b、154c 间隙；
156a、156b、156c、156d、156e、
156f、156g、156h、156i、156j 上部间隔物；
158a、158b、158c、158d、158e、
158f、158g、158h、158i、158j 空气间隙；
160b、160c、160f、160h、160i 第二空气间隙；
234e、234f、234g、234h、234i、234j 上部层间介电层；
H1 高度；
H2 高度。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明的不同特征，以下描述具体的元件及其排列的例子以阐述本发明。当然这些仅是例子且不该以此限定本发明的范围。例如，在描述中提及第一个元件形成于第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其它元件形成于第一个元件与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关的用词，像是“在…下方”、“下部”、“较低的”、“上方”、“上部”及类似的用词，这些关系词为了便于描述附图中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间关系词包括使用中或操作中的装置之不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
本发明提供半导体结构及其形成方法的实施例。半导体结构可包含栅极结构、形成于栅极结构的侧壁的下部部分(lower part)的底部间隔物、以及形成于栅极结构的侧壁的上部部分(upper part)的上部间隔物。此外，下部间隔物包含空气间隙(air gap)于内，因此介电常数可相对的低。
图1A至图1Q显示根据一些实施例，形成半导体结构100a的不同阶段的立体示意图。如图1A所示，在一些实施例中，接收基底102。基底102可为半导体晶圆，例如，硅晶圆。替代地或额外地，基底102可包含元素半导体材料、化合物半导体材料及/或合金半导体材料。例如，元素半导体材料可为晶形硅、多晶硅、非晶硅、镓(germanium)及/或钻石，但不限于此。例如，化合物半导体材料可为碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或碲化铟(indium antimonide)，但不限于此。例如，合金半导体材料可为SiGe,GaAsP,AlInAs,AlGaAs,GaInAs,GaInP,及/或GaInAsP，但不限于此。
再者，基底102可包含例如，掺杂区、层间介电(interlayer dielectric,ILD)层、导电特征及/或隔离区的结构。此外，基底102可还包含将被图案化的单一层或多层。例如，材料层可包含硅层、介电层及/或掺杂多晶硅层。
如图1A所示，在一些实施例中，介电层104形成于基底102之上，且硬掩模层106形成于介电层104之上。可利用介电层104作为基底102及掩模层106之间的黏着层。此外，也可利用介电层104作为蚀刻掩模层106的蚀刻停止层。在一些实施例中，介电层104由氧化硅所形成。可利用热氧化工艺形成介电层104，虽然在另一些实施例中也可使用其它沉积工艺。
在接续的微影工艺中，可利用掩模层106作为硬掩模。在一些实施例中，掩模层106由氮化硅所形成。可借由低压化学气相沉积(low-pressure chemicalvapor deposition,LPCVD)或电浆加强式化学气相沉积(plasma enhancedchemical vapor deposition,PECVD)形成掩模层106，虽然在另一些实施例中也可使用其它沉积工艺。
接着，如图1B所示，在一些实施例中，借由掩模层106、介电层104及基底102形成鳍板结构108。在一些实施例中，鳍板结构108是借由形成光致抗蚀剂层于掩模层106之上以及接着蚀刻掩模层106、介电层104及基底102加以形成。
之后，如图1C所示，在一些实施例中，形成隔离结构110于基底102之上，且鳍板结构108被隔离结构110围绕。此外，移除介电层104及掩模层106。可借由沉积绝缘层于基底102之上以及凹蚀(recess)上述绝缘层以形成隔离结构110。在一些实施例中，隔离结构110由氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(fluorine-doped silicate glass,FSG)或其它低介电常数(low-k)材料所形成。
接着，如图1D所示，在一些实施例中，形成栅极介电层112于基底102之上以覆盖鳍板结构108及隔离结构110。在一些实施例中，栅极介电层112为虚设(dummy)栅极介电层。在一些实施例中，栅极介电层112由高介电常数(high-k)介电材料，例如，金属氧化物、金属氮化物、金属硅化物、过渡(transition)金属氧化物、过渡金属氮化物、过渡金属硅化物或金属氮氧化物所形成。例如，高介电常数介电材料包含氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其它适用的介电材料，但不限于此。
之后，如图1E所示，在一些实施例中，形成虚设栅极结构114横跨鳍板结构108且延伸至隔离结构110之上。在一些实施例中，虚设栅极结构114由多晶硅所形成。在一些实施例中，设置介电层116及掩模层118于虚设栅极结构114之上。用以形成介电层116及掩模层118的材料及方法与形成介电层104及掩模层106的相似，于此不再赘述。
接着，如图1F所示，在一些实施例中，移除未被虚设栅极结构114所覆盖的栅极介电层112的部分。之后，如图1G所示，在一些实施例中，形成第一间隔层120于基底102之上。更具体而言，第一间隔层120覆盖虚设栅极结构114的侧壁、隔离结构110的顶表面以及鳍板结构108的侧壁及顶表面。在一些实施例中，第一间隔层120由碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、氮化硅、氧化硅、氮氧化硅、碳化硅或其它适用的介电材料所形成。在一些实施例中，第一间隔层120的厚度约在4nm至12nm的范围。
如图1H所示，在一些实施例中，在形成第一间隔层120之后，实行蚀刻工艺以形成栅极间隔物122a于虚设栅极结构114的侧壁上以及形成鳍板间隔物124于鳍板结构108的侧壁上。上述蚀刻工艺可为湿蚀刻工艺。同前述，栅极间隔物122a可由碳氧化硅(SiOC)或氮碳氧化硅(SiOCN)所形成，且栅极间隔物122a的厚度约在4nm至12nm的范围。
如图1H所示，在一些实施例中，在形成栅极间隔物122a及其板间隔物124之后，源极/漏极结构126形成于鳍板结构108中。源极/漏极结构126可借由凹蚀鳍板结构108形成凹槽以及成长应变材料(strain material)于凹槽中加以形成。在一些实施例中，可借由实行磊晶(epi)工艺以成长应变材料。此外，应变材料的晶格常数可不同于基底102的晶格常数。在一些实施例中，源极/漏极结构126包含Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。
如图1I所示，在一些实施例中，在形成源极/漏极结构126之后，接触蚀刻停止层(contact etch stop layer,CESL)128及底部抗反射涂层(anti-reflective coating,BARC)130形成于基底102之上，且实行回蚀刻工艺以蚀刻底部抗反射涂层130、接触蚀刻停止层128以及第一间隔层122a。此外，移除掩模层118以及介电层116。
更具体而言，在一些实施例中，形成接触蚀刻停止层128以覆盖源极/漏极结构126、隔离结构110以及虚设栅极结构114。在一些实施例中，接触蚀刻停止层136由氮化硅、氮氧化硅及/或其它适用的材料所形成。可借由电浆加强式化学气相沉积、低压化学气相沉积、原子层沉积或其它适用的工艺形成接触蚀刻停止层136。
在形成接触蚀刻停止层128之后，底部抗反射涂层130形成于接触蚀刻停止层128之上。在一些实施例中，底部抗反射涂层130为光致抗蚀剂层。在一些实施例中，底部抗反射涂层130由非晶碳所形成。可借由旋转涂布形成底部抗反射涂层130，虽然也可使用其它涂布工艺。
接着，如图1I所示，在一些实施例中，实行回蚀刻工艺以蚀刻底部抗反射涂层130至预设高度。在回蚀刻底部抗反射涂层130之后，实行另一回蚀刻工艺以蚀刻未被底部抗反射涂层所覆盖的部分接触蚀刻停止层128及栅极间隔物122a。
如图1I所示，在回蚀刻工艺中，蚀刻栅极间隔物122a以形成底部间隔物122a’于虚设栅极结构114的侧壁的下部部分。底部间隔物122a’的高度可由底部抗反射涂层130的高度所决定。在一些实施例中，底部间隔物122a’的高度实质上(substantially)等于底部抗反射涂层130的高度。在一些实施例中，底部间隔物122a’的高度H1约在20nm至60nm的范围。底部间隔物122a’的高度可能影响所产生的半导体结构的效能，相关的详细内容将于后续讨论。在一些实施例中，底部间隔物122a’的厚度约在4nm至12nm的范围。此外，如图1I所示，在实行回蚀刻工艺后，也暴露出一部分的源极/漏极结构126及鳍板结构108。
如图1J所示，在一些实施例中，在蚀刻栅极间隔物122a以形成底部间隔物122a’之后，移除底部抗反射涂层130，且形成虚设间隔层132a于基底102之上。虚设间隔层132a形成于蚀刻接触停止层128之上且也覆盖未被底部间隔物112a’所覆盖的虚设栅极结构114的侧壁的上部部分及顶表面。
在一些实施例中，虚设间隔层132a及底部间隔物122a’由不同的材料所形成。在一些实施例中，用以形成虚设间隔层132a及底部间隔物122a’的材料被选择以在接续的蚀刻工艺中具有高蚀刻选择性。在一些实施例中，虚设间隔层132a由高介电常数材料所形成。在一些实施例中，虚设间隔层132a由氧化铝(Al2O3)、氮氧化铝(AlON)或氮化硅所形成。在一些实施例中，虚设间隔层132a的厚度约在4nm至12nm的范围。
如图1K所示，在一些实施例中，在形成虚设间隔层132a之后，层间介电(ILD)层134a形成于虚设间隔层132a之上。层间介电层134a可包含由多个介电材料所形成的多层，例如，氧化硅、氮化硅、氮氧化硅及/或其它适用的低介电常数材料。可借由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布或其它适用的工艺形成层间介电层134a。
如图1k所示，在一些实施例中，在形成层间介电层134a之后，实行研磨工艺以移除部分的层间介电层134a及虚设间隔层132a，直到暴露出虚设栅极结构114的顶表面为止。在一些实施例中，实行化学机械研磨(CMP)工艺。
如图1K所示，底部间隔物122a’覆盖虚设栅极结构114的侧壁的下部部分，且虚设间隔层132a覆盖虚设栅极结构114的侧壁的上部部分。接着，如图1L所示，在一些实施例中，虚设栅极结构114被栅极结构136所取代。栅极结构136可借由移除虚设栅极结构114及栅极介电层112以形成沟槽，且形成栅极结构136于沟槽中加以形成。应注意的是，虽然在图1L中栅极介电层112被移除，但在另一些实施例中，其并未被移除。
在一些实施例中，栅极结构136包含栅极介电层138、功函数金属(workfunction metal)层140及栅极电极层142。在一些实施例中，栅极介电层138由高介电常数介电材料所形成，例如，金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物或金属氮氧化物。例如，高介电常数介电材料可包含氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其它适用的介电材料，但不限于此。
在一些实施例中，功函数金属层140形成于栅极介电层138之上。功函数金属层140被定制为具有适当的功函数，例如，若所需是用于PMOS装置的P型功函数金属(P-金属)，可使用TiN、WN或W。另一方面，若所需是用于NMOS装置的N型功函数金属(N-金属)，则可使用TiAl、TiAlN或TaCN。
在一些实施例中，栅极电极层142形成于功函数金属层140之上。在一些实施例中，栅极电极层142由导电材料所形成，例如，铝、铜、钨、钛、钽或其它适用的材料。可借由任一适用的工艺形成栅极介电层138、功函数金属层140及栅极电极层142至任一适用的厚度。
应注意的是，可形成额外的膜层于栅极介电层138、功函数金属层140及栅极电极层142的上方/或下方，例如，衬层、界面层、晶种层、黏着层、阻障层等。此外，栅极介电层138、功函数金属层140及栅极电极层142可包含由各种材料所形成的多于一层的膜层。
接着，如图1M所示，在一些实施例中，移除栅极结构136的顶部部分以形成凹槽，以及形成栅极硬掩模层144于凹槽中。在一些实施例中，栅极硬掩模层144及虚设间隔层132a由不同材料所形成。在一些实施例中，用以形成栅极硬掩模层144及虚设间隔层132a的材料被选择为在接续的蚀刻工艺中具有蚀刻选择性。在一些实施例中，栅极硬掩模层144由氧化硅、氮化硅、氮氧化硅及/或其它适用的低介电常数介电材料所形成。在一些实施例中，栅极硬掩模层144的厚度约在5nm至20nm的范围。
之后，如图1N所示，在一些实施例中，形成硅化物层146及接触148穿过(through)层间介电层134a以与源极/漏极结构126连接。更具体而言，可形成沟槽穿过层间介电层134a以暴露源极/漏极结构126，以及形成硅化物层146于源极/漏极结构126暴露的部分上。在硅化物层146形成之后，形成接触148于硅化物层146之上，使得沟槽被接触148所填充。
在一些实施例中，接触148包含铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硫化镍(NiS)、硅化钴(CoSi)、碳化钽(TaC)、氮硅化钽(TaSiN)、氮碳化钽(TaCN)、铝化钛(TiAl)、氮化铝钛(TiAlN)、其它适用的导电材料或前述的组合。
此外，接触148可包含衬层及/或阻障层。例如，形成衬层(未绘示)于接触沟槽的侧壁及底部上。衬层可由氮化硅所形成，虽然也可替代地使用其它适用的介电质。可使用电浆加强式化学气相沉积(PECVD)工艺形成衬层，虽然也可替代地使用其它适用的工艺，例如，物理气相沉积或热工艺。可形成阻障层(未绘示)于衬层(若存在)之上且可覆盖开口的侧壁及底部。可利用化学气相沉积(CVD)、物理气相沉积(PVD)、电浆加强式化学气相沉积(PECVD)、电浆加强式物理气相沉积(PEPVD)、原子层沉积(ALD)或其它适用的沉积工艺形成阻障层。阻障层可由氮化钽所形成，虽然也可使用其它材料，例如，钽、钛、氮化钛等。
接着，如图1O所示，在一些实施例中，移除接触148的顶部部分以形成凹槽，以及形成接触硬掩模层150于凹槽中。在一些实施例中，接触硬掩模层150、虚设间隔层132a及栅极硬掩模层144由不同的材料所形成。在一些实施例中，用以形成接触硬掩模层150、虚设间隔层132a及栅极硬掩模层144的材料被选择以在接续的蚀刻工艺中具有蚀刻选择性。在一些实施例中，接触硬掩模层150由氧化硅、氮化硅、氮氧化硅及/或其它适用的低介电常数介电材料所形成。在一些实施例中，接触硬掩模层150的厚度约在5nm至20nm的范围。
如图1P所示，在一些实施例中，在形成接触148及接触硬掩模层150之后，实行蚀刻工艺152以移除形成于栅极结构136的侧壁的上部部分上的部分虚设间隔层132a。在一些实施例中，蚀刻工艺152为湿蚀刻工艺。
如图1P所示，在实行蚀刻工艺152之后，经蚀刻的虚设间隔层132a’仍然位于接触蚀刻停止层128上。此外，在一些实施例中，间隙(gap)154a形成于栅极结构136及层间介电层134a之间。在一些实施例中，间隙154a的高度H2约在20nm至60nm的范围。间隙154a的高度H2由底部间隔物122a’的高度H1所决定，且高度H1及H2可能会影响到半导体结构的效能(详细内容将于后续讨论)。
此外，栅极结构136的侧壁的上部部分，其原先被虚设间隔层132a覆盖，现在被间隙154a暴露。再者，如同前述，由于用以形成底部间隔物122a’的材料被选择以与用以形成虚设间隔层132a的材料不同，因此在蚀刻工艺152时，底部间隔物122a’未被移除。如图1P所示，间隙154a暴露底部间隔物122a’的顶表面。
如图1Q所示，在一些实施例中，在移除形成于栅极结构136的侧壁的上部部分上的部分虚设间隔层132a之后，上部间隔物156a形成于间隙154a中。在一些实施例中，借由沉积介电材料于间隙154a中形成上部间隔物156a。在一些实施例中，由于间隙154a相对地薄，因此当介电材料沉积于间隙154a中时，可能形成空气间隙(air gap)158a于介电材料中。具有空气间隙158a的上部间隔物156a可具有相对低的介电常数，因此可改善所产生的半导体结构100a的效能。
如图1Q所示，在一些实施例中，上部间隔物156a的一部分位于层间介电层134a以及栅极结构136的侧壁的上部部分之间。此外，在一些实施例中，上部间隔物156a的一部分位于接触148以及栅极结构136的侧壁的上部部分之间。
在一些实施例中，上部间隔物156a的厚度约在6nm至15nm的范围。如同前述，上部间隔物156a形成于间隙154a中，间隙154a是借由蚀刻部分的虚设间隔层132a所形成。在一些实施例中，在蚀刻工艺期间，也移除少量的层间介电层134a，因此上部间隔物156a比虚设间隔层132a厚。在一些实施例中，上部间隔物156a比底部间隔物122a’厚。
在一些实施例中，上部间隔物156a的高度实质上约等于高度H2，其约在20nm至60nm的范围。如同前述，上部间隔物156a包含形成于介电材料中的空气间隙158a，故上部间隔物156a的介电常数可相对地低。因此，可根据想要的介电常数，调整上部间隔物156a的高度。然而，若上部间隔物156a过高，则可能难以完全地移除形成于栅极结构136的侧壁的上部部分上的虚设间隔层132a，且可能破坏所产生的半导体结构的效能。另一方面，若上部间隔物156a过低，则可能不会有空气间隙158a形成于其中，或者空气间隙158a可能不够大因而无法降低上部间隔物156a的介电常数。
图2显示根据一些实施例，图1Q所示的半导体结构100a的剖面示意图。如同前述，半导体装置100a包含鳍板结构108及横跨鳍板结构108的栅极结构136。此外，底部间隔物122a’形成于栅极结构136的侧壁的下部部分，以及上部间隔物156a形成于栅极结构136的侧壁的上部部分。在一些实施例中，借由沉积介电材料于间隙154a中以形成上部间隔物156a，且包含形成于介电材料中的空气间隙158a。
如图2所示，上部间隔物156a形成于底部间隔物122a’上方。此外，在一些实施例中，接触蚀刻停止层128形成于底部间隔物122a’的侧壁上且延伸于隔离结构110的顶表面之上。再者，在一些实施例中，经蚀刻的虚设间隔层132a’也位于接触蚀刻停止层128上。在一些实施例中，经蚀刻的虚设间隔层132a’的一部分是直接接触上部间隔物156a，如图2所示。
图3A及3B显示根据一些实施例，形成半导体结构100b的不同阶段的剖面示意图。用以形成半导体结构100b的一些工艺及材料可与前述的用以形成半导体结构100a的工艺及材料相似或相同，于此便不再赘述。
更具体而言，可实行如图1A至1O所示的工艺。之后，蚀刻一部分的虚设间隔层以形成间隙154b于层间介电层134b及栅极结构136之间，且底部间隔物122b’被间隙154b暴露。此外，与图1P所示不同的是，间隙154b还延伸至实质上与栅极结构136的侧壁垂直的方向。如图3A所示，在一些实施例中，接触蚀刻停止层128的顶部部分也被间隙154b所暴露。此外，所产生的经蚀刻的虚设间隔层132b’并未覆盖接触蚀刻停止层128及底部间隔物122b’的顶部部分。
如图3B所示，在一些实施例中，在形成间隙154b之后，上部间隔物156b形成于间隙154b中。上部间隔物156b的形成可与前述的上部间隔物156a的形成相似或相同。在一些实施例中，上部间隔物156b包含形成于介电材料中的空气间隙158b。
此外，如图3B所示，在一些实施例中，上部间隔物156b并未完全地填充于间隙154b。在一些实施例中，未被上部间隔物156b填充的间隙154b的区域形成第二空气间隙160b。如图3B所示，第二空气间隙160b位于上部间隔物156b的末端。在一些实施例中，第二空气间隙160b位于上部间隔物156b的一末端及经蚀刻的虚设间隔层132b’的一末端之间，使得上部间隔物156b及经蚀刻的虚设间隔层132b’未与彼此直接接触。
图4A及4B显示根据一些实施例，形成半导体结构100c的不同阶段的剖面示意图。用以形成半导体结构100c的一些工艺及材料可与前述的用以形成半导体结构100a的工艺及材料相似或相同，于此便不再赘述。
更具体而言，可实行如图1A至1O所示的工艺。之后，蚀刻虚设间隔层的一部分以形成间隙154c于层间介电层134c及栅极结构136之间，且底部间隔物122c’被间隙154c暴露。此外，与图1P所示不同的是，间隙154c还延伸于接触蚀刻停止层128的一部分之上。如图4A所示，形成于与底部间隔物122c’平行的接触蚀刻停止层的侧壁的上的部分虚设间隔层也被移除。据此，所产生的经蚀刻的虚设间隔层132c’以平行于基底102的顶表面的方向延伸，而非以平行于底部间隔物122c’的侧壁的方向延伸。
如图4A所示，间隙154c延伸于底部间隔物122c’及接触蚀刻停止层128的顶表面之上，且还延伸至接触蚀刻停止层128及层间介电层134c之间的区域，使得底部间隔物122c'的顶表面、接触蚀刻停止层128的顶表面及接触蚀刻停止层128的侧壁的一部分被间隙154c暴露。
如图4B所示，在一些实施例中，在形成间隙154之后，上部间隔物156c形成于间隙154c中。上部间隔物156c的形成可与前述的上部间隔物156a的形成相似或相同。上部间隔物156c包含形成于介电材料中的空气间隙158c。
此外，如图4B所示，在一些实施例中，上部间隔物156c未完全地填充于间隙154c。在一些实施例中，未被上部间隔物156c填充的间隙154c的区域形成第二空气间隙160c。如图4B所示，第二空气间隙160c位于上部间隔物156c的末端。在一些实施例中，第二空气间隙160c位于上部间隔物156c及经蚀刻的虚设间隔层132c’之间，使得上部间隔物156c及经蚀刻的虚设间隔层132c’未与彼此直接接触。在一些实施例中，接触蚀刻停止层128的侧壁的一部分暴露于第二空气间隙160c中。
图5显示根据一些实施例，半导体结构100d的立体示意图。半导体结构100d与前述的半导体结构100a相似，除了栅极结构横跨(across)两个鳍板结构以及接触形成于两个源极/漏极结构之上，上述源极/漏极结构形成于两个鳍板结构中。用以形成半导体结构100d的一些工艺及材料可与前述的用以形成半导体结构100a的工艺及材料相似或相同，于此便不再赘述。
如图5所示，在一些实施例中，半导体结构100d包含形成于基底102之上的第一鳍板结构108d及第二鳍板结构108d’，以及横跨第一鳍板结构108d及第二鳍板结构108d’的栅极结构136。此外，第一源极/漏极结构126d形成于第一鳍板结构108d中，以及第二源极/漏极结构126d’形成于第二鳍板结构108d’中。第一硅化物层146d形成于第一源极/漏极结构126d之上，以及第二硅化物层146d’形成于第二源极/漏极结构126d’之上。接触148d穿过位于第一硅化物层146d及第二硅化物层146d’之上的层间介电层134d。此外，如图5所示，在一些实施例中，接触148覆盖第一源极/漏极结构126d的一部分及第二源极/漏极结构126d’的一部分。
再者，底部间隔物122d’形成于栅极结构136的侧壁的下部部分，且上部间隔物156d形成于栅极结构136的侧壁的上部部分。此外，上部间隔物156d也包含形成于其中的空气间隙158d，使得上部间隔物156d的介电常数可相对的低，且可改善半导体装置100d的效能。
图6A至6I显示根据一些实施例，形成半导体结构100e的不同阶段的立体示意图。用以形成半导体结构100e的一些工艺及材料可与前述的用以形成半导体结构100a的工艺及材料相似或相同，于此便不再赘述。
更具体而言，可实行如图1A至1H所示的工艺。在一些实施例中，在形成栅极间隔物122e及源极/漏极间隔物124之后，接触蚀刻停止层128及层间介电层134e形成于基底102之上。此外，如图6A所示，在一些实施例中，实行研磨工艺以暴露虚设栅极结构114的顶表面。
接着，如图6B所示，在一些实施例中，栅极结构136取代虚设栅极结构114及栅极介电层112，上述栅极结构136包含栅极介电层138、功函数金属层140及栅极电极层142。之后，如图6C所示，在一些实施例中，蚀刻栅极结构136且形成硬掩模层144于栅极结构136之上。
如图6D所示，在一些实施例中，在形成栅极硬掩模层144之后，回蚀刻层间介电层134e以形成底部层间介电层134e’。接着，如图6E所示，在一些实施例中，蚀刻未被底部层间介电层134e’覆盖的部分的接触蚀刻停止层128及栅极间隔物122e。实行蚀刻工艺之后，形成底部间隔物122e’于栅极结构136的侧壁的下部部分，以及接触蚀刻停止层128位于底部间隔层122e’之上且延伸至隔离结构110的顶表面之上。在一些实施例中，底部间隔物122e’的高度实质上等于底部层间介电层134e’的高度。此外，如图6E所示，由于一部分的栅极间隔物122e及形成于鳍板结构108之上的接触蚀刻停止层128被移除，在此阶段可能暴露一部分的鳍板结构108。
接着，如图6F所示，在一些实施例中，形成虚设间隔层132e以覆盖底部层间介电层134e、源极/漏极结构126及栅极结构136。如图6F所示，虚设间隔层132e覆盖栅极结构136的侧壁的上部部分。之后，如图6G所示，在一些实施例中，上部层间介电层234e形成于虚设间隔层132e之上，以及实行研磨工艺直到暴露栅极硬掩模层144的顶表面为止。如图6G所示，在一些实施例中，一部分的虚设间隔层132e位于底部层间介电层134e’及上部层间介电层234e之间。
在一些实施例中，上部层间介电层234e可包含由多个介电材料所形成的多层，例如，氧化硅、氮化硅、氮氧化硅及/或其它适用的低介电常数材料。可借由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布或其它适用的工艺形成上部层间介电层234e。
在形成上部层间介电层234e之后，实行相似于图1N至1Q所示的工艺。更具体而言，如图6H所示，在一些实施例中，硅化物层146、接触148及接触硬掩模层150形成于源极/漏极结构126之上。如图6H所示，接触148形成穿过上部层间介电层234e。
之后，如图6I所示，在一些实施例中，实行蚀刻工艺以形成间隙于经蚀刻的虚设间隔层132e’之上，且上部间隔物156e形成于间隙中。在一些实施例中，借由沉积介电材料于相对地薄的间隙中以形成上部间隔物156e，因此空气间隙158e形成于介电材料中。具有空气间隙158e的上部间隔物156e可具有相对低的介电常数，因此可改善所产生的半导体结构100e的效能。
图7显示根据一些实施例，图6I所示的半导体结构100e的剖面示意图。同前述，半导体结构100e包含鳍板结构108及横跨(across)鳍板结构108的栅极结构136。此外，底部间隔物122e’形成于栅极结构136的侧壁的下部部分上，且上部间隔物156e形成于栅极结构136的侧壁的上部部分上。
如图7所示，底部间隔物122e’的顶表面实质上与底部层间介电层134e’的顶表面齐平。在一些实施例中，底部层间介电层134e’形成于底部间隔物122e’周围，且上部层间介电层234e形成于上部间隔物156e周围。此外，经蚀刻的虚设间隔层132e’位于底部层间介电层134e’及上部层间介电层234e之间。用以形成经蚀刻的虚设间隔层132e’的材料可与用以形成底部层间介电层134e’及上部层间介电层234e的材料不同。在一些实施例中，经蚀刻的虚设间隔层132e’由高介电常数材料所形成，且底部层间介电层134e’及上部层间介电层234e由低介电常数材料所形成。
在一些实施例中，经蚀刻的虚设间隔层132e’以实质上垂直于栅极结构136的侧壁的方向延伸，且底部间隔物122e’及上部间隔物156e形成于栅极结构136的侧壁上。
图8显示根据一些实施例，半导体结构100f的剖面示意图。用以形成半导体结构100f的一些工艺及材料可与前述用以形成半导体结构100e的工艺及材料相似或相同，于此便不再赘述。
更具体而言，可实行图6A至6H所示的工艺。之后，一部分的虚设间隔层形成于栅极结构136及上部层间介电层234f之间，且移除形成于接触蚀刻停止层128之上的部分虚设间隔层以形成间隙。接着，具有空气间隙158f的上部间隔物156f形成于间隙中。然而，如图8所示，在一些实施例中，上部间隔物156f并未完全地填充间隙。在一些实施例中，未被上部间隔物156f填充的间隙的区域形成第二空气间隙160f。
如图8所示，第二空气间隙160f位于经蚀刻的虚设间隔层132f’的末端。在一些实施例中，第二空气间隙160f位于上部间隔物156f及经蚀刻的虚设间隔层132f’之间，使得上部间隔物156f及经蚀刻的虚设间隔层132f’并未与彼此直接接触。
图9A至9B显示根据一些实施例，形成半导体结构100g的不同阶段的立体示意图。用以形成半导体结构100g的一些工艺及材料可与前述用以形成半导体结构100e的工艺及材料相似或相同，于此便不再赘述。
更具体而言，可实行图6A至6D所示的工艺。之后，如图9A所示，在一些实施例中，回蚀刻层间介电层、栅极间隔物以及接触蚀刻停止层。在实行蚀刻工艺之后，底部间隔物122g’形成于栅极结构136的侧壁的下部部分，以及接触蚀刻停止层128位于底部间隔层122g’之上且延伸于隔离结构110的顶表面之上。此外，如图9A所示，在一些实施例中，底部层间介电层134g’位于基底102之上，且底部间隔物122g’的顶表面高于底部层间介电层134g’的顶表面。
在一些实施例中，在形成底部间隔物122g’之后，实行相似于图6F至6I所示的工艺。例如，形成虚设间隔层以覆盖源极/漏极结构126及底部层间介电层134g’。之后，上部层间介电层234g形成于虚设间隔层之上，以及硅化物层146、接触148及接触间隔物150形成于源极/漏极结构126之上。接着，如图9B所示，在一些实施例中，移除形成于栅极结构136的侧壁的上部部分的部分虚设间隔层以形成间隙，以及形成具有空气间隙158g于其中的上部间隔物156g于间隙中。
图10显示根据一些实施例，图9B所示的半导体结构100g的剖面示意图。同前述，半导体结构100g包含鳍板结构108及横跨鳍板结构108的栅极结构136。此外，底部间隔物122g'形成于栅极结构136的侧壁的下部部分，以及上部间隔物156g形成于栅极结构136的侧壁的上部部分。
如图10所示，底部间隔物122g’的顶表面在高于底部层间介电层134g’的顶表面的位置。在一些实施例中，底部间隔物122g’及底部层间介电层134g’的高度差约在5nm至20nm的范围。此外，经蚀刻的虚设间隔层132g’位于底部层间介电层134g’上且延伸至接触蚀刻停止层128的侧壁的较高部分之上，使得经蚀刻的虚设间隔层132g’具有类似阶梯(step-like)的形状。在一些实施例中，经蚀刻的虚设间隔层132g’的一部分以实质上垂直于栅极结构136的侧壁的方向延伸，且经蚀刻的虚设间隔层132g’的另一部分以实质上平行于栅极结构136的侧壁的方向延伸。
图11A及11B显示根据一些实施例，半导体结构100h及100i的剖面示意图。用以形成半导体结构100h及100i的一些工艺及材料可与前述用以形成半导体结构100g的工艺及材料相似或相同，于此便不再赘述。
如图11A所示，在一些实施例中，半导体结构100h实质上与半导体结构100g相同，除了形成第二空气间隙160h之外。如图11A所示，半导体结构100h包含形成于栅极结构136的侧壁的下部部分的底部间隔物122h’，以及形成于栅极结构136的侧壁的上部部分的上部间隔物156g。此外，上部间隔物156g包含形成于上部间隔物156g内部的空气间隙158g。
再者，接触蚀刻停止层128形成于底部间隔物122h’的侧壁上且延伸至隔离结构110之上。此外，底部间隔物122h’及接触蚀刻停止层128的顶表面实质上齐平，而底部层间介电层134h’的顶表面在低于底部间隔物122h’的顶表面的位置。在一些实施例中，经蚀刻的虚设间隔层132h'形成于底部层间介电层134h’及上部层间介电层234h之间，且上部间隔物156h位于上部层间介电层234h及栅极结构136的侧壁的较高部分之间。
如图11A所示，第二空气间隙160h位于经蚀刻的虚设间隔层132h’的末端。在一些实施例中，第二空气间隙160h位于上部间隔物156h的一末端及经蚀刻的虚设间隔层132h’的一末端之间，使得上部间隔物156h及经蚀刻的虚设间隔层132h’并未与彼此直接接触。
如图11B所示，在一些实施例中，半导体结构100i实质上与半导体结构100h相同，除了形成于接触蚀刻停止层的侧壁的上部部分的虚设间隔层的部分也被移除之外。如图11B所示，半导体结构100i包含形成于栅极结构136的侧壁的下部部分的底部间隔层122i’，以及形成于栅极结构136的侧壁的上部部分的上部间隔层156i。此外，上部间隔物156i包含形成于上部间隔物156i内的空气间隙158i。
再者，接触蚀刻停止层128形成于底部间隔物122i’的侧壁上且延伸至隔离结构110之上。此外，底部间隔物122i’及接触蚀刻停止层128的顶表面实质上齐平，而底部层间介电层134i’的顶表面低于底部间隔物122i’的顶表面。在一些实施例中，经蚀刻的虚设间隔层132i’形成于底部层间介电层134i’及上部层间介电层234i之间，以及上部间隔物156i位于上部层间介电层234i及栅极结构136的侧壁的较高部分之间。
如图11B所示，第二空气间隙160i位于经蚀刻的虚设间隔层132i的末端。在一些实施例中，第二空气间隙160i位于上部间隔物156i的一末端及经蚀刻的虚设间隔层132i’的一末端之间，使得上部间隔物156i及经蚀刻的虚设间隔层132i’并未与彼此直接接触。此外，如图11B所示，在一些实施例中，由于形成于接触蚀刻停止层的侧壁的上部部分上的部分虚设间隔层被移除，接触蚀刻停止层128的角落暴露于第二空气间隙160i中。
图12A至12F显示根据一些实施例，形成半导体结构100j的不同阶段的立体示意图。用以形成半导体结构100j的工艺及材料与用以形成半导体结构100e的工艺及材料相似，除了虚设栅极结构114未被栅极结构136取代，直到底部层间介电层及上部层间介电层均形成为止。其使用的材料及工艺与前述相似或相同，于此便不再赘述。
如图12A所示，鳍板结构108形成于基板102之上，且隔离结构110形成于鳍板结构108周围。在一些实施例中，栅极介电层112及虚设栅极结构114横跨鳍板结构108且延伸至隔离结构110之上。此外，底部间隔物122j’形成于虚设栅极结构114的侧壁的底部部分，以及接触蚀刻停止层128形成于底部间隔物122j’上且延伸至隔离结构110的顶表面。再者，底部层间介电层134j'形成于接触蚀刻停止层128之上且实质上与底部间隔物122j’齐平。
接着，如图12B所示，在一些实施例中，形成虚设间隔层132j以覆盖源极/漏极结构126、虚设栅极结构114及底部层间介电层134j’。之后，如图12C所示，在一些实施例中，上部层间介电层234j形成于虚设间隔层132j之上，且实行研磨工艺直到暴露虚设栅极结构114的顶表面为止。如图12C所示，在一些实施例中，虚设间隔层132j的一部分位于底部层间介电层134j及上部层间介电层234j之间。
如图12D所示，在一些实施例中，在形成上部层间介电层234j之后，虚设栅极结构114被栅极结构136取代。在一些实施例中，栅极结构136包含栅极介电层138、功函数金属层140及栅极电极层142。此外，栅极硬掩模层144形成于栅极结构136之上。
在形成栅极结构136之后，实行与图1N至1Q相似的工艺。更具体而言，如图12E所示，在一些实施例中，形成硅化物层146、接触148及接触硬掩模层150于源极/漏极结构126之上。如图12E所示，形成接触148穿过上部层间介电层234j。
之后，如图12F所示，在一些实施例中，实行蚀刻工艺以形成间隙，以及形成上部间隔物156j于间隙中。如图12F所示，在实行蚀刻工艺之后，经蚀刻的虚设间隔层132j’仍然位于接触蚀刻停止层128上。在一些实施例中，借由沉积介电材料于相对地薄的间隙中以形成上部间隔物156j，因此空气间隙158j形成于介电材料中。具有空气间隙158j的上部间隔物156j可具有相对低的介电常数，因此可改善所产生的半导体结构100j的效能。
半导体装置100j的剖面示意图可与图7或8所示的剖面示意图相似或相同，故于此便不再重复。此外，可实行与图9A至9B相似的工艺。即，在一些实施例中，底部层间介电层134j的顶表面可低于底部间隔物122j’的顶表面。
大体而言，寄生电容于半导体的效能中扮演重要角色，特别是当半导体结构的尺寸缩减时。因此，在本发明的一些实施例中，半导体结构(例如，半导体结构100a至100j)包含形成用以降低半导体结构的寄生电容的低介电常数间隔物，因此可改善半导体结构的效能。
更具体而言，底部间隔物(例如，底部间隔物122a’至122j’)形成于栅极结构136的侧壁的底部部分，以及上部间隔物(例如，上部间隔物156a至156j)形成于栅极结构136的侧壁的上部部分。此外，上部间隔物包含具有低介电常数的空气间隙(例如，空气间隙158a至158j)，因此上部间隔物可具有相对低的介电常数。
同前述，上部间隔物可借由形成虚设间隔层(例如，虚设间隔层132a至132j)于栅极结构136的侧壁的上部部分上、移除虚设间隔层的一部分以形成间隙以及形成上部间隔物于间隙中加以形成。因此，可借由调整底部间隔物的高度(例如，高度H1)以控制上部间隔物的高度(例如，高度H2)。即，可据此调整上部间隔物的介电常数。
然而，底部间隔物的高度不应过小，否则可能会有过多的虚设间隔层形成于栅极结构136的侧壁上，且可能难以完全地移除栅极结构136的侧壁上的虚设间隔层。由于虚设间隔层可由高介电常数层所形成，可能损害所产生的半导体结构的效能。另一方面，若底部间隔物的高度过大，则空气间隙可能不形成于上部间隔物中，或是形成于上部间隔物中的空气间隙可能不够大。
换言之，底部间隔物可用以控制上部间隔物的高度以及保护栅极结构136的侧壁的底部部分。同前述，在一些实施例中，可借由形成底部抗反射涂层(例如，底部抗反射涂层130)或形成底部层间介电层(例如，底部层间介电层134e’至134j’)以控制底部间隔物的高度。因此，包含多个间隔物(multi-spacer)结构(例如，底部间隔物及上部间隔物)的半导体结构可具有低寄生电容且可因而改善半导体结构的效能。
本发明的一些实施例提供半导体结构及其形成方法。半导体结构包含形成于基底之上的栅极结构。底部间隔物形成于栅极结构的侧壁的底部部分，以及上部间隔物形成于栅极结构的侧壁的上部部分。此外，上部间隔物包含形成于其中的空气间隙，因此上部间隔物可具有低介电常数，且可改善半导体结构的效能。
在一些实施例中，提供一种半导体结构。半导体结构包含形成于基底之上的鳍板结构，以及横跨鳍板结构的栅极结构。半导体结构还包含形成于栅极结构的侧壁的下部部分上的底部间隔物，以及形成于栅极结构的侧壁的上部部分上的上部间隔物。此外，上部间隔物包含形成于介电材料中的空气间隙。
在一些实施例中，提供一种半导体结构。半导体结构包含形成于基底之上的一鳍板结构，以及横跨鳍板结构的栅极结构。半导体结构还包含形成于栅极结构的侧壁的下部部分上的底部间隔物，以及形成于鳍板结构中的源极/漏极结构。半导体结构还包含形成于源极/漏极结构之上的接触，以及；形成于接触及栅极结构的侧壁的上部部分之间的上部间隔物。此外，上部间隔物包含形成于介电材料中的空气间隙。
在一些实施例中，提供一种半导体结构的制造方法。半导体结构的制造方法包含形成鳍板结构于基底之上，以及形成栅极结构横跨鳍板结构。半导体结构的制造方法还包含形成底部间隔物于栅极结构的侧壁的下部部分之上，以及形成虚设间隔层于栅极结构的侧壁的上部部分之上。半导体结构的制造方法还包含移除至少一部分虚设间隔层，以形成暴露栅极结构的侧壁的上部部分的间隙，以及形成上部间隔物于间隙中。
前述内文概述了许多实施例的特征，使本技术领域中的普通技术人员可以更佳的了解本发明的各个方面。本技术领域中的普通技术人员应该可理解，他们可以很容易的以本发明为基础来设计或修饰其它工艺及结构，并以此达到相同的目的及/或达到与本发明介绍的实施例相同的优点。本技术领域中的普通技术人员也应该了解这些相等的结构并不会背离本发明的发明精神与范围。本发明可以作各种改变、置换、修改而不会背离本发明的发明精神与范围。
虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一鳍板结构，形成于一基底之上；
一栅极结构，横跨该鳍板结构；
一底部间隔物，形成于该栅极结构的一侧壁的一下部部分上；
一上部间隔物，形成于该栅极结构的该侧壁的一上部部分上，其中该上部间隔物包括形成于一介电材料中的一空气间隙。
2.如权利要求1所述的半导体结构，其特征在于，还包括：
一接触蚀刻停止层，形成于该底部间隔物之上；
一虚设间隔层，形成于该接触蚀刻停止层之上；以及
一第二空气间隙，设置于该虚设间隔层及该上部间隔物之间。
3.如权利要求1所述的半导体结构，其特征在于，
一底部层间介电层，形成于该底部间隔物周围；
一上部层间介电层，形成于该上部间隔物周围；以及
一虚设间隔层，设置于该底部层间介电层及该上部层间介电层之间，其中该底部层间介电层的一顶表面在低于该底部间隔物的一顶表面的位置，其中该虚设间隔层及该底部间隔物由不同材料所形成。
4.如权利要求3所述的半导体结构，其特征在于，还包括：
一第二空气间隙，设置于该虚设间隔层及该上部间隔物之间。
5.如权利要求1所述的半导体结构，其特征在于，还包括：
一第二空气间隙，设置于该上部间隔物的一末端。
6.一种半导体结构，其特征在于，包括：
一鳍板结构，形成于一基底之上；
一栅极结构，横跨该鳍板结构；
一底部间隔物，形成于该栅极结构的一侧壁的一下部部分上；
一源极/漏极结构，形成于该鳍板结构中；
一接触，形成于该源极/漏极结构之上；以及
一上部间隔物，形成于该接触及该栅极结构的该侧壁的一上部部分之间，其中该上部间隔物包括形成于一介电材料中的一空气间隙。
7.如权利要求6所述的半导体结构，其特征在于，还包括：
一底部层间介电层，形成于该源极/漏极结构周围；
一虚设间隔层，形成于该底部层间介电层之上；以及
一上部层间介电层，形成于该虚设间隔层之上。
8.一种半导体结构的制造方法，其特征在于，包括：
形成一鳍板结构于一基底之上；
形成一栅极结构横跨该鳍板结构；
形成一底部间隔物于该栅极结构的一侧壁的一下部部分之上；
形成一虚设间隔层于该栅极结构的该侧壁的一上部部分之上；
移除至少一部分虚设间隔层，以形成暴露该栅极结构的该侧壁的上部部分的一间隙；以及
形成一上部间隔物于该间隙中。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，该上部间隔物包括形成一空气间隙于一介电材料中。
10.如权利要求8所述的半导体结构的制造方法，其特征在于，还包括：
在形成虚设间隔层之前，形成一底部层间介电层于该基底之上，其中该虚设间隔层还延伸于该底部层间介电层的一顶表面上；以及
形成一上部层间介电层于该虚设间隔层之上，其中该上部间隔物位于该上部层间介电层及该栅极结构之间，其中该上部间隔物并未完全地填充于借由移除至少一部分虚设间隔层所形成的该间隙中，使得一第二空气间隙形成于该虚设间隔层的一末端，该虚设间隔层延伸于该底部层间介电层的顶表面上。
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