CN110416157A - 晶体管中的空气间隔件及其形成方法 - Google Patents

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Abstract

方法包括在半导体区域上方形成栅极堆叠件，以及在栅极堆叠件的侧壁上形成第一栅极间隔件。第一栅极间隔件包括内侧壁间隔件和位于内侧壁间隔件的外侧上的伪间隔件部分。该方法还包括去除伪间隔件部分以形成沟槽，并且形成介电层以密封沟槽的部分以作为气隙。气隙和内侧壁间隔件的组合形成第二栅极间隔件。源极/漏极区域形成为具有位于第二栅极间隔件的外侧上的部分。本发明实施例涉及晶体管中的空气间隔件及其形成方法。

Description

晶体管中的空气间隔件及其形成方法
技术领域
本发明实施例涉及晶体管中的空气间隔件及其形成方法。
背景技术
集成电路(IC)材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引入替换平面晶体管的鳍式场效应晶体管(FinFET)。正在开发FinFET的结构和制造FinFET的方法。
FinFET的形成通常涉及形成半导体鳍，注入半导体鳍以形成阱区域，在半导体鳍上形成伪栅电极，蚀刻半导体鳍的一些部分，以及实施外延以再生长源极/漏极区域。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在半导体区域上方形成栅极堆叠件；在所述栅极堆叠件的侧壁上形成第一栅极间隔件，其中，所述第一栅极间隔件包括：内侧壁间隔件；以及伪间隔件部分，位于所述内侧壁间隔件的外侧上；去除所述伪间隔件部分以形成沟槽；形成介电层以密封所述沟槽的部分作为气隙，其中，所述气隙和所述内侧壁间隔件的组合形成第二栅极间隔件；以及形成包括位于所述第二栅极间隔件的外侧上的部分的所述源极/漏极区域。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在半导体鳍上形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上形成伪栅极间隔件；在源极/漏极区域上方形成接触蚀刻停止层，其中，所述源极/漏极区域位于所述伪栅极间隔件的侧面上；在所述接触蚀刻停止层的部分上方形成层间电介质；用替换栅极堆叠件替换所述伪栅极堆叠件；在所述源极/漏极区域上方形成电连接至所述源极/漏极区域的第一接触插塞，其中，所述第一接触插塞穿透所述接触蚀刻停止层；蚀刻所述伪栅极间隔件的部分以形成沟槽；以及形成密封层以填充所述沟槽的顶部，其中，所述沟槽的下部密封为气隙。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：栅极堆叠件；栅极间隔件，位于所述栅极堆叠件的侧壁上，其中，所述栅极间隔件包括：内侧壁间隔件，具有接触所述栅极堆叠件的垂直部分；以及气隙，其中，所述栅极堆叠件和所述气隙位于所述内侧壁间隔件的垂直部分的外侧上；以及接触蚀刻停止层，具有垂直部分，其中，所述接触蚀刻停止层的垂直部分和所述内侧壁间隔件的垂直部分位于所述气隙的相对侧上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图9是根据一些实施例的在栅极间隔件中包括气隙的鳍式场效应晶体管(FinFET)的形成中的中间阶段的立体图。
图10至图18A和图18B、图19A和图19B是根据一些实施例的在源极/漏极外延之前在栅极间隔件中形成气隙的中间阶段的截面图。
图20至图25、图26A和图26B是根据一些实施例的在替换栅极的形成之后在栅极间隔件中形成气隙的中间阶段的截面图。
图27至图34、图35A和图35B是根据一些实施例的在源极/漏极接触插塞的形成之后在栅极间隔件中形成气隙的中间阶段的截面图。
图36示出了根据一些实施例的在栅极间隔件中具有气隙的晶体管的俯视图。
图37示出了根据一些实施例的栅极间隔件中的气隙的各个形状。
图38示出了根据一些实施例的用于形成晶体管和接触插塞的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例提供了晶体管及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在示出的示例性实施例中，使用鳍式场效应晶体管(FinFET)的形成作为实例来解释本发明的构思。平面晶体管也可以采用本发明的构思。
图1至图9示出了根据本发明的一些实施例的在栅极间隔件中形成气隙的中间阶段的立体图。图1至图9所示的步骤也示意性地反映在图38所示的工艺流程200中。
图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域的隔离区域22可以形成为从衬底20的顶面延伸至衬底20内。位于相邻STI区域22之间的衬底20的部分称为半导体带24。半导体带24的顶面和STI区域22的顶面可以基本彼此齐平。根据本发明的一些实施例，半导体带24是初始衬底20的一部分，并且因此半导体带24的材料与衬底20的材料相同。根据本发明的可选实施例，半导体带24是蚀刻衬底20的位于STI区域22之间的部分以形成凹槽并且实施外延以在凹槽中再生长另一半导体材料而形成的替换带。因此，半导体带24由与衬底20不同的半导体材料形成。根据一些示例性实施例，半导体带24由硅锗、硅碳或III-V族化合物半导体材料形成。
STI区域22可以包括衬垫氧化物(未示出)，衬垫氧化物可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的沉积的氧化硅层。STI区域22也可以包括位于衬垫氧化物上方的介电材料，其中，介电材料可以使用可流动化学汽相沉积(FCVD)、旋涂等形成。
参照图2，使STI区域22凹进，使得半导体带24的顶部突出为高于STI区域22的剩余部分的顶面22A，以形成突出鳍24’。相应的步骤示出为图38所示的工艺流程200中的步骤202。可以使用干蚀刻工艺来实施蚀刻，其中，HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可能产生等离子体。也可以包括氩。根据本发明的可选实施例，使用湿蚀刻工艺来实施STI区域22的凹进。例如，蚀刻化学物质可以包括HF。
在上述示例性实施例中，可以通过任何合适的方法图案化鳍。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后可以使用剩余的间隔件或芯轴来图案化鳍。
参照图3，在(突出)鳍24’的顶面和侧壁上形成伪栅极堆叠件30。相应的步骤示出为图38所示的工艺流程200中的步骤204。伪栅极堆叠件30可以包括伪栅极电介质32和位于伪栅极电介质32上方的伪栅电极34。可以例如使用多晶硅形成伪栅电极34，并且也可以使用其他材料。每个伪栅极堆叠件30也可以包括位于相应的伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。伪栅极堆叠件30可以横跨在单个或多个突出鳍24’和/或STI区域22上方。伪栅极堆叠件30也可以具有垂直于突出鳍24’的纵向方向的纵向方向。
下一步，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本发明的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等的介电材料形成，并且可以具有单层结构或包括多个介电层的多层结构。
根据本发明的一些实施例，在栅极间隔件38中形成气隙39。气隙39可以填充有空气，或可以是真空的或基本真空的以具有低于一个大气压的压力。用于形成对应的气隙39的工艺在图10至图18A和图18B、图19A和图19B中详细的示出，并且相应地讨论。根据本发明的可选实施例，此时未在栅极间隔件38中形成气隙39。而是，在随后的工艺中形成气隙39。因此，气隙39示出为虚线以表示它们可能存在或不存在于该阶段。
根据本发明的一些实施例，实施蚀刻步骤(下文称为使源极/漏极凹进)以蚀刻未由伪栅极堆叠件30和栅极间隔件38覆盖的突出鳍24’的部分，从而产生图4所示的结构。凹进可以是各向异性的，并且因此鳍24’的位于伪栅极堆叠件30和栅极间隔件38正下面的部分受到保护，并且不被蚀刻。根据一些实施例，凹进的半导体带24的顶面可以低于STI区域22的顶面22A。因此，在STI区域22之间形成凹槽40。凹槽40位于伪栅极堆叠件30的相对侧上。
下一步，通过在凹槽40中选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，从而产生图5A中的结构。相应的步骤示出为图38所示的工艺流程200中的步骤206。根据一些示例性实施例，外延区域42包括硅锗或硅。取决于产生的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当产生的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)。相反地，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本发明的可选实施例，外延区域42由诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层的III-V族化合物半导体形成。在外延区域42完全填充凹槽40之后，外延区域42开始水平扩展，并且可以形成小平面。
在外延步骤之后，可以进一步用p型或n型杂质注入外延区域42以形成源极区域和漏极区域，源极区域和漏极区域也使用参考标号42表示。根据本发明的可选实施例，当在外延期间用p型或n型杂质原位掺杂外延区域42以形成源极/漏极区域时，跳过注入步骤。外延源极/漏极区域42包括形成在STI区域22中的下部以及形成在STI区域22的顶面上方的上部。
图5B示出了根据本发明的可选实施例的源极/漏极区域42的形成。根据这些实施例，不使如图3所示的突出鳍24’凹进，并且在突出鳍24’上生长外延区域41。取决于产生的FinFET是p型FinFET还是n型FinFET，外延区域41的材料可以与如图5A所示的外延半导体材料42的材料类似。因此，源极/漏极42包括突出鳍24’和外延区域41。可以实施注入以注入n型杂质或p型杂质。
图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的立体图。相应的步骤示出为图38所示的工艺流程200中的步骤208。CESL 46可以由氮化硅、碳氮化硅等形成。根据本发明的一些实施例，例如，使用诸如ALD或CVD的共形沉积方法来形成CESL 46。ILD 48可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的介电材料。ILD48也可以由含氧介电材料形成，该含氧介电材料可以是基于氧化硅的材料，诸如正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物(SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。可以实施诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以使ILD 48、伪栅极堆叠件30和栅极间隔件38的顶面彼此齐平。
下一步，如图7所示，用替换栅极堆叠件替换伪栅极堆叠件30，其中，伪栅极堆叠件30包括硬掩模层36、伪栅电极34和伪栅极电介质32，替换栅极堆叠件包括金属栅极和替换栅极电介质。相应的步骤示出为图38所示的工艺流程200中的步骤210。当形成替换栅极堆叠件时，首先在多个蚀刻步骤中去除图6所示的硬掩模层36、伪栅电极34和伪栅极电介质32，产生形成在栅极间隔件38之间的沟槽/开口。突出的半导体鳍24’的顶面和侧壁暴露于沟槽。下一步，如图7所示，形成(替换)栅极介电层52。在栅极介电层52上方形成栅电极58。根据本发明的一些实施例，栅极电介质52包括作为其下部分的界面层(IL)54(图20)。IL 54形成在突出鳍24’的暴露表面上。IL 54可以包括通过突出鳍24’的热氧化、化学氧化工艺或沉积工艺形成的诸如氧化硅层的氧化物层。栅极电介质52也可以包括形成在IL 54上方的高k介电层56(图20)。高k介电层56包括诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等的高k介电材料。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k介电层56形成为共形层，并且在突出鳍24’的侧壁和栅极间隔件38的侧壁上延伸。根据本发明的一些实施例，使用ALD或CVD形成高k介电层56。
栅电极58可以包括多个堆叠的导电子层。未单独示出栅电极58中的子层，而在实际结构中，子层彼此是可区分的。可以使用诸如ALD或CVD的共形沉积方法来实施栅电极58的形成，使得栅电极58的下子层的垂直部分的厚度和水平部分的厚度基本彼此相等。
栅电极58可以包括扩散阻挡层和位于扩散阻挡层上方的一个(或多个)功函层(未单独示出)。扩散阻挡层可以由可以(或可以不)掺杂有硅的氮化钛(TiN)形成。功函层决定栅极的功函数，并且包括至少一个层或由不同材料形成的多个层。根据相应的FinFET是n型FinFET还是p型FinFET来选择功函层的材料。例如，当FinFET是n型FinFET时，功函层可以包括TaN层和位于TaN层上方的钛铝(TiAl)层。当FinFET是p型FinFET时，功函层可以包括TaN层、位于TaN层上方的TiN层和位于TiN层上方的TiAl层。在功函层的沉积之后，形成阻挡层，该阻挡层可以是另一TiN层。
栅电极58也可以包括填充所有剩余沟槽(未由下面的子层填充)的填充金属。例如，填充金属可以由钨或钴形成。在形成填充材料之后，实施诸如CMP工艺或机械研磨工艺的平坦化工艺，从而去除层52和58的位于ILD 48上方的部分。下文将栅极电介质52和栅电极58的剩余部分称为替换栅极62。如图7所示，此时栅电极58、栅极间隔件38、CESL 46和ILD48的顶面可以基本共面。
图8示出了根据一些实施例的自对准硬掩模64的形成。自对准硬掩模64与下面的替换栅极62自对准，并且由诸如ZrO2、Al2O3、SiN、SiON、SiCN、SiO2等的介电材料形成。形成工艺可以包括蚀刻替换栅极62以形成凹槽，将介电材料填充至凹槽中，并且实施平坦化工艺以去除介电材料的过量部分。
根据本发明的一些实施例，如果在先前的工艺步骤中尚未形成气隙39，则可以在替换栅极62和硬掩模64的形成之后形成气隙39。用于形成对应的气隙39的工艺在图20至图25中详细示出并且相应地讨论。根据本发明的可选实施例，在此阶段，未在栅极间隔件38中形成气隙39。而是，在随后的工艺中形成气隙39。因此，气隙39示出为虚线以表示它们可能存在或不存在于该阶段。
图9示出了源极/漏极接触插塞66A和源极/漏极硅化物区域69的形成。相应的步骤示出为图38所示的工艺流程200中的步骤212。源极/漏极接触插塞66A的形成可以包括蚀刻ILD 48和下面的CESL 46的部分以形成接触开口，硅化源极/漏极区域42的暴露部分以形成硅化物区域69，用导电层填充接触开口并且实施平坦化。产生的接触插塞66A可以包括由钛、氮化钛、钽、氮化钽等形成的导电阻挡层以及位于导电阻挡层上方的诸如钨或钴的金属。源极/漏极接触插塞66A也可以在图9中的结构上方形成介电层(未示出)之后形成，并且可以包括延伸至上面的介电层内的部分。
根据本发明的一些实施例，如果在先前的工艺步骤中尚未形成气隙39，则可以在源极/漏极接触插塞66A的形成之后形成气隙39。用于形成对应的气隙39的工艺在图29至图34中详细示出并且相应地讨论。
图36示出了如图9所示的FinFET的一些部分的俯视图。根据本发明的一些实施例，多个半导体鳍24’布局为平行带。多个替换栅极62形成为横跨半导体鳍24’的平行带。作为栅极间隔件38的一部分的内侧壁间隔件37A形成包围并且接触替换栅极62的侧壁的环。气隙39也形成包围内侧壁间隔件37A的环。CESL 46的侧壁部分形成包围气隙39的环。根据本发明的一些实施例，气隙39完全封闭在另一介电层(例如，如图19A和图19B所示的密封层76)中，该气隙39也形成栅极间隔件38的一部分。因此，内侧壁间隔件37A和CESL 46的侧壁部分通过诸如76的介电层与气隙39间隔开。根据本发明的可选实施例，气隙39暴露于内侧壁间隔件37A和CESL 46的侧壁部分中的任一个或两个。
图36示出了两个平面，其中，一个包含线A-A，而另一个包含线B-B。包含线A-A的平面在两个相邻鳍24’之间获得，并且因此鳍24’(以及源极/漏极外延区域41/42)不在平面内。包含线B-B的平面切割穿过鳍24’获得，并且因此鳍24’(以及源极/漏极外延区域41/42)在平面内。在以下附图中，示出的具有STI区域22的所有截面图均从包含图36中的线A-A的平面获得，并且示出的不具有STI区域22的所有截面图均从包含图36中的线B-B的平面获得。
图10至图18A和图18B、图19A和图19B是根据一些实施例的在源极/漏极外延之前形成气隙的中间阶段的截面图。贯穿截面图示出的线24A表示半导体鳍24’的顶部位置。图10至图17所示的步骤对应于图3所示的步骤。图18A和图18B所示的步骤对应于图4、图5A和图5B所示的步骤。图19A和图19B所示的步骤对应于图6所示的步骤。
图10示出了伪栅极堆叠件30，其包括伪栅极电介质32、伪栅电极34和伪掩模36。在伪栅极堆叠件30的侧壁上形成栅极间隔件37。由于将去除栅极间隔件37的一部分37B，因此栅极间隔件37可选地称为伪栅极间隔件。图10所示的截面从与包含图36中的线A-A的平面相同的平面获得。由于半导体鳍24’不在平面内，因此半导体鳍24’在图10中以虚线示出。在截面图中，示出了鳍24’的顶面24A的层级，并且半导体鳍24’处于24A和STI区域22的顶面之间的层级处。栅极间隔件37包括内侧壁间隔件/部分37A和伪间隔件部分37B。部分37A和37B由不同的材料形成，该材料可以选自SiO2、SiN、SiCN、SiON、SiOCN、SiC等。当由SiOCN形成时，内侧壁间隔件37A可以具有大于约10％的碳原子百分比，并且伪间隔件部分37B可以具有低于约10％的碳原子百分比。伪间隔件部分37B也可以由TiN或SiO2和SiOCN的复合层形成。伪间隔件部分37B可以与内侧壁间隔件37A的水平支脚重叠。侧壁部分37A的厚度可以在约2nm和约5nm之间的范围内。伪间隔件部分37B的厚度可以在约2nm和约6nm之间的范围内。
图11示出了缓冲介电层70和牺牲填充材料72的形成。根据一些实施例，缓冲介电层70由与部分37A和37B的材料不同的材料形成。诸如原子层沉积(ALD)或CVD的共形沉积方法可以用于沉积电介质70和72中的任一个。缓冲介电层70和牺牲填充材料72也可以由SiO2、SiN、SiCN、SiON、SiOCN、SiC等形成。实施诸如CMP工艺或机械研磨工艺的平坦化工艺，并且缓冲介电层70可以用作CMP停止层。此外，填充材料72由与硬掩模36、栅极间隔件37和缓冲介电层70的材料不同的材料形成。
下一步，参照图12，回蚀刻牺牲填充材料72。牺牲填充材料72的顶面的层级部分地决定随后形成的气隙39的高度(图15)。暴露缓冲介电层70的一些部分。之后，如图13所示，蚀刻缓冲介电层70的暴露部分，露出内侧壁间隔件37A和伪间隔件部分37B的顶部边缘。在蚀刻中，蚀刻选择性值，即，填充材料72的蚀刻速率与硬掩模36、栅极间隔件37和缓冲介电层70的材料的蚀刻速率的比率，较高，例如高于约60，并且可以高于约100。因此，硬掩模36、栅极间隔件37和缓冲介电层70未被蚀刻。
之后，在蚀刻步骤中去除栅极间隔件37的伪间隔件部分37B。可以使用干蚀刻或湿蚀刻来实施蚀刻。蚀刻剂选择为不侵蚀暴露的部件37A、70、72、36以及可能的34。因此，形成如图14所示的沟槽74。当从俯视图看时，沟槽74将是包围伪栅极30和内侧壁间隔件37A的环。根据一些实施例，伪间隔件部分包括氧化硅，并且使用NF3、HF和水(H2O)的组合蚀刻。也可以使用诸如SiCONi(NF3和NH3)、Certas(HF和NH3)以及HF的其他蚀刻剂。在沟槽74的形成中，蚀刻剂选择为使得硬掩模36、内侧壁间隔件37A、缓冲介电层70和填充材料72不被损坏。
图15示出了介电密封层76的形成。例如，介电密封层76可以由SiOC或氮化硅形成，并且也可以使用与缓冲介电层70和牺牲填充材料72的材料不同的其他介电材料。根据一些实施例，介电密封层76的形成包括诸如ALD或CVD的共形沉积工艺，以及随后的诸如PECVD的非共形沉积工艺。共形工艺产生沉积在内侧壁间隔件37A的侧壁和缓冲介电层70的侧壁上的共形层，其中，在共形层之间具有气隙39。非共形沉积工艺密封沟槽74(图14)的顶部。因此，形成由介电密封层76包围的气隙39。根据本发明的一些实施例，气隙39具有大于约75nm的高度H1，并且可以在约75nm和500nm之间的范围内，这取决于伪栅极34的高度。气隙39的宽度W1可以在约2nm和约5nm之间的范围内。
在图15和随后的图19A、图19B、图26A、图26B、图35A和图35B中，气隙39的形状示意性地示出为矩形截面图。应该理解，当使用不同的材料和/或方法形成诸如密封层76的周围介电材料时，如这些图中的气隙39可以具有不同的形状。图37示出了根据一些实施例的气隙39的可能的形状。例如，气隙39可以具有水滴的形状、椭圆形状、具有圆角的矩形形状等。
根据一些实施例，密封层76的侧壁部分具有厚度T1和T1’，厚度T1和T1’可以在约1nm和约3nm之间的范围内。比率T1/W2和T1’/W2可以在约0.3和约0.5之间的范围内，其中，W2是沟槽74(图14)的宽度。
之后，对介电密封层76实施各向异性蚀刻，并且产生的结构如图16所示。根据本发明的一些实施例，蚀刻包括使用诸如CF4/O2/N2(CF4、O2和N2的混合物)、NF3/O2、SF6、SF6/O2等的工艺气体实施的干蚀刻工艺。因此，去除介电密封层76的水平部分。介电密封层76的一些垂直部分保持密封气隙39。在整个说明书中，内侧壁间隔件37A、介电密封层76和气隙39的组合称为栅极间隔件38。
下一步，在蚀刻步骤中去除缓冲介电层70和牺牲填充材料72的剩余部分。产生的结构如图17所示。暴露介电密封层76的侧壁。而且，再次露出半导体鳍24’。图17也示出了图3所示结构的截面图。在蚀刻中，由于介电密封层76以及层70和72之间的差异以及适当的蚀刻化学物质的选择，蚀刻选择性值较高，使得介电密封层76不被损坏。蚀刻可以是湿蚀刻或干蚀刻。蚀刻选择性值是层70和72的蚀刻速率与介电密封层76的蚀刻速率的比率。例如，根据本发明的一些实施例，蚀刻比率大于约100。
在随后的步骤中，形成源极/漏极区域42，并且图18A示出了源极/漏极区域42的截面图。图18A所示的截面图从与包含图36中的线B-B的平面相同的平面获得。也参照图4、图5A和图5B讨论了源极/漏极区域42的形成。
图18B示出了在源极/漏极区域42的形成之后，从包含图36中的线A-A的平面获得的截面图。由于源极/漏极区域42不在平面内，因此未示出它们。相反地，STI区域22在该平面内，并且在图18B中示出。
图19A和图19B示出了CESL 46和ILD 48的形成以及随后的平坦化工艺以使CESL46和ILD 48的顶面与栅极间隔件38的顶面齐平。图19A和图19B示出了同一步骤的不同的截面图。图19A示出了从包含图36中的线A-A的平面获得的截面图。图19B示出了从包含图36中的线B-B的平面获得的截面图。该结构的立体图在图6中示出。
图20至图25示出了根据一些实施例的在形成替换栅极之后并且在形成源极/漏极接触插塞之前形成气隙39(图25)的中间阶段。根据这些实施例，实施图1至图7所示的工艺，其中，跳过图10至图19A/图19B所示的步骤。因此，在图7中，气隙39尚未形成，并且将在如下讨论的图20至图25所示的工艺中形成。
也在图20中示出了图7所示的结构的截面图。图20示出了栅极电介质52，其包括界面层54和高k介电层56。栅电极58和栅极电介质52的组合形成替换栅极62。硬掩模64与替换栅极62重叠。
下一步，参照图21，在蚀刻步骤中使ILD 48凹进，形成凹槽78。下一步，形成保护层77，如图22所示。保护层77由与伪间隔件部分37B的材料不同的材料并且与ILD 48的材料不同的材料形成。根据本发明的一些实施例，保护层77由SiOC或诸如SiN、SiCN或SiC的其他类型的介电材料形成。之后，实施平坦化工艺以形成图23所示的结构，并且露出伪间隔件部分37B的顶部边缘。根据本发明的一些实施例，产生的保护层77可以具有在约5nm和约10nm之间的范围内的厚度T2。此外，根据一些实施例，比率T2/H2可以在约0.05和约0.1之间的范围内。
下一步，蚀刻伪间隔件部分37B，形成如图24所示的沟槽74。蚀刻工艺可以与参照图14所讨论的类似，并且因此此处不再重复。沟槽74也形成包围对应的替换栅极62的环。如图25所示，在随后的工艺中，形成介电密封层76。根据本发明的一些实施例，使用诸如PECVD的非共形沉积方法来形成介电密封层76，使得气隙39密封在介电密封层76中。应该理解，气隙39可以具有与示出的形状不同的形状。例如，气隙39可以具有图37中所示的形状或其他形状。
根据本发明的一些实施例，间隔件37A和CESL 46的顶面和侧壁表面具有暴露于气隙39的至少一些部分。介电密封层76也可以部分地或完全地覆盖内侧壁间隔件37A和CESL46的顶面和侧壁表面，使得气隙39完全封闭在介电密封层76中，与图19A和图19B所示的那些类似。介电密封层76的相应沉积可以包括共形沉积工艺(诸如ALD或CVD)以及随后的诸如PECVD的非共形沉积工艺。可选地，介电密封层76以非共形沉积工艺形成。之后，实施平坦化工艺。剩余的介电密封层76的顶面可以高于内侧壁间隔件37A的顶面或与内侧壁间隔件37A的顶面齐平。图25所示的结构也对应于图8所示的结构。在整个说明书中，内侧壁间隔件37A、介电密封层76和气隙39的组合形成栅极间隔件38。
图26A和图26B示出了ILD 80、源极/漏极接触插塞66A和栅极接触插塞66B的形成以及随后的平坦化工艺。图26A和图26B示出了同一步骤的不同的截面图。图26A示出了从包含图36中的线A-A的平面获得的截面图。图26B示出了从包含图36中的线B-B的平面获得的截面图。该结构的立体图在图9中示出，除了在图26A和图26B中示出栅极接触插塞66B之外。如图26B所示，源极/漏极接触插塞66A与形成在源极/漏极区域42的表面上的源极/漏极硅化物区域69接触。根据本发明的一些实施例，接触插塞66A和66B包括金属氮化物层(诸如TiN层)以及位于金属氮化物层上方的金属区域(由钨或钴形成)。
图27至图34示出了根据一些实施例的在替换栅极和源极/漏极接触插塞的形成之后形成气隙39(图25)的中间阶段。根据这些实施例，实施图1至图9所示的工艺，并且跳过图10至图18B所示的步骤以及图20至图25中的工艺步骤。因此，在图9中，尚未形成气隙39，并且之后实施图27至图34所示的工艺来形成气隙39。
图27示出了图9所示的结构的截面图，其中，示出了替换栅极62，硬掩模64和源极/漏极接触插塞66A。尚未形成栅极接触插塞。根据这些实施例，如图27所示，源极/漏极接触插塞66A被示出为横向延伸以接触CESL 46的相对垂直部分。因此，在示出的平面中，ILD 48的位于两个相邻替换栅极62之间的部分全部用源极/漏极接触插塞66A替换。根据本发明的其他实施例，可能有剩余的ILD 48留在接触插塞66A的相对侧上，与图26A所示的类似。硬掩模64覆盖替换栅极62。硬掩模64可以由ZrO2、Al2O3、SiN、SiON、SiCN、SiO2等形成。
根据本发明的一些实施例，接触插塞66A包含钴。如图28所示，可以形成保护层86以保护下面的含钴接触插塞66A。根据本发明的一些实施例，保护层86是导电层，其可以进一步是由与接触插塞66A中的金属不同的金属形成的金属层。例如，保护层86可以是钨层。保护层86也可以由诸如SiN、SiO2、SiCN等的介电材料形成。如图28所示，保护层86的形成可以包括使接触插塞66A凹进以形成凹槽85，将保护层86沉积至高于硬掩模64的顶面的层级，平坦化保护层86的顶面，以及实施蚀刻工艺以使保护层86凹进。相应的步骤示出为图38所示的工艺流程200中的步骤214。保护层86的顶面的层级部分地决定随后形成的气隙的高度。例如，保护层86的顶面可以与栅电极62的顶面齐平或低于栅电极62的顶面。凹槽85具有深度D1，其可以在约5nm和约10nm之间的范围内。比率D1/H3可以在约0.08和约0.16之间的范围内，其中，H3是保护层86形成和凹进之前的接触插塞66A的高度(如图27所示)。
下一步，如图29所示，蚀刻CESL 46和伪间隔件部分37B，使得它们的顶面降低。相应的步骤示出为图38所示的工艺流程200中的步骤216。硬掩模64和保护层86保护下面的部件免受蚀刻。之后，在蚀刻步骤中去除伪间隔件部分37B，形成沟槽74，如图30所示。相应的步骤示出为图38所示的工艺流程200中的步骤218。蚀刻工艺可以是各向同性蚀刻工艺，其可以是干蚀刻工艺或湿蚀刻工艺。
在CESL 46和伪间隔件部分37B的蚀刻期间，由于可以暴露ILD 48(未在图30中示出，参照图9)的一些部分，因此可以在伪间隔件部分37B的蚀刻之前形成额外的保护层(未示出)以保护ILD 48的暴露部分。额外的保护层的形成工艺和材料可以与图22和图23所示的保护层77的形成工艺和材料类似。额外的保护层保护ILD 48在形成沟槽74时免受蚀刻。
在随后的步骤中，如图31所示，形成介电层以密封气隙39。相应的步骤示出为图38所示的工艺流程200中的步骤220。根据本发明的一些实施例，介电衬垫87沉积为延伸至沟槽74(图30)内的共形层。根据一些实施例，介电衬垫87的侧壁部分具有厚度T1和T1’，T1和T1’可以在约0.5nm和约2nm之间的范围内。比率T1/W2和T1’/W2可以在约0.2和约0.4之间的范围内，其中，W2是沟槽74(图30)的宽度。根据可选实施例，跳过介电衬垫87的形成。之后，形成介电密封层76以密封气隙39。应该理解，气隙39可以具有与示出的形状不同的形状。例如，气隙39可以具有图37所示的形状或其他形状。介电密封层76可以使用诸如PECVD的非共形沉积方法形成，使得介电密封层76的高度尽可能大，例如，大于约2nm，并且可以在约1nm和约3nm之间的范围内。之后，可以形成保护层88。根据本发明的一些实施例，使用使保护层88和ILD 48(图35B，未在图31中示出)具有高蚀刻选择性的材料形成保护层88。根据可选实施例，取决于晶圆中的材料，可以不形成保护层88。
在随后的步骤中，实施各向异性蚀刻工艺(或多个各向异性蚀刻工艺)，并且去除层87、76和88的水平部分。产生的结构在图32中示出。因此，露出保护层86。相应的步骤示出为图38所示的工艺流程200中的步骤222。在整个说明书中，包括层87、76、88、37A和气隙39的组合区域称为栅极间隔件38。
图33示出了自对准介电区域90的形成。相应的步骤示出为图38所示的工艺流程200中的步骤224。根据一些实施例，介电区域90的形成包括沉积介电材料，并且实施平坦化以去除硬掩模64的顶面上方的介电材料的过量部分。
图34示出了蚀刻停止层92和ILD 94的形成。图35A和图35B示出了在源极/漏极接触插塞96A和栅极接触插塞66B的形成以及随后的平坦化工艺中的不同的截面图。图35A示出了从包含图36中的线A-A的平面获得的截面图。图35B示出了从包含图36中的线B-B的平面获得的截面图。如图35B所示，当保护层86导电时源极/漏极接触插塞96接触下面的保护层86，或当保护层86由介电材料形成时，源极/漏极接触插塞96穿过保护层86以与接触插塞66A接触。
本发明的实施例具有一些有利特征。由于气隙具有等于1.0的k值(其低于其他介电材料的k值)，因此当包括气隙时，栅极间隔件的k值减小。栅极间隔件的k值的减小使得栅电极和诸如源极/漏极区域和源极/漏极接触件的附近区域之间的寄生电容减小。因此，提高了产生的FinFET的速度。
根据本发明的一些实施例，方法包括：在半导体区域上方形成栅极堆叠件；以及在栅极堆叠件的侧壁上形成第一栅极间隔件。第一栅极间隔件包括内侧壁间隔件和位于内侧壁间隔件的外侧上的伪间隔件部分。该方法还包括去除伪间隔件部分以形成沟槽，并且形成介电层以密封沟槽的部分以作为气隙。气隙和内侧壁间隔件的组合形成第二栅极间隔件。源极/漏极区域形成为具有位于第二栅极间隔件的外侧上的部分。在实施例中，该方法还包括形成接触第一栅极间隔件的侧壁的缓冲介电层；在缓冲介电层的底部上方形成牺牲层；使缓冲介电层和牺牲层凹进以暴露伪间隔件部分，其中，在使缓冲介电层和牺牲层凹进之后去除伪间隔件部分；以及去除缓冲介电层和牺牲层。在实施例中，该方法还包括形成接触第一栅极间隔件的侧壁的接触蚀刻停止层；以及在接触蚀刻停止层的底部上方形成层间电介质，其中，在形成层间电介质之后去除伪间隔件部分，并且接触蚀刻停止层具有暴露于气隙的侧壁。在实施例中，该方法还包括在源极/漏极区域上方形成电连接至源极/漏极区域的第一源极/漏极接触插塞；使第一源极/漏极接触插塞凹进以形成凹槽；以及在凹槽中形成保护层，其中，去除伪间隔件部分，同时保护层保护第一源极/漏极接触插塞。在实施例中，保护层由导电材料形成，并且形成保护层包括形成位于保护层上方并且接触保护层的第二源极/漏极接触插塞。在实施例中，该方法还包括形成介电衬垫以填充沟槽的部分，其中，该气隙通过介电衬垫的一部分与内侧壁间隔件间隔开。在实施例中，气隙具有低于源极/漏极区域的顶面延伸的部分。
根据本发明的一些实施例，方法包括：在半导体鳍上形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上形成伪栅极间隔件；在源极/漏极区域上方形成接触蚀刻停止层，其中，源极/漏极区域位于伪栅极间隔件的侧上；在接触蚀刻停止层的部分上方形成层间电介质；用替换栅极堆叠件替换伪栅极堆叠件；在源极/漏极区域上方形成电连接至源极/漏极区域的第一接触插塞，其中，第一接触插塞穿过接触蚀刻停止层；蚀刻伪栅极间隔件的部分以形成沟槽；以及形成密封层以填充沟槽的顶部，其中，沟槽的下部密封为气隙。在实施例中，伪栅极间隔件包括：内侧壁部分；以及位于内侧壁部分的外侧上的伪间隔件部分，其中，蚀刻伪间隔件部分以形成沟槽，并且在蚀刻之后保留内侧壁部分。在实施例中，内侧壁部分包括位于伪栅极堆叠件上的垂直支脚；以及水平支脚，其中，伪间隔件部分与水平支脚重叠并且接触水平支脚，并且其中，沟槽延伸至水平支脚的顶面。在实施例中，该方法还包括形成介电衬垫以填充沟槽的外部，其中，沟槽的内部留下作为气隙。在实施例中，该方法还包括在第一接触插塞上方形成接触第一接触插塞的第二接触插塞，其中，在形成第二接触插塞之后，保留气隙。在实施例中，所述方法还包括在蚀刻伪栅极间隔件的部分以形成沟槽之前，使第一接触插塞凹进以形成凹槽；以及在凹槽中形成保护层，其中，当蚀刻伪栅极间隔件的部分时，保护层保护第一接触插塞。在实施例中，第一接触插塞包括钴，并且保护层包括钨。
根据本发明的一些实施例，器件包括：栅极堆叠件；位于栅极堆叠件的侧壁上的栅极间隔件，其中，栅极间隔件包括：具有接触栅极堆叠件的垂直部分的内侧壁间隔件；以及气隙，其中，栅极堆叠件和气隙位于内侧壁间隔件的垂直部分的外侧上；以及具有垂直部分的接触蚀刻停止层，其中，接触蚀刻停止层的垂直部分和内侧壁间隔件的垂直部分位于气隙的相对侧上。在实施例中，气隙形成包围栅极堆叠件的环。在实施例中，器件还包括半导体鳍，其中，栅极堆叠件位于半导体鳍的侧壁和顶面上，并且气隙低于半导体鳍的顶面延伸。在实施例中，内侧壁间隔件还包括水平部分，并且气隙与水平部分重叠。在实施例中，接触蚀刻停止层暴露于气隙。该器件还包括介电层，介电层具有使接触蚀刻停止层与气隙间隔开的部分。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在半导体区域上方形成栅极堆叠件；在所述栅极堆叠件的侧壁上形成第一栅极间隔件，其中，所述第一栅极间隔件包括：内侧壁间隔件；以及伪间隔件部分，位于所述内侧壁间隔件的外侧上；去除所述伪间隔件部分以形成沟槽；形成介电层以密封所述沟槽的部分作为气隙，其中，所述气隙和所述内侧壁间隔件的组合形成第二栅极间隔件；以及形成包括位于所述第二栅极间隔件的外侧上的部分的所述源极/漏极区域。
在上述方法中，还包括：形成接触所述第一栅极间隔件的侧壁的缓冲介电层；在所述缓冲介电层的底部上方形成牺牲层；使所述缓冲介电层和所述牺牲层凹进以暴露所述伪间隔件部分，其中，在使所述缓冲介电层和所述牺牲层凹进之后去除所述伪间隔件部分；以及去除所述缓冲介电层和所述牺牲层。
在上述方法中，还包括：形成接触所述第一栅极间隔件的侧壁的接触蚀刻停止层；以及在所述接触蚀刻停止层的底部上方形成层间电介质，其中，在形成所述层间电介质之后去除所述伪间隔件部分，并且所述接触蚀刻停止层具有暴露于所述气隙的侧壁。
在上述方法中，还包括：在所述源极/漏极区域上方形成电连接至所述源极/漏极区域的第一源极/漏极接触插塞；使所述第一源极/漏极接触插塞凹进以形成凹槽；以及在所述凹槽中形成保护层，其中，当所述保护层保护所述第一源极/漏极接触插塞时，去除所述伪间隔件部分。
在上述方法中，所述保护层由导电材料形成，并且形成所述保护层包括形成位于所述保护层上方并且接触所述保护层的第二源极/漏极接触插塞。
在上述方法中，还包括形成介电衬垫以填充所述沟槽的部分，其中，所述气隙通过所述介电衬垫的一部分与所述内侧壁间隔件间隔开。
在上述方法中，所述气隙具有低于所述源极/漏极区域的顶面延伸的部分。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在半导体鳍上形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上形成伪栅极间隔件；在源极/漏极区域上方形成接触蚀刻停止层，其中，所述源极/漏极区域位于所述伪栅极间隔件的侧面上；在所述接触蚀刻停止层的部分上方形成层间电介质；用替换栅极堆叠件替换所述伪栅极堆叠件；在所述源极/漏极区域上方形成电连接至所述源极/漏极区域的第一接触插塞，其中，所述第一接触插塞穿透所述接触蚀刻停止层；蚀刻所述伪栅极间隔件的部分以形成沟槽；以及形成密封层以填充所述沟槽的顶部，其中，所述沟槽的下部密封为气隙。
在上述方法中，所述伪栅极间隔件包括：内侧壁部分；以及伪间隔件部分，位于所述内侧壁部分的外侧上，其中，蚀刻所述伪间隔件部分以形成沟槽，并且在所述蚀刻之后保留所述内侧壁部分。
在上述方法中，所述内侧壁部分包括：垂直支脚，位于所述伪栅极堆叠件上；以及水平支脚，其中，所述伪间隔件部分与所述水平支脚重叠并且接触所述水平支脚，并且其中，所述沟槽延伸至所述水平支脚的顶面。
在上述方法中，还包括形成介电衬垫以填充所述沟槽的外部，其中，所述沟槽的内部留下作为所述气隙。
在上述方法中，还包括在所述第一接触插塞上方形成接触所述第一接触插塞的第二接触插塞，其中，在形成所述第二接触插塞之后，保留所述气隙。
在上述方法中，还包括：在蚀刻所述伪栅极间隔件的部分以形成所述沟槽之前，使所述第一接触插塞凹进以形成凹槽；以及在所述凹槽中形成保护层，其中，当蚀刻所述伪栅极间隔件的部分时，所述保护层保护所述第一接触插塞。
在上述方法中，所述第一接触插塞包括钴，并且所述保护层包括钨。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：栅极堆叠件；栅极间隔件，位于所述栅极堆叠件的侧壁上，其中，所述栅极间隔件包括：内侧壁间隔件，具有接触所述栅极堆叠件的垂直部分；以及气隙，其中，所述栅极堆叠件和所述气隙位于所述内侧壁间隔件的垂直部分的外侧上；以及接触蚀刻停止层，具有垂直部分，其中，所述接触蚀刻停止层的垂直部分和所述内侧壁间隔件的垂直部分位于所述气隙的相对侧上。
在上述半导体器件中，所述气隙形成包围所述栅极堆叠件的环。
在上述半导体器件中，还包括半导体鳍，其中，所述栅极堆叠件位于所述半导体鳍的侧壁和顶面上，并且所述气隙低于所述半导体鳍的顶面延伸。
在上述半导体器件中，所述内侧壁间隔件还包括水平部分，并且所述气隙与所述水平部分重叠。
在上述半导体器件中，所述接触蚀刻停止层暴露于所述气隙。
在上述半导体器件中，还包括介电层，所述介电层具有使所述接触蚀刻停止层与所述气隙间隔开的部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体区域上方形成栅极堆叠件；
在所述栅极堆叠件的侧壁上形成第一栅极间隔件，其中，所述第一栅极间隔件包括：
内侧壁间隔件；以及
伪间隔件部分，位于所述内侧壁间隔件的外侧上；
去除所述伪间隔件部分以形成沟槽；
形成介电层以密封所述沟槽的部分作为气隙，其中，所述气隙和所述内侧壁间隔件的组合形成第二栅极间隔件；以及
形成包括位于所述第二栅极间隔件的外侧上的部分的所述源极/漏极区域。
2.根据权利要求1所述的方法，还包括：
形成接触所述第一栅极间隔件的侧壁的缓冲介电层；
在所述缓冲介电层的底部上方形成牺牲层；
使所述缓冲介电层和所述牺牲层凹进以暴露所述伪间隔件部分，其中，在使所述缓冲介电层和所述牺牲层凹进之后去除所述伪间隔件部分；以及
去除所述缓冲介电层和所述牺牲层。
3.根据权利要求1所述的方法，还包括：
形成接触所述第一栅极间隔件的侧壁的接触蚀刻停止层；以及
在所述接触蚀刻停止层的底部上方形成层间电介质，其中，在形成所述层间电介质之后去除所述伪间隔件部分，并且所述接触蚀刻停止层具有暴露于所述气隙的侧壁。
4.根据权利要求1所述的方法，还包括：
在所述源极/漏极区域上方形成电连接至所述源极/漏极区域的第一源极/漏极接触插塞；
使所述第一源极/漏极接触插塞凹进以形成凹槽；以及
在所述凹槽中形成保护层，其中，当所述保护层保护所述第一源极/漏极接触插塞时，去除所述伪间隔件部分。
5.根据权利要求4所述的方法，其中，所述保护层由导电材料形成，并且形成所述保护层包括形成位于所述保护层上方并且接触所述保护层的第二源极/漏极接触插塞。
6.根据权利要求4所述的方法，还包括形成介电衬垫以填充所述沟槽的部分，其中，所述气隙通过所述介电衬垫的一部分与所述内侧壁间隔件间隔开。
7.根据权利要求4所述的方法，其中，所述气隙具有低于所述源极/漏极区域的顶面延伸的部分。
8.一种形成半导体器件的方法，包括：
在半导体鳍上形成伪栅极堆叠件；
在所述伪栅极堆叠件的侧壁上形成伪栅极间隔件；
在源极/漏极区域上方形成接触蚀刻停止层，其中，所述源极/漏极区域位于所述伪栅极间隔件的侧面上；
在所述接触蚀刻停止层的部分上方形成层间电介质；
用替换栅极堆叠件替换所述伪栅极堆叠件；
在所述源极/漏极区域上方形成电连接至所述源极/漏极区域的第一接触插塞，其中，所述第一接触插塞穿透所述接触蚀刻停止层；
蚀刻所述伪栅极间隔件的部分以形成沟槽；以及
形成密封层以填充所述沟槽的顶部，其中，所述沟槽的下部密封为气隙。
9.根据权利要求8所述的方法，其中，所述伪栅极间隔件包括：
内侧壁部分；以及
伪间隔件部分，位于所述内侧壁部分的外侧上，其中，蚀刻所述伪间隔件部分以形成沟槽，并且在所述蚀刻之后保留所述内侧壁部分。
10.一种半导体器件，包括：
栅极堆叠件；
栅极间隔件，位于所述栅极堆叠件的侧壁上，其中，所述栅极间隔件包括：
内侧壁间隔件，具有接触所述栅极堆叠件的垂直部分；以及
气隙，其中，所述栅极堆叠件和所述气隙位于所述内侧壁间隔件的垂直部分的外侧上；以及
接触蚀刻停止层，具有垂直部分，其中，所述接触蚀刻停止层的垂直部分和所述内侧壁间隔件的垂直部分位于所述气隙的相对侧上。
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