CN114823528A - 半导体装置 - Google Patents

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CN114823528A
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CN
China
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layer
semiconductor device
sidewall spacer
fin
semiconductor
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CN202210237062.9A
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潘冠廷
江国诚
朱熙甯
詹易叡
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供一种半导体装置。通过填充混合式鳍状物与半导体鳍状物结构之间的沟槽来形成侧壁间隔物的方法，侧壁间隔物包括被栅极侧壁间隔物部分连接的二个鳍状物侧壁间隔物部分。鳍状物侧壁间隔物部分具有实质上均匀的轮廓以对垂直堆叠的通道层提供均匀的保护并消除内间隔物与侧壁间隔物之间的任何间隙与漏电流。

Description

半导体装置
技术领域
本发明实施例涉及半导体装置及其形成方法，尤其涉及通过填充混合式鳍状物与半导体鳍状物结构之间的沟槽来形成侧壁间隔物的方法。
背景技术
半导体产业由于在各种电子构件的集积密度的持续改善而已经历经持续、快速的成长。大多数情况下，这样的在集积密度的持续改善是来自不断缩小最小特征尺寸的持续，得以将更多构件整合至一既定芯片面积中。在多通道晶体管中，在源极/漏极部件之间形成内间隔物，而栅极结构围绕通道区。传统上，是通过将例如披覆层(cladding layer)以及通道区的间隔部分等的半导体材料凹陷，并沉积一介电材料来取代被凹陷的半导体材料，来形成内间隔物。然而，随着最小特征尺寸的减少，变得愈来愈难以形成围绕所有的通道的内间隔物而不形成间隙。
发明内容
一实施例是关于一种半导体装置。上述半导体装置包括：一源极/漏极部件；一第一通道层与一第二通道层，与上述源极/漏极部件接触；以及一侧壁间隔物，与上述源极/漏极部件接触，其中上述侧壁间隔物包括一第一鳍状物侧壁间隔物部分、一第二鳍状物侧壁间隔物部分及一栅极侧壁间隔物部分，上述栅极侧壁间隔物部分连接上述第一鳍状物侧壁间隔物部分与上述第二鳍状物侧壁间隔物部分，上述第一鳍状物侧壁间隔物部分接触上述第一通道层与上述第二通道层的第一侧壁，上述第二鳍状物侧壁间隔物部分接触上述第一通道层与上述第二通道层的第二侧壁。
另一实施例是关于一种半导体装置。上述半导体装置包括：一第一半导体通道层与一第二半导体通道层；一内间隔物，形成在上述第一半导体通道层与上述第二半导体通道层之间且在上述第一半导体通道层与上述第二半导体通道层的端部；一栅极介电层，形成在上述第一半导体通道层与上述第二半导体通道层上及上述内间隔物上；一栅极电极层，形成在上述栅极介电层上；以及一侧壁间隔物，与上述第一半导体通道层和上述第二半导体通道层及上述栅极介电层接触。
又另一实施例是关于一种半导体装置的形成方法。上述半导体装置的形成方法包括：形成一鳍状物结构，上述鳍状物结构包括二个或超过二个通道层与二个或超过二个间隔层，上述二个或超过二个间隔层形成在上述二个或超过二个通道层之间；在上述鳍状物结构的侧壁上形成多个披覆层；形成多个混合式鳍状物相邻于上述披覆层；在上述鳍状物结构的上方、上述披覆层的上方及上述混合式鳍状物的上方沉积一牺牲栅极电极层；将上述牺牲栅极电极层图形化，以形成一牺牲栅极结构；通过移除被上述牺牲栅极结构暴露的上述披覆层而在上述鳍状物结构的侧壁与上述混合式鳍状物的侧壁之间形成多个沟槽；形成一侧壁间隔物，其与上述鳍状物结构的侧壁接触；将上述鳍状物结构凹陷、蚀刻；将上述二个或超过二个间隔层凹陷、蚀刻，形成多个内间隔物而取代被凹陷的间隔层；以及形成多个源极/漏极部件。
附图说明
通过以下的详细说明配合阅读所附附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
图1A与图1B为流程图，显示根据本发明实施例的多个实施形态的半导体装置的制造方法。
图2示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图3示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图4示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图5示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图6示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图7示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图8A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图8B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图8C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图9A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图9B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图9C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图10A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图10B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图10C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图11A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图11B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图11C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图11D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图11E示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图12A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图12B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图12C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图12D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图12E示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图13A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图13B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图13C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图14A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图14B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图14C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图15A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图15B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图15C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图15D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图16A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图16B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图16C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图16D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图16E示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图17A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图17B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图17C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图17D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图18A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图18B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图18C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图18D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图18E示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图19A示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图19B示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图19C示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图19D示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图19E示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图19F示意性地示出根据本发明实施例的多个实施形态的半导体装置的制造方法的阶段。
图20A示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图20B示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图20C示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图21A示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图21B示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图21C示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图22A示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图22B示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图22C示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图22D示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图22E示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图23A示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图23B示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图23C示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图23D示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图23E示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图24A示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图24B示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图24C示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图24D示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
图24E示意性地示出根据本发明实施例的其他实施形态的半导体装置的制造方法的阶段。
附图标记如下：
100:方法
102,104,106,108,110,112,114,116,118,120:操作步骤
122,124,126,128,130,132,134,136,138:操作步骤
200:半导体装置
202:基底
202t:顶表面
204:间隔层
206:半导体通道层
206b:底表面
206e:端面
206s:侧壁
206t:顶表面
208:半导体堆叠物
210:硬掩模层
212:顶部间隔层
214:鳍状物结构
216:隔离层
218:披覆层
220:混合式鳍状物
222:介电衬垫层
224:介电填充层
226:高介电常数介电部件
228:牺牲栅极电极层
230:垫层
232:掩模层
234:牺牲栅极结构
236:侧壁间隔物层
236f:鳍状物侧壁间隔物部分
236g:栅极侧壁间隔物部分
236t:沟槽
238:源极/漏极凹部
240:内间隔物
240v:内间隔物空腔
242:外延源极/漏极部件
242c:通道表面
242t:顶表面
244:接触蚀刻停止层
246:层间介电层
248:图形化的光刻胶层
250:栅极介电层
252:栅极电极层
254:自对准接触层
256:硅化物层
258:源极/漏极接触部件
260:栅极接触部件
262:空气间隙
264:填充间隔物
T1:厚度
T2:长度
具体实施方式
以下公开内容提供了许多不同的实施例或范例，用于实现所提供的申请专利的发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。此外，本发明实施例在各种范例中可能重复元件符号的数字及/或字母，此重复是为了简化和明确，并非在讨论的各种实施例及/或状态之间指定其关系。
再者，在此可使用空间相对用词，例如“在……下方”、“在……下”、“低于”或“较低的”或“下”或“较下的”或“下方的”、“在……上”、“在……上方”、“顶”或“顶部”、“高于”或“较高的”或“上”或“较上的”或“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词是用以涵盖附图所描绘的方向以外，还有使用中或操作中的装置的不同方向。装置可能被转向(旋转64度或其他方向)，且可与其相应地解释在此使用的空间相对描述。
以上广泛地概括本文叙述的实施例的一些方式。尽管在本文叙述的实施例是在纳米片通道场效晶体管(nanosheet channel FETs)的背景下讨论，本发明实施例的一些方式的实现可以使用在其他工艺及/或使用在其他装置，例如平面式场效晶体管(planarFETs)、鳍式场效晶体管(Fin-FETs)、水平全绕式栅极(Horizontal Gate All Around；HGAA)场效晶体管、垂直全绕式栅极(Vertical Gate All Around；VGAA)场效晶体管及其他适当的装置。所属技术领域中技术人员将轻易了解可进行其他修饰并将这些修饰纳入本发明实施例的范围。此外，尽管可能以一特定的顺序来叙述方法实施例，各种其他方法实施例可以以任何合乎逻辑的顺序执行，并可以包括比本文叙述还多或少的步骤。在本发明实施例中，一源极/漏极是指一源极及/或一漏极。一源极与一漏极可互换使用。
可通过任何适当的方法，将全绕式栅极(Gate All Around；GAA)晶体管结构图形化。例如，可使用一或多到光刻工艺，包括双重图形化(double-patterning)或多重图形化(multi-patterning)工艺，将上述结构图形化。一般而言，双重图形化或多重图形化工艺结合光刻与自对准工艺，得以使所产生的图形具有例如比使用单一直接光刻工艺可得的截距还小的截距。举例而言，在一实施例中，使用一光刻工艺在一基底上形成一牺牲层并将其图形化。使用一自对准工艺在图形化的牺牲层旁形成间隔物。接着移除上述牺牲层，且余留的间隔物可接着用以将上述全绕式栅极结构图形化。
本发明实施例的多个实施形态提供用以形成用于多通道晶体管的内间隔物。特别是，本发明实施例提供通过填充混合式鳍状物与半导体鳍状物结构之间的沟槽来形成侧壁间隔物的方法。上述侧壁间隔物包括被一栅极侧壁间隔物部分连接的二个鳍状物侧壁间隔物部分。上述鳍状物侧壁间隔物部分具有实质上均匀的轮廓以对垂直堆叠的通道层提供均匀的保护。
图1A与图1B是根据本发明实施例的多个实施形态的用以制造半导体装置的方法100的流程图。图2至图7、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11E、图12A至图12E、图13A至图13C、图14A至图14C、图15A至图15D、图16A至图16E、图17A至图17D、图18A至图18E与图19A至图19F示意性地示出根据本发明实施例的多个实施形态的例示的半导体装置200的制造方法的各种阶段。特别是，半导体装置200可根据图1A与图1B的方法100而制造。图2至图7是制造过程中的半导体装置200的各种阶段的示意性的透视图。
在方法100的操作步骤102，形成用于例如纳米片晶体管等的多通道晶体管的多个通道层与多个间隔层。图2是半导体装置200的示意性的透视图。如图2所示，提供一基底202，以在其上形成半导体装置200。基底202可包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。取决于电路设计，基底202可包括各种掺杂设置。例如，基底202可包括一或多个p型掺杂区与一或多个n型掺杂区。
在操作步骤102，一半导体堆叠物208形成于基底202的上方，半导体堆叠物208包括交错的间隔层204与半导体通道层206。间隔层204与半导体通道层206具有不同的组成。在一些实施例中，间隔层204与半导体通道层206具有不同的氧化速率及/或不同的蚀刻选择性。在后续的制造阶段，部分的半导体通道层206形成在一多栅极装置中的纳米片通道(nanosheet channels)。如在图2所示出，作为一例，交互排列三层的间隔层204与三层的半导体通道层206。取决于即将形成的半导体装置中所需要的通道数量，可以包括较多或较少的间隔层204与半导体通道层206。在一些实施例中，间隔层204与半导体通道层206的数量是在1与10之间。
将在基底202的上方形成n型装置时，间隔层204可包括硅锗(silicon germanium；SiGe)，而半导体通道层206可包括硅。间隔层204可以是一SiGe层，其包括以莫耳分率计超过25％的Ge。例如，间隔层204可以是一SiGe层，其包括以莫耳分率计在25％与50％之间的范围的Ge。在一些实施例中，半导体通道层206可以是一Ge层。半导体通道层206可包括n型掺杂物，例如磷(P)、砷(As)等等。
将在基底202的上方形成p型装置时，间隔层204可包括硅锗(silicon germanium；SiGe)，而半导体通道层206可包括n型掺杂物，例如硼等等。间隔层204可以是一SiGe层，其包括以莫耳分率计超过25％的Ge。例如，间隔层204可以是一SiGe层，其包括以莫耳分率计在25％与50％之间的范围的Ge。半导体通道层206可包括硅、锗、一化合物半导体、一合金半导体或上述的组合，其中上述化合物半导体例如为SiC、GeAs、GaP、InP、InAs及/或InSb，上述合金半导体例如为SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP。在一些实施例中，半导体通道层206可以是一Ge层。
间隔层204与半导体通道层206的形成可通过分子束外延(molecular beamepitaxy；MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)工艺及/或其他适当的外延成长工艺。
在操作步骤104，如图2所示，在半导体堆叠物208的上方形成一硬掩模层210与一顶部间隔层212。硬掩模层210是沉积在半导体通道层206的最顶层的上方。硬掩模层210可以是任何适当的材料，得以在形成侧壁间隔物、内间隔物及替换栅极的期间，选择性移除顶部间隔层212、即将形成的一披覆层及/或间隔层204。在一些实施例中，硬掩模层210包括氧化硅、氮化硅、氮氧化硅或上述的组合。硬掩模层所210具有的厚度在约2nm与6nm之间的范围，小于2nm的厚度不足以发挥蚀刻停止的功能，大于6nm的厚度会增加装置尺寸却不会有额外的效能增益。
顶部间隔层212是形成在硬掩模层210的上方。顶部间隔层212可以从在用于形成侧壁间隔物、形成内间隔物及形成替换栅极的后续处理的期间可以被选择性地从半导体通道层206移除的材料来形成。在一些实施例中，顶部间隔层212是从与间隔层204相同的材料形成。例如，顶部间隔层212可包括硅锗(silicon germanium；SiGe)，例如一SiGe层，其包括以莫耳分率计在25％与50％之间的范围的Ge。在一些实施例中，顶部间隔层212可以是从与一牺牲栅极层相同的材料形成，例如硅或多晶硅。
硬掩模层210与顶部间隔层212的合计厚度是在一范围，其得以让栅极电介质与栅极电极层形成在最顶层的半导体通道层206上且使此栅极电极层对于栅极接触部件具有足够的座落范围。在一些实施例中，顶部间隔层212的厚度是在约15nm至30nm之间的范围，小于15nm的厚度不足以达成具有所欲品质的一栅极介电层与栅极电极，大于30nm的厚度会增加装置尺寸却不会有额外的效能增益。
在操作步骤106，如图3所示，形成多个鳍状物结构214并在鳍状物结构214之间的沟槽中形成一隔离层216。鳍状物结构214是来自半导体堆叠物208、硬掩模层210与顶部间隔层212。鳍状物结构214的形成可通过以一或多道蚀刻工艺来图形化并蚀刻顶部间隔层212、硬掩模层210及半导体堆叠物208。在图3中，是沿着X方向形成鳍状物结构214。
通过一适当的沉积后接一回蚀工艺，在鳍状物结构214之间的沟槽中形成隔离层216。在一些实施例中，在隔离层216的沉积与回蚀之前，可以在鳍状物结构214的暴露的部分的上方及鳍状物结构214的上方的掩模层(未示出)的上方，形成一半导体衬层(liner)(未示出)。可通过一高密度等离子体化学气相沉积(high-density plasma chemicalvapor deposition；HDP-CVD)、一流动式化学气相沉积(flowable CVD；FCVD)或其他适当的沉积工艺，形成隔离层216。在一些实施例中，隔离层216可包括氧化硅、氮化硅、氮氧化硅、掺氟的硅酸盐玻璃(fluorine-doped silicate glass；FSG)、一低介电常数电介质或上述的组合。在一些实施例中，通过一适当的沉积工艺形成隔离层216而覆盖鳍状物结构214，以填充鳍状物结构214之间的沟槽，可施行一平坦化工艺以暴露出顶部间隔层212，然后使用一适当的各向异性蚀刻工艺将隔离层216凹陷、蚀刻，以暴露出鳍状物结构214的半导体堆叠物208，如图3所示。
在操作步骤108，如图4所示，在鳍状物结构214的侧壁上形成一披覆层218。可通过从鳍状物结构214的暴露的半导体材料进行外延成长，后接一方向性的蚀刻以暴露出顶部间隔层212的顶表面，而形成披覆层218。在一些实施例中，披覆层218包括一半导体材料，例如为SiGe。在一些实施例中，披覆层218可具有的组成类似于间隔层204及顶部间隔层212的组成，因此可以被选择性地从半导体通道层206移除。
在操作步骤110，如图5所示，在形成披覆层218之后，在相邻的鳍状物结构214之间的沟槽中形成混合式鳍状物220。混合式鳍状物220亦称为虚设鳍状物或介电鳍状物，其包括一高介电常数介电材料层、一低介电常数介电材料层或包括一高介电常数上部与一低介电常数下部的双层介电材料。在一些实施例中，混合式鳍状物220包括一高介电常数金属氧化物(例如HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3及类似物)、一低介电常数材料(例如SiONC、SiCN、SiOC)或其他介电材料。在图5的例子中，混合式鳍状物220是双层结构，其包括一介电衬垫层222与一介电填充层224。在一些实施例中，介电衬垫层222可包括例如SiONC、SiCN、SiOC或其他介电材料等的一介电材料，其在替换栅极工艺的期间提供抗蚀刻性。介电填充层224可以是具有介电常数(k值)低于约7的一介电材料，例如SiO2、SiN、SiONC、SiCN、SiOC或上述的组合。在一些实施例中，介电填充层224包括氧化硅。
在形成介电填充层224之后，施行一平坦化工艺，以暴露出披覆层218。然后，通过任何适当的工艺例如干式蚀刻、湿式蚀刻或上述的组合来将混合式鳍状物220凹陷、蚀刻。上述蚀刻工艺可以是一选择性蚀刻工艺，其不会将披覆层218的半导体材料移除。可以控制上述凹陷工艺，而使介电衬垫层222和介电填充层224实质上与半导体通道层206的顶表面在相同水平。
在操作步骤112，如图6所示，在混合式鳍状物220的上方形成高介电常数介电部件226。高介电常数介电部件226式形成在混合式鳍状物220的上方的沟槽中。高介电常数介电部件226是设置来作为即将形成在半导体装置200中的栅极电极层的区段之间的隔离的功能。
在一些实施例中，是通过一毯覆式的沉积后接一平坦化工艺，来形成高介电常数介电部件226。高介电常数介电部件226可以是具有介电常数(k值)大于约7的一介电材料，例如HfO2、ZrO2、HfAlOx、HfSiOx或Al2O3。任何适当的沉积工艺，例如一化学气相沉积、等离子体辅助化学气相沉积(PECVD)、流动式化学气相沉积或原子层沉积(ALD)工艺，可以用来沉积高介电常数介电材料。如图7所示，在操作步骤112之后，高介电常数介电部件226的顶表面、披覆层218的顶表面及顶部间隔层212的顶表面为实质上共平面。
在操作步骤114，如图7所示，在顶部间隔层212的上方、披覆层218的上方及高介电常数介电部件226的上方，依序形成一牺牲栅极电极层228、一垫层230与一掩模层232。可以通过一系列的毯覆性沉积，来形成牺牲栅极电极层228、垫层230与掩模层232。
在一些实施例中，牺牲栅极电极层228包括硅，例如多晶硅或非晶质硅。牺牲栅极电极层228的厚度是在约40nm与约200nm之间的范围。在一些实施例中，牺牲栅极电极层228是用来承受一平坦化的操作步骤。可使用化学气相沉积(包括低压化学气相沉积(LPCVD)与等离子体辅助化学气相沉积)、物理气相沉积(PVD)、原子层沉积或其他适当的工艺，来沉积牺牲栅极电极层228。
垫层230与掩模层232是形成在牺牲栅极电极层228的上方。垫层230可包括氮化硅。掩模层232可包括氧化硅。
在操作步骤116，如图8A至图8C所示，形成牺牲栅极结构234。图8A是半导体装置200的示意性的透视图，图8B是沿着图8A上的线B-B的半导体装置200的示意性的剖面图，图8C是沿着图8A上的线C-C的半导体装置200的示意性的剖面图。
在操作步骤116，对掩模层232、垫层230、牺牲栅极电极层228与披覆层218进行一图形化的操作步骤，以形成牺牲栅极结构234。通过将掩模层232与垫层230图形化并以掩模层232与垫层230作为蚀刻掩模来蚀刻牺牲栅极电极层228、顶部间隔层212与披覆层218，来形成牺牲栅极结构234。牺牲栅极结构234是形成在鳍状物结构214的即将成为通道区的部分的上方。
根据本发明实施例的多个实施形态，在操作步骤116的期间，移除披覆层218及顶部间隔层212的未被图形化的掩模层232覆盖的部分。将暴露的顶部间隔层212移除，以暴露出每个鳍状物结构214上的硬掩模层210。硬掩模层210作为一蚀刻停止层的功能并保护其下方的半导体堆叠物208。将暴露的披覆层218移除，以暴露出隔离层216。依存于牺牲栅极电极层228、顶部间隔层212与披覆层218中的材料，可使用相同或不同的蚀刻工艺来移除暴露的牺牲栅极电极层228、顶部间隔层212及披覆层218。在一些实施例中，在形成牺牲栅极结构234的期间，可沿着Z方向使高介电常数介电部件226凹陷。
由于在移除披覆层218的期间，在半导体堆叠物208顶部的硬掩模层210保护其下的半导体堆叠物208，可以从鳍状物结构214的侧壁沿着Z方向实质上移除披覆层218，而形成具有沿着X方向实质上均匀且连续的尺寸的沟槽236t。
如图8B所示，牺牲栅极结构234可包括在鳍状物结构214的上方的掩模层232、垫层230、牺牲栅极电极层228及顶部间隔层212。如图8C所示，牺牲栅极结构234可包括在鳍状物结构214的上方的掩模层232、垫层230、牺牲栅极电极层228及披覆层218。
在操作步骤118，如图9A至图9C所示，在半导体装置200的暴露的表面的上方，沉积一侧壁间隔物层236。图9A是半导体装置200的示意性的透视图，图9B是沿着图9A上的线B-B的半导体装置200的示意性的剖面图，图9C是沿着图9A上的线C-C的半导体装置200的示意性的剖面图。
可通过任何适当的沉积工艺来形成侧壁间隔物层236，以覆盖半导体装置200上的所有的暴露的表面。如图9A至图9C所示，侧壁间隔物层236是沉积在牺牲栅极结构234的顶表面及侧壁的上方、鳍状物结构214的顶表面及侧壁的上方、混合式鳍状物220的侧壁的上方、高介电常数介电部件226的顶表面及侧壁的上方及隔离层216的暴露的表面的上方。在一些实施例中，侧壁间隔物层236填充鳍状物结构214与混合式鳍状物220之间的沟槽。在其他实施例中，可以在侧壁间隔物层236中形成空气间隙(未示出)，特别是在混合式鳍状物220与鳍状物结构214之间的沟槽中的区域中。
在一些实施例中，是通过一或多层的绝缘材料的一毯覆性的沉积，来形成侧壁间隔物层236。可通过原子层沉积或化学气相沉积或其他适当的方法来形成侧壁间隔物层236。在一些实施例中，侧壁间隔物层236的绝缘材料为氮化硅类的材料，例如SiN、SiON、SiOCN或SiCN及上述的组合。
在一些实施例中，侧壁间隔物层236是用来承受各向异性蚀刻，以从例如硬掩模层210的顶表面与掩模层232的顶表面等的水平表面移除侧壁间隔物层236。在操作步骤118的沉积之后，可以移除在上述水平表面上的侧壁间隔物层236。在其他实施例中，可以在后文讨论的操作步骤120中的鳍状物结构的回蚀的期间，移除上述水平表面上的侧壁间隔物层236。
在操作步骤120，如图10A至图10C所示，将在源极/漏极区或未被牺牲栅极结构234覆盖的区域的鳍状物结构214回蚀。图10A是半导体装置200的示意性的透视图，图10B是沿着图10A上的线B-B的半导体装置200的示意性的剖面图，图10C是沿着图10A上的线C-C的半导体装置200的示意性的剖面图。
将未被牺牲栅极结构234覆盖的鳍状物结构214回蚀，以暴露出鳍状物结构214的下方的基底202。在一些实施例中，可以使用适当的干式蚀刻及/或湿式蚀刻以一起或分开移除半导体通道层206、间隔层204。
根据本发明实施例的多个实施形态，亦将形成在已移除的鳍状物结构214与相邻的混合式鳍状物220之间的侧壁间隔物层236移除。在一些实施例中，可以在将鳍状物结构214凹陷、蚀刻的期间移除侧壁间隔物层236的上述部分。在其他实施例中，可使用一不同的工艺来移除侧壁间隔物层236的上述部分。在一些实施例中，可以在将鳍状物结构214凹陷、蚀刻的期间，沿着Z方向使高介电常数介电部件226凹陷。
如图10A至图10C所示，在相邻的混合式鳍状物220之间且在每个牺牲栅极结构234两边形成源极/漏极凹部238。每个源极/漏极凹部238是通过以下所定义：沿着y轴，相邻的混合式鳍状物220的介电衬垫层222及混合式鳍状物220上方的高介电常数介电部件226；以及沿着x轴，在相邻的牺牲栅极结构234上的侧壁间隔物层236。基底202的顶表面202t与半导体通道层206的端面206e暴露于源极/漏极凹部238。
在操作步骤120之后，侧壁间隔物层236的留下来的部分，整体而言为一平坦的结构，其形成在牺牲栅极结构234的侧壁上且向下延伸至源极/漏极凹部238中的隔离层216。特别是，侧壁间隔物层236可包括一栅极侧壁间隔物部分236g，栅极侧壁间隔物部分236g延伸至鳍状物侧壁间隔物部分236f。栅极侧壁间隔物部分236g是与掩模层232、垫层230、牺牲栅极电极层228、牺牲栅极电极层228下方的顶部间隔层212接触。栅极侧壁间隔物部分236g接触鳍状物结构214上方的硬掩模层210及混合式鳍状物220上方的高介电常数介电部件226。鳍状物侧壁间隔物部分236f是与形成在混合式鳍状物220与鳍状物结构214之间的区域的披覆层218接触。栅极侧壁间隔物部分236g是连接于并延伸至在鳍状物结构214的两边的鳍状物侧壁间隔物部分236f。
由于鳍状物侧壁间隔物部分236f是来自共形(conformal)沉积至由披覆层218空出的沟槽236t(示于图8A)的一部分的连续性的空间，每个鳍状物侧壁间隔物部分236f具有实质上相同的沿着z轴的尺寸，因此而对所有的半导体通道层206的侧壁之上提供均匀的覆盖。
由于栅极侧壁间隔物部分236g与鳍状物侧壁间隔物部分236f是形成于相同的沉积工艺的期间，栅极侧壁间隔物部分236g与鳍状物侧壁间隔物部分236f具有实质上相同的沿着x轴的厚度且在彼此之间无间隙，因此提供了隔离性能的改善及避免漏电流。
在一些实施例中，栅极侧壁间隔物部分236g与鳍状物侧壁间隔物部分236f具有实质上相同的厚度。在一些实施例中，栅极侧壁间隔物部分236g与鳍状物侧壁间隔物部分236f具有沿着x轴的厚度T1，其在由约2nm至约20nm的范围。在其他实施例中，厚度T1是在由约5nm至约15nm的范围。厚度小于2nm仍可能提供足够的隔离功能，而厚度大于20nm则可能增加装置尺寸却未带来额外的效益。
在操作步骤122，如图11A至图11E所示，为了形成内间隔物，将栅极侧壁间隔物部分236g下方的鳍状物结构214凹陷、蚀刻。图11A是半导体装置200的示意性的透视图，图11B是沿着图11A上的线B-B的半导体装置200的示意性的剖面图，图11C是沿着图11A上的线C-C的半导体装置200的示意性的剖面图，图11D是沿着图11A上的线D-D的半导体装置200的示意性的剖面图，图11E是沿着图11A上的线E-E的半导体装置200的示意性的剖面图。
在操作步骤122，沿着水平方向或x方向选择性地蚀刻栅极侧壁间隔物部分236g下方的间隔层204，以在半导体通道层206之间形成内间隔物空腔240v。在一些实施例中，可通过使用一湿式蚀刻剂例如但不限于氢氧化铵(ammonium hydroxide；NH4OH)、氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)、乙二胺邻苯二酚(ethylenediaminepyrocatechol；EDP或氢氧化钾(KOH)溶液，来选择性地蚀刻间隔层204。
图11E示意性地示出围绕半导体通道层206的鳍状物侧壁间隔物部分236f、栅极侧壁间隔物部分236g及内间隔物空腔240v。由于间隔层204具有实质上相同的几何形状，可以将内间隔物空腔240v形成为实质上均匀的方式。
在一些实施例中，内间隔物空腔240v可具有一长度T2，其实质上类似于栅极侧壁间隔物部分236g与鳍状物侧壁间隔物部分236f的厚度。在一些实施例中，沿着x轴的长度T2是在由约2nm至约20nm的范围。在其他实施例中，长度T2是在由约5nm至约15nm的范围。长度T2小于2nm仍可能对一内间隔物提供足够的空间而使其具有充分的隔离功能，而长度T2大于20nm则可能增加装置尺寸却未带来额外的效益。
在操作步骤124，如图12A至图12E所示，将内间隔物240形成在内间隔物空腔240v中。图12A是半导体装置200的示意性的透视图，图12B是沿着图12A上的线B-B的半导体装置200的示意性的剖面图，图12C是沿着图12A上的线C-C的半导体装置200的示意性的剖面图，图12D是沿着图12A上的线D-D的半导体装置200的示意性的剖面图，图12E是沿着图12A上的线E-E的半导体装置200的示意性的剖面图。
通过共形沉积，将内间隔物240形成在内间隔物空腔240v中，然后部分地移除一绝缘层。上述绝缘层可通过原子层沉积或其他适当的方法形成。后续的蚀刻工艺移除大部分的上述绝缘层，除了在内间隔物空腔240v的内部的绝缘层以外，结果形成内间隔物240。
图12E示意性的示出围绕半导体通道层206的鳍状物侧壁间隔物部分236f、栅极侧壁间隔物部分236g及内间隔物240。每个半导体通道层206具有一顶表面206t、一底表面206b与二个侧壁206s，其中底表面206b为顶表面206t的相反面，二个侧壁206s连接顶表面206t与底表面206b。底表面206b与顶表面206t平行于x-y平面。如图12E所示，每个半导体通道层206的侧壁206s是与鳍状物侧壁间隔物部分236f接触，而顶表面206t与底表面206b则与内间隔物240接触。因此，每个半导体通道层206的端部是被内间隔物240与鳍状物侧壁间隔物部分236f所围绕。
如前文讨论，内间隔物空腔240v沿着x方向的长度T2可以与鳍状物侧壁间隔物部分236f的厚度T1实质上相同。因此，内间隔物240沿着x方向的长度可以与鳍状物侧壁间隔物部分236f的厚度T1实质上相同。因此，每个半导体通道层206的端部可以被实质上均匀厚度的内间隔物240与鳍状物侧壁间隔物部分236f所围绕，因此隔离效能得到改善。
内间隔物240的形成可通过共形沉积一绝缘材料，后接一回蚀工艺以移除在内间隔物空腔240v外侧的绝缘材料。可以通过原子层沉积或化学气相沉积或任何其他适当的沉积法来形成上述绝缘材料。在一些实施例中，内间隔物240的上述绝缘材料为氮化硅类(silicon nitride-based)的材料，例如SiN、SiON、SiOCN或SiCN及上述的组合。在一些实施例中，可以从相同的材料来形成内间隔物240与侧壁间隔物层236。在其他实施例中，可以从不同的材料来形成内间隔物240与侧壁间隔物层236。
在操作步骤126，如图13A至图13C所示，形成外延源极/漏极部件242。图13A是半导体装置200的示意性的透视图，图13B是沿着图13A上的线B-B的半导体装置200的示意性的剖面图，图13C是沿着图12A上的线C-C的半导体装置200的示意性的剖面图。
外延源极/漏极部件242可包括用于n型装置及/或p型装置的源极/漏极部件。当半导体装置200包括n型装置及/或p型装置，使用掩模并进行图形化工艺，以依序形成用于n型装置及/或p型装置的外延源极/漏极部件242。
针对n型装置，外延源极/漏极部件242可包括Si、SiP、SiC及SiCP的一或多层。外延源极/漏极部件242亦包括n型掺杂物，例如磷(P)、砷(As)等等。在一些实施例中，外延源极/漏极部件242可以是包括磷(P)掺杂物的一Si层。
针对p型装置，外延源极/漏极部件242可包括具有例如硼(B)等的p型掺杂物的Si、SiGe、Ge的一或多层。在一些实施例中，外延源极/漏极部件242可以是SiGeB材料，其中硼为掺杂物。
可以通过任何适当的方法来形成外延源极/漏极部件242，例如通过化学气相沉积、化学气相沉积外延(CVD epitaxy)、分子束外延(molecular beam epitaxy；MBE)或任何适当的沉积技术。外延源极/漏极部件242可包括从基底202的暴露的顶表面202t及半导体通道层206的端面206e成长的外延材料的一或多层。在图13A中，外延源极/漏极部件242在y-z平面的剖面为八边形。然而，外延源极/漏极部件242可以根据设计而为其他形状。
如图13B与图13C所示，外延源极/漏极部件242具有通道表面242c，通道表面242c在端面206e与半导体通道层206接触。通道表面242c亦接触内间隔物240及鳍状物侧壁间隔物部分236f。在图13A至图13C的例子中，外延源极/漏极部件242的一顶表面242t是在相邻于硬掩模层210的水平。在一些实施例中，外延源极/漏极部件242的顶表面242t可延伸而超过硬掩模层210，而通道表面242c则与栅极侧壁间隔物部分236g接触。
在操作步骤128，如图14A至图14C所示，在半导体装置200的上方形成一接触蚀刻停止(contact etch stop layer；CESL)层244与一层间介电(interlayer dielectric；ILD)层246。图14A是半导体装置200的示意性的透视图，图14B是沿着图14A上的线B-B的半导体装置200的示意性的剖面图，图14C是沿着图14A上的线C-C的半导体装置200的示意性的剖面图。
接触蚀刻停止层244是共形地形成在半导体装置200的暴露的表面的上方。接触蚀刻停止层244是形成在外延源极/漏极部件242上、栅极侧壁间隔物部分236g上、鳍状物侧壁间隔物部分236f上以及如果暴露出来的硬掩模层210。接触蚀刻停止层244可以包括SiN、SiON、SiCN或任何适当的材料，并可以通过化学气相沉积、物理气相沉积或原子层沉积而形成。
层间介电层246是形成在接触蚀刻停止层244的上方。用于层间介电层246的材料包括包含Si、O、C及/或H的化合物，例如氧化硅、SiCOH及SiOC。例如聚合物等的有机材料，可用来作为层间介电层246。在一些实施例中，可通过流动式化学气相沉积(flowable CVD；FCV)来形成层间介电层246。层间介电层246在移除牺牲栅极结构234的期间保护外延源极/漏极部件242。
在操作步骤130，如图15A至图15D所示，至少部分地移除牺牲栅极结构234。图15A是半导体装置200的示意性的透视图，图15B是沿着图15A上的线B-B的半导体装置200的示意性的剖面图，图15C是沿着图15A上的线C-C的半导体装置200的示意性的剖面图，图15D是沿着图15A上的线D-D的半导体装置200的示意性的剖面图。
将牺牲栅极结构234凹陷至低于高介电常数介电部件226的顶表面的水平。在一些实施例中，如图15A至图15D所示，将牺牲栅极结构234完全移除，并一起移除部分的顶部间隔层212及部分的披覆层218。可通过例如干式蚀刻、湿式蚀刻或上述的组合等任何适当的方法来移除牺牲栅极结构234以及部分的顶部间隔层212及部分的披覆层218。在一些实施例中，使用一湿式蚀刻剂，例如氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)溶液。层间介电层246与接触蚀刻停止层244则未被蚀刻。
在操作步骤132，如图16A至图16E所示，施行一图形化工艺，选择性地蚀刻高介电常数介电部件226。图16A是半导体装置200的示意性的透视图，图16B是沿着图16A上的线B-B的半导体装置200的示意性的剖面图，图16C是沿着图16A上的线C-C的半导体装置200的示意性的剖面图，图16D是沿着图16A上的线D-D的半导体装置200的示意性的剖面图，图16E是沿着图16A上的线E-E的半导体装置200的示意性的剖面图。
如前文讨论，打算将高介电常数介电部件226作为栅极结构中的导体材料的区段之间的介电隔离物。在操作步骤132，在预定留在半导体装置200中的高介电常数介电部件226的上方，形成一图形化的光刻胶层248。随后，移除未被图形化的光刻胶层248覆盖的高介电常数介电部件226。此移除工艺可以是任何适当的工艺，例如干式蚀刻、湿式蚀刻或上述的组合。在操作步骤132之后，暴露出在已移除的高介电常数介电部件226的下方的介电衬垫层222与介电填充层224。在一些实施例中，可以亦移除栅极侧壁间隔物部分236g。然后，为了后续的处理而移除图形化的光刻胶层248。
在操作步骤134，如图17A至图17D所示，将顶部间隔层212、披覆层218、间隔层204及硬掩模层210移除，以暴露出半导体通道层206。图17A是沿着图17B中的线A-A的半导体装置200的示意性的剖面图，图17B是沿着图17A上的线B-B的半导体装置200的示意性的剖面图，图17C是沿着图17A上的线C-C的半导体装置200的示意性的剖面图，图17D是沿着图17B上的线D-D的半导体装置200的示意性的剖面图。
可通过一或多道适当的蚀刻工艺来将顶部间隔层212、披覆层218、间隔层204及硬掩模层210移除。在将顶部间隔层212、披覆层218、间隔层204及硬掩模层210移除之后，将半导体通道层206暴露于由披覆层218、间隔层204空出的栅极空腔。
在操作步骤136，如图18A至图18E所示，形成围绕半导体通道层206的替换栅极结构。图18A是沿着图18B中的线A-A的半导体装置200的示意性的剖面图，图18B是沿着图18A上的线B-B的半导体装置200的示意性的剖面图，图18C是沿着图18A上的线C-C的半导体装置200的示意性的剖面图，图18D是沿着图18B上的线D-D的半导体装置200的示意性的剖面图，图18E是沿着图18B上的线E-E的半导体装置200的示意性的剖面图。
在一些实施例中，上述替换栅极结构包括一栅极介电层250、一栅极电极层252以及一自对准接触(self-aligned contact；SAC)层254。栅极介电层250可以共形地沉积在上述栅极空腔中的暴露的表面上。如图18B与图18C所示，栅极介电层250是形成在栅极侧壁间隔物部分236g上、鳍状物侧壁间隔物部分236f上、内间隔物240上、硬掩模层210的暴露的部分上以及半导体通道层206的暴露的表面上。
针对n型装置与p型装置，栅极介电层250可以具有不同成分与尺寸，且使用图形化的掩模层及不同的沉积配方而分开形成。栅极介电层250可以具有一或多层的介电材料，例如氧化硅、氮化硅或高介电常数介电材料、其他适当的介电材料及/或上述的组合。高介电常数介电材料之例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪─氧化铝(HfO2—Al2O3)掺合物、其他适当的高介电常数介电材料及/或上述的组合。栅极介电层250的形成可通过化学气相沉积、原子层沉积或其他适当的方法。
栅极电极层252是形成在栅极介电层250上，以填充上述栅极空腔。栅极电极层252可包括一或多层的导体材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料及/或上述的组合。在一些实施例中，栅极电极层252可通过化学气相沉积、原子层沉积、电镀或其他适当的方法来形成。在形成栅极电极层252之后，施行例如一化学机械研磨(CMP)等的一平坦化工艺，以移除多余的金属栅极材料的沉积物并暴露出层间介电层246的顶表面。
在一些实施例中，施行一金属栅极回蚀(metal gate etching back；MGEB)工艺，以形成自对准接触(self-aligned contact；SAC)层254。施行一或多道蚀刻工艺，以移除部分的栅极介电层250及栅极电极层252，以在留下来的栅极电极层252的上方的区域形成沟槽。上述金属栅极回蚀工艺可以是一等离子体蚀刻工艺，其使用一或多种蚀刻剂，例如含氯气体、含溴气体及/或含氟气体。上述蚀刻工艺得以从层间介电层246与接触蚀刻停止层244选择性地蚀刻栅极介电层250与栅极电极层252。
在上述金属栅极回蚀工艺中，回蚀刻栅极介电层250与栅极电极层252至低于高介电常数介电部件226的顶表面的水平。在一些实施例中，亦将栅极侧壁间隔物部分236g回蚀刻至低于介电填充层224且高于栅极电极层252的水平。通过蚀刻栅极侧壁间隔物部分236g而使其低于介电填充层224，当形成源极/漏极接触件时，可以通过后续形成的自对准接触层254来覆盖并保护栅极侧壁间隔物部分236g。
在一些实施例中，在沉积自对准接触层254之前，可以先将未示出的一金属栅极衬垫沉积在栅极电极层252的上方的沟槽中的暴露的表面上。可通过一适当的沉积工艺例如化学气相沉积、物理气相沉积或原子层沉积，来形成上述金属栅极衬垫及自对准接触层254。上述金属栅极衬垫可作为针对栅极电极层252的一扩散阻挡的功能。上述金属栅极衬垫可以是一介电层，其包括但不限于SiO、SiN、SiC、SiCN、SiOC、SiON、SiOCN、ZrO、ZrN或上述的组合。自对准接触层254可以是在后续用于金属接触件的沟槽及导孔图形化的期间作为一蚀刻停止层的任何介电层。在一些实施例中，自对准接触层254可以是一高介电常数介电层。自对准接触层254可以是一介电层，其包括但不限于SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或上述的任意组合。
在以自对准接触层254填充上述沟槽之后，施行例如一化学机械研磨工艺等的一平坦化工艺，以移除自对准接触层254与上述金属栅极衬垫的多余的沉积物，以暴露出层间介电层246的顶表面。
在操作步骤138，如图18A至图19F所示，形成源极/漏极接触部件258与栅极接触部件260。图19A是沿着图19B中的线A-A的半导体装置200的示意性的剖面图，图19B是沿着图19A上的线B-B的半导体装置200的示意性的剖面图，图19C是沿着图19A上的线C-C的半导体装置200的示意性的剖面图，图19D是沿着图19B上的线D-D的半导体装置200的示意性的剖面图，图19E是沿着图19B上的线E-E的半导体装置200的示意性的剖面图。
可以穿过层间介电层246与接触蚀刻停止层244而形成用于源极/漏极接触部件258的接触孔，以暴露出外延源极/漏极部件242。在由上述接触孔暴露的外延源极/漏极部件242的一暴露表面的上方，选择性地形成硅化物层256。在一些实施例中，硅化物层256包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi的一或多个。可以穿过自对准接触层254至栅极电极层252而形成用于栅极接触部件260的接触孔。
然后，通过在上述接触孔中填充一导体材料，形成源极/漏极接触部件258与栅极接触部件260。在一些实施例中，用于上述栅极接触件的上述导体材料可通过化学气相沉积、物理气相沉积、镀制(plating)、原子层沉积或其他适当的技术来形成。在一些实施例中，用于源极/漏极接触部件258与栅极接触部件260的上述导体材料包括TiN、TaN、Ta、Ti、Hf、Zr、Ni、W、Co、Cu、Ag、Al、Zn、Ca、Au、Mg、Mo、Cr或类似材料。后来，施行一化学机械研磨工艺，以移除上述导体材料在层间介电层246的顶表面上方的一部分。
图19F是半导体装置100的部分示意图，其中移除了一些膜层。如图19F所示，在端部，每个半导体通道层206是被鳍状物侧壁间隔物部分236f与内间隔物240所围绕。硬掩模层210留在最顶层的半导体通道层206上，而栅极侧壁间隔物部分236g则形成在硬掩模层210的上方。
图20A至图20C、图21A至图21C、图22A至图22E、图23A至图23E及图24A至图24E示意性地示出根据本发明实施例的另一实施形态的半导体装置200a的制造方法的各种阶段。半导体装置200a是通过前文讨论的方法100所制造。半导体装置200a实质上相似于半导体装置200，除了如图20A、图21B及图20C所示，在操作步骤118形成的侧壁间隔物层236包括空气间隙262以外。
如图20A与图20C所示，空气间隙262是形成在混合式鳍状物220与鳍状物结构214之间的沟槽中的侧壁间隔物层236中。一或多个空气间隙262可以是沉积条件及/或混合式鳍状物220与鳍状物结构214之间的沟槽的几何形状的结果。在操作步骤120之后，可以使空气间隙262暴露于源极/漏极凹部238，如图20A、图21B及图20C所示。在操作步骤122之后，如图22A、图22B、图22C、图22D与图22E所示，空气间隙262在间隔层204的凹陷、蚀刻之后留下。在操作步骤124形成内间隔物240的期间，如图23A、图23B、图23C、图23D与图23E所示，暴露的空气间隙262被内间隔物240的材料所填充，在鳍状物侧壁间隔物部分236f中形成填充间隔物264。图24A、图24B、图24C、图24D与图24E示意性地示出在形成栅极接触部件260与源极/漏极接触部件258之后的半导体装置200a。如图24C所示，外延源极/漏极部件242的通道表面242c是在端面206e与半导体通道层206接触。通道表面242c亦接触内间隔物240、鳍状物侧壁间隔物部分236f及填充间隔物264。
本文叙述的各种实施例或范例提供优于现有技术的数个优点。通过沿着半导体鳍状物结构的侧壁延伸侧壁间隔物，根据本发明实施例的侧壁间隔物沿着半导体通道的堆叠物具有实质上均匀的轮廓，因此得以实现在内间隔物与侧壁间隔物之间的实质上均匀的保护并消除任何间隙及漏电流。
根据一实施例，提供一种半导体装置。上述半导体装置包括：一源极/漏极部件；一第一通道层与一第二通道层，与上述源极/漏极部件接触；以及一侧壁间隔物，与上述源极/漏极部件接触，其中上述侧壁间隔物包括一第一鳍状物侧壁间隔物部分、一第二鳍状物侧壁间隔物部分及一栅极侧壁间隔物部分，上述栅极侧壁间隔物部分连接上述第一鳍状物侧壁间隔物部分与上述第二鳍状物侧壁间隔物部分，上述第一鳍状物侧壁间隔物部分接触上述第一通道层与上述第二通道层的第一侧壁，上述第二鳍状物侧壁间隔物部分接触上述第一通道层与上述第二通道层的第二侧壁。
在一实施例中，上述半导体装置还包括：一内间隔物，接触上述侧壁间隔物。在一实施例中，上述内间隔物包括一顶表面、一底表面与第一侧壁及第二侧壁，上述底表面与上述顶表面为相反面，上述第一侧壁及上述第二侧壁连接上述底表面与上述顶表面，上述顶表面与上述第一通道层接触，上述底表面与上述第二通道层接触，上述第一侧壁与上述第一鳍状物侧壁间隔物部分接触，而上述第二侧壁与上述第二鳍状物侧壁间隔物部分接触。在一实施例中，上述内间隔物与上述侧壁间隔物包括相同材料。在一实施例中，上述内间隔物与上述侧壁间隔物包括不同材料。在一实施例中，上述半导体装置还包括：一填充物间隔物，形成在上述第一鳍状物侧壁间隔物部分中。在一实施例中，上述填充物间隔物与上述内间隔物是从相同材料形成。在一实施例中，上述半导体装置还包括：一硬掩模层，形成在上述第一通道层与上述侧壁间隔物之间。在一实施例中，上述硬掩模层与上述栅极侧壁间隔物部分接触并连接上述第一鳍状物侧壁间隔物部分与上述第二鳍状物侧壁间隔物部分。
根据另一实施例，提供一种半导体装置。上述半导体装置包括：一第一半导体通道层与一第二半导体通道层；一内间隔物，形成在上述第一半导体通道层与上述第二半导体通道层之间且在上述第一半导体通道层与上述第二半导体通道层的端部；一栅极介电层，形成在上述第一半导体通道层与上述第二半导体通道层上及上述内间隔物上；一栅极电极层，形成在上述栅极介电层上；以及一侧壁间隔物，与上述第一半导体通道层和上述第二半导体通道层及上述栅极介电层接触。
在一实施例中，上述内间隔物与上述侧壁间隔物包括不同材料。在一实施例中，每个上述第一半导体通道层与上述第二半导体通道层包括一顶表面、一底表面与第一侧壁及第二侧壁，上述第一侧壁及上述第二侧壁连接上述底表面与上述顶表面，上述侧壁间隔物与上述第一半导体通道层和上述第二半导体通道层的第一侧壁和第二侧壁接触，上述内间隔物与上述第二半导体通道层的顶表面和上述第一半导体通道层的底表面接触。在一实施例中，上述半导体装置还包括：一硬掩模层，形成在上述第一半导体通道层的顶表面上。
根据又另一实施例，提供一种半导体装置的形成方法。上述半导体装置的形成方法包括：形成一鳍状物结构，上述鳍状物结构包括二个或超过二个通道层与二个或超过二个间隔层，上述二个或超过二个间隔层形成在上述二个或超过二个通道层之间；在上述鳍状物结构的侧壁上形成多个披覆层；形成多个混合式鳍状物相邻于上述披覆层；在上述鳍状物结构的上方、上述披覆层的上方及上述混合式鳍状物的上方沉积一牺牲栅极电极层；将上述牺牲栅极电极层图形化，以形成一牺牲栅极结构；通过移除被上述牺牲栅极结构暴露的上述披覆层而在上述鳍状物结构的侧壁与上述混合式鳍状物的侧壁之间形成多个沟槽；形成一侧壁间隔物，其与上述鳍状物结构的侧壁接触；将上述鳍状物结构凹陷、蚀刻；将上述二个或超过二个间隔层凹陷、蚀刻，形成多个内间隔物而取代被凹陷的间隔层；以及形成多个源极/漏极部件。
在一实施例中，上述侧壁间隔物的形成，包括：在上述牺牲栅极结构上以及在上述鳍状物结构的侧壁与上述混合式鳍状物的侧壁之间的上述沟槽中，沉积一绝缘材料。在一实施例中，上述绝缘材料的沉积，包括：在上述鳍状物结构的侧壁与上述混合式鳍状物的侧壁之间的上述沟槽中，形成空气间隙。在一实施例中，上述侧壁间隔物的形成，还包括：将上述绝缘材料蚀刻，以暴露上述空气间隙。在一实施例中，上述半导体装置的形成方法还包括：在上述二个或超过二个通道层的最顶层上形成一硬掩模层；以及在上述硬掩模层上沉积一顶间隔层，其中上述披覆层是形成在上述硬掩模层的侧壁上与上述顶间隔层的侧壁上。在一实施例中，上述半导体装置的形成方法还包括：在沉积上述绝缘材料之前，移除上述顶间隔层以暴露上述硬掩模层。在一实施例中，上述半导体装置的形成方法还包括：在上述披覆层之间的上述混合式鳍状物上，形成多个高介电常数介电部件。
前述内文概述了许多实施例的特征，使所属技术领域中技术人员可以从各个方面更佳地了解本发明实施例。所属技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中技术人员也应了解这些均等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置，包括：
一源极/漏极部件；
一第一通道层与一第二通道层，与该源极/漏极部件接触；以及
一侧壁间隔物，与该源极/漏极部件接触，其中该侧壁间隔物包括一第一鳍状物侧壁间隔物部分、一第二鳍状物侧壁间隔物部分及一栅极侧壁间隔物部分，该栅极侧壁间隔物部分连接该第一鳍状物侧壁间隔物部分与该第二鳍状物侧壁间隔物部分，该第一鳍状物侧壁间隔物部分接触该第一通道层与该第二通道层的第一侧壁，该第二鳍状物侧壁间隔物部分接触该第一通道层与该第二通道层的第二侧壁。
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