CN113013100A - 用于形成半导体器件的方法 - Google Patents

用于形成半导体器件的方法 Download PDF

Info

Publication number
CN113013100A
CN113013100A CN202011292567.2A CN202011292567A CN113013100A CN 113013100 A CN113013100 A CN 113013100A CN 202011292567 A CN202011292567 A CN 202011292567A CN 113013100 A CN113013100 A CN 113013100A
Authority
CN
China
Prior art keywords
dielectric material
depositing
sidewalls
deposition
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011292567.2A
Other languages
English (en)
Inventor
梁顺鑫
王振翰
林耕竹
上野哲嗣
陈婷婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/937,237 external-priority patent/US11901220B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113013100A publication Critical patent/CN113013100A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

本发明涉及一种用于形成半导体器件的方法，该方法包括在相应的第一端子和第二端子的第一侧壁和第二侧壁之间形成开口。第一侧壁和第二侧壁彼此相对。该方法还包括以第一沉积速率在开口的顶部上沉积第一介电材料，以及以第二沉积速率在第一介电材料上以及在第一侧壁和第二侧壁上沉积第二介电材料。第二介电材料以及第一侧壁和第二侧壁截留气袋。该方法还包括对第二介电材料执行处理工艺。

Description

用于形成半导体器件的方法
技术领域
本发明的实施例涉及用于形成半导体器件的方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC发展的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常增加，而几何尺寸(例如，可以使用制造工艺产生的最小的组件或线)减小。这种按比例缩小工艺通过提高生产效率和降低相关成本来提供益处。
发明内容
本发明的实施例提供了一种用于形成半导体器件的方法，包括：在相应的第一端子和第二端子的第一侧壁和第二侧壁之间形成开口，其中，所述第一侧壁和所述第二侧壁彼此相对；以第一沉积速率在所述开口的顶部上沉积第一介电材料；以第二沉积速率在所述第一介电材料上以及在所述第一侧壁和所述第二侧壁上沉积第二介电材料，其中，所述第二介电材料以及所述第一侧壁和所述第二侧壁截留气袋；以及对所述第二介电材料执行处理工艺。
本发明的另一实施例提供了一种用于形成半导体器件的方法，包括：在衬底上形成栅极结构和源极/漏极(S/D)接触件；沉积第一介电材料，其中：所述第一介电材料的第一部分位于所述栅极结构的侧壁的顶部上；并且所述第一介电材料的第二部分位于所述源极/漏极接触件的侧壁的顶部上；沉积第二介电材料，其中：所述第二介电材料的第一部分位于所述第一介电材料的第一部分上和所述栅极结构的侧壁上；并且所述第二介电材料的第二部分位于所述第一介电材料的第二部分上和所述源极/漏极接触件的侧壁上，其中，继续沉积所述第二介电材料，直到所述第二介电材料的第一部分和第二部分彼此接触；以及对沉积的第二介电材料执行氧处理工艺。
本发明的又一实施例提供了一种用于形成半导体器件的方法，包括：在衬底的顶面上方以及在半导体器件的第一端子与第二端子之间形成开口；沉积第一介电材料，其中：所述第一介电材料的第一部分位于所述第一端子的侧壁的顶部上；并且所述第一介电材料的第二部分位于所述第二端子的侧壁的顶部上；沉积第二介电材料，其中：所述第二介电材料的第一部分位于所述第一介电材料的第一部分上；并且所述第二介电材料的第二部分位于所述第一介电材料的第二部分上，其中，在由所述第二介电材料、所述第一端子和所述第二端子以及所述衬底围绕的所述开口中截留有气袋；以及对沉积的第二介电材料执行氧处理工艺。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的示出和讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体结构的等距视图。
图2至图6是根据一些实施例的各种部分形成的半导体结构的截面图。
图7是根据一些实施例的在半导体结构中形成双层密封结构的方法的流程图。
图8示出了根据一些实施例的半导体结构中的双层密封结构的形成期间发生的化学反应。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
如本文所用，术语“标称”是指在产品或工艺的设计阶段期间设置的、用于组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值。值的范围通常是由于制造工艺或公差的微小变化。
在此使用的术语“约”和“基本上”表示给定数量的值，该数量可以基于与主题半导体器件相关的特定技术节点而变化。在一些实施例中，基于特定技术节点，术语“约”和“基本上”可以指示给定数量的值，该值在例如目标值的5％之内变化(例如，目标值的±1％、±2％、±3％、±4％、±5％)。
可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建具有例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
随着诸如金属氧化物半导体场效应晶体管(“MOSFET”)的平面半导体器件通过各种技术节点按比例缩小，已提出了提高器件密度和速度的其他方法。一种方法是鳍式场效应晶体管(“finFET”)器件，该器件是三维FET，包括从衬底延伸的鳍式沟道的形成。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们在保持栅极控制和减轻短沟道效应的同时大幅度缩放。栅极堆叠件用于平面和三维FET中，用于控制半导体器件的导电性。可以通过替换栅极工艺形成包括用于finFET器件的栅极介电层和栅电极的栅极堆叠件，其中，多晶硅牺牲栅极结构由金属栅极结构代替。在沟道与栅电极之间形成诸如高k介电层(例如，介电常数大于约3.9的介电层)的栅极介电层。间隔件可以设置在栅极堆叠件的侧壁上，以在制造工艺期间保护栅极结构，诸如离子注入、栅极替换工艺、外延源极/漏极结构形成以及其他合适的工艺。可以使用气隙代替间隔件，以降低有效介电常数，进而可以减小寄生电容并且改进器件性能。可以通过在半导体器件的端子之间的开口上方沉积密封材料来形成气隙，使得在端子之间截留空气袋。由于空气的介电常数通常低于介电材料，因此可以降低有效介电常数。然而，密封材料中的缝隙会导致半导体器件中的缺陷。例如，用于形成气隙结构的制造工艺通常涉及多个蚀刻和清洁工艺，这些工艺可以通过缝隙蚀刻穿过密封材料的部分并且造成对气隙的损坏，诸如引起密封材料的塌陷或在气隙内截留化学溶液。损坏的气隙结构会导致半导体器件中的缺陷，并且导致低器件良率，甚至导致器件故障。
为了解决上述缺点，本发明提供了半导体器件及其制造方法，以提供用于在半导体器件中产生无缝密封层的简单且成本有效的结构和工艺。无缝密封层可以用于密封开口并且在半导体器件的端子之间形成气隙。具体地，可以通过沉积第一密封材料，沉积第二密封材料以及对沉积的第一和第二密封材料执行至少一个处理工艺来形成双层密封材料。第一和第二密封材料可以是介电材料。在一些实施例中，可以使用碳氧化硅(SiCO)形成第一密封材料和第二密封材料。第一密封材料沉积在朝向开口顶部的相对侧壁的部分上，并且第二密封材料沉积在第一密封材料上以及开口中的暴露表面上。第二密封材料沉积在相对的侧壁上的第一密封材料上。第二密封材料的沉积工艺至少持续到来自相对侧壁的第二密封材料合并以在相对侧壁之间形成封闭空间为止。可以对沉积的第一密封材料和第二密封材料执行处理工艺，使得通过至少第二密封材料的膨胀来去除缝隙。在一些实施例中，处理工艺可以是在氧气周围环境中执行的退火工艺。在一些实施例中，可以以比第二密封材料更大的沉积速率来沉积第一密封材料。在一些实施例中，可以使用诸如四甲基二硅氧烷(TMDSO)、氢气、氧气和任何其他合适的前体的前体来形成第一密封材料和第二密封材料。通过沉积双层密封材料(诸如碳氧化硅)以及随后对沉积的双层密封材料进行处理工艺来形成密封材料，可以防止损坏下面的结构，诸如金属源极/漏极结构的氧化。
图1是示例性鳍式场效应晶体管(finFET)结构的等距视图。图2至图7提供了根据一些实施例的各种示例性半导体结构和制造工艺，示出了具有气隙和密封材料的多间隔件结构的形成。本文提供的制造工艺是示例性的，并且可以执行根据本发明的可选工艺(尽管在这些图中未示出)。
图1是根据一些实施例的finFET的等距视图。FinFET 100可以包括在微处理器、存储器单元或其他集成电路中。图1中的finFET 100的视图是出于说明目的而示出的，并且可能未按比例绘制。FinFET 100可以包括其他合适的结构，诸如附加间隔件、衬垫层、接触结构以及任何其他合适的结构，为了清楚起见在图1中未示出。
FinFET 100可以形成在衬底102上，并且可以包括具有鳍区域121和S/D区域106的鳍结构104、设置在鳍结构104上的栅极结构108、设置在每个栅极结构108的相对侧上的间隔件110以及浅沟槽隔离(STI)区域112。图1示出了五个栅极结构108。然而，基于本文的公开，finFET 100可以具有更多或更少的栅极结构。此外，finFET 100可以通过使用其他结构组件(诸如S/D接触结构、栅极接触结构、导电通孔、导线、介电层和钝化层)合并到集成电路中，而在此为了清楚省略了这些结构。
衬底102可以是半导体材料，诸如硅。在一些实施例中，衬底102包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102包括(i)诸如锗的基本半导体；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)它们的组合。此外，可以根据设计要求来掺杂衬底102(例如，p型衬底或n型衬底)。在一些实施例中，衬底102可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
鳍结构104表示finFET 100的载流结构，并且可以沿着Y轴横穿并且穿过栅极结构108。鳍结构104可以包括：(i)鳍区域121的位于栅极结构108下方的部分；以及(ii)设置在鳍区域121的部分上的S/D区域106，形成在每个栅极结构108的相对侧上。栅极结构108下方的鳍结构104的鳍区域121的部分(图1中未示出)可以在STI区域112之上延伸，并且可以由相应的一个栅极结构108包裹。可以回蚀刻栅极结构108的相对侧上的鳍区域121，使得S/D区域106可以外延生长在鳍区域121的回蚀刻的部分上。
鳍结构104的鳍区域121可以包括与衬底102相似的材料。S/D区域106可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料是与衬底102相同的材料。在一些实施例中，外延生长的半导体材料包括与衬底102不同的材料。外延生长的半导体材料可以包括：(i)半导体材料，诸如锗和硅；(ii)化合物半导体材料，诸如砷化镓和砷化铝镓；或(iii)半导体合金，诸如硅锗和磷砷化镓。鳍结构104的其他材料在本发明的范围内。
在一些实施例中，可以通过(i)化学气相沉积(CVD)(诸如通过低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、或适当的CVD工艺)；(ii)分子束外延(MBE)工艺；(iii)合适的外延工艺；和(iv)它们的组合来生长S/D区域106。在一些实施例中，可以通过外延沉积/部分蚀刻工艺来生长S/D区域106，该外延沉积/部分蚀刻工艺至少重复一次外延沉积/部分蚀刻工艺。这种重复的沉积/部分蚀刻工艺也称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)来生长S/D区域106，其中添加蚀刻气体以促进鳍结构的暴露表面上的半导体材料的选择性生长，而不是在绝缘材料上(例如，STI区域112的介电材料)。外延生长S/D区域106的其他方法在本发明的范围内。
S/D区域106可以是p型区域或n型区域。在一些实施例中，p型S/D区域106可以包括SiGe，并且可以在外延生长期间使用诸如硼、铟和镓的p型掺杂剂原位掺杂。对于p型原位掺杂，可以使用p型掺杂前体，诸如乙硼烷(B2H6)、三氟化硼(BF3)和其他p型掺杂前体。在一些实施例中，n型S/D区域106可以包括Si并且可以在外延生长工艺期间使用诸如磷和砷的n型掺杂剂原位掺杂。对于n型原位掺杂，可以使用诸如磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和其他n型掺杂前体。在一些实施例中，不原位掺杂S/D区域106，并且执行离子注入工艺以掺杂S/D区域106。
间隔件110可以包括形成在栅极结构108的侧壁上并且与介电层118接触的间隔件部分110a、形成在鳍结构104的侧壁上的间隔件部分110b以及形成为STI区域106上的保护层的间隔件部分110c。每个间隔件部分也可以是包括多于一个间隔件结构的多间隔件结构。例如，间隔件部分110a可以包括多于一个的间隔件和在栅极结构108和鳍结构104之间形成的气隙。可以在气隙上方形成密封材料以封闭并且保护气隙免于随后的制造工艺的影响。为了简单起见，气隙和密封材料未在图1中示出。间隔件110可以包括绝缘材料，诸如氧化硅、氮化硅、低k材料和它们的组合。间隔件110可以具有介电常数小于3.9(例如，小于3.5、3和2.8)的低k材料。由于气隙可以具有约1的介电常数，所以与使用低k材料形成的间隔件相比，可以进一步减小间隔件110的有效介电常数。可以使用诸如原子层沉积(ALD)的合适的沉积工艺来形成用于间隔件110的低k材料。在一些实施例中，可以使用CVD、LPCVD、UHVCVD、RPCVD、物理气相沉积(PVD)、任何其他合适的沉积工艺和它们的组合来沉积间隔件110。可以通过在栅极结构108和S/D区域106之间形成的开口的顶部上沉积第一密封材料，随后在第一密封材料上沉积第二密封材料以形成具有截留在开口中的空气的外壳，来形成密封材料。间隔件110和密封材料的其他材料和厚度在本发明的范围内。
每个栅极结构108可以包括栅电极116、与栅电极116相邻并且接触的介电层118以及栅极覆盖层120。栅极结构108可以通过栅极置换工艺形成。
在一些实施例中，介电层118可以使用高k介电材料(例如，介电常数大于约3.9的介电材料)形成。介电层118可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，介电层118可以包括(i)氧化硅、氮化硅和/或氮氧化硅的层，(ii)高k介电材料，诸如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2和ZrSiO2，(iii)高k介电材料，具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)的氧化物或(iv)它们的组合。高k介电层可以通过ALD和/或其他合适的方法形成。在一些实施例中，介电层118可以包括单层或绝缘材料层的堆叠件。用于介电层118的其他材料和形成方法在本发明的范围内。例如，介电层118的部分形成在诸如STI区域112的顶面的水平表面上。尽管在图1中不可见，介电层118也可以形成在栅电极116下方的鳍区域121的顶部和侧壁上。如图1所示，在一些实施例中，介电层118也形成在栅电极116的侧壁与间隔件部分110a之间。在一些实施例中，介电层118的厚度118t在约1nm至约5nm的范围内。
栅电极116可以包括栅极功函金属层122和栅极金属填充层124。在一些实施例中，栅极功函金属层122设置在介电层118上。栅极功函金属层122可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括具有彼此相似或不同的功函数的金属。在一些实施例中，栅极功函金属层122可以包括例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、氮碳化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和它们的组合。栅极功函金属层122可以使用合适的工艺形成，诸如ALD、CVD、PVD、镀或它们的组合。在一些实施例中，栅极功函金属层122具有在约2nm至约15nm范围内的厚度122t。用于栅极功函金属层122的其他材料、形成方法和厚度在本发明的范围内。
栅极金属填充层124可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，栅极金属填充层124可以包括合适的导电材料，诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和它们的组合。栅极金属填充层124可以通过ALD、PVD、CVD或其他合适的沉积工艺形成。用于栅极金属填充层124的其他材料和形成方法在本发明的范围内。
在一些实施例中，栅极覆盖层120可以具有在从约5nm到约50nm的范围内的厚度120t，并且可以在finFET 100的后续处理期间保护栅极结构108。栅极覆盖层120可以包括氮化物材料，诸如氮化硅、富硅氮化物和氮氧化硅。用于栅极覆盖层120的其他材料在本发明的范围内。
STI区域112可以将finFET100与和衬底102集成或沉积在衬底102上的相邻有源和无源元件(在此未示出)电隔离。STI区域112可以具有介电材料，诸如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和其他合适的绝缘材料。在一些实施例中，STI区域112可以包括多层结构。鳍结构104、S/D区域106、栅极结构108、间隔件110和STI区域112的横截面形状是示例性的，并且不旨在限制。
图2至图6提供了根据一些实施例的各种示例性半导体结构和制造工艺，示出了具有气隙和无缝密封层的间隔件结构的形成。图7是根据本发明的一些实施例的在半导体结构中形成气隙和无缝密封层的方法700的流程图。基于本文的公开，可以执行方法700中的其他操作。此外，方法700的操作可以以不同的顺序执行和/或改变。
具有无缝密封层的气隙可提供减少和/或消除对在间隔件结构之间形成的气隙的损坏的益处。制造工艺可以用于形成平面半导体器件或垂直半导体器件，诸如finFET。在一些实施例中，图2至图7中所示的制造工艺可以用于形成与以上在图1中描述的finFET结构类似的的半导体结构。例如，如从图1所示的切割线A-A’可以看出，图2至图7所示的半导体结构可以类似于在制造的不同阶段期间的finFET 100。
参考图7的操作702，根据一些实施例，在衬底上形成源极/漏极区域和栅极堆叠件。图2是在衬底上方形成三个相邻的栅极结构208和两个源极/漏极接触件230之后的半导体结构200的截面图。衬底可以包括鳍区域221。每个栅极堆叠件(诸如栅极结构208)包括栅极介电层218和栅电极216。栅极介电层218可以形成在栅电极216的侧壁和底面上。用于半导体器件(诸如finFET)的沟道区域可以形成在鳍区域221中和栅极结构208下方。
鳍区域221可以是在衬底上形成的载流半导体结构。例如，鳍区域221可以类似于以上在图1中描述的鳍区域121。在一些实施例中，鳍区域221可以包括半导体材料，诸如锗、硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑酸铟、碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟、砷化铝镓、任何合适的材料和它们的组合。在一些实施例中，鳍区域221可以掺杂有p型或n型掺杂剂。
栅极介电层218可以形成在鳍区域221上并且可以使用高k介电材料形成。栅极介电层218可以通过CVD、ALD、PVD、电子束蒸发或其他合适的工艺来沉积。在一些实施例中，栅极介电层218可以包括高k介电材料，诸如HfO2。在一些实施例中，栅极介电层218可以包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2和ZrSiO2。在一些实施例中，栅极介电层218可以类似于以上在图1中描述的介电层118。
栅电极216可以形成在栅极介电层218上，并且可以包括单个金属层或金属层的堆叠件。栅极结构208还可以包括功函层，并且为了简单起见在图2中未示出。金属层的堆叠件可以包括具有彼此相似或不同的功函数的金属。在一些实施例中，栅电极216可以由导电材料形成，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金和它们的组合。可以使用诸如ALD、CVD、PVD、镀和它们的组合的合适的沉积工艺来形成栅电极216。用于栅电极216的其他材料和形成方法在本发明的范围内。在一些实施例中，可以使用栅极替换工艺来形成栅电极216，其中去除多晶硅栅极，并且在去除的多晶硅栅的位置形成金属栅电极。
可以在栅极结构208的侧壁上形成间隔件结构。在一些实施例中，栅极结构可以包括栅电极、介电层、间隔件、任何其他合适的结构，并且为了便于参考而统称为栅极结构。在一些实施例中，可以在栅极介电层218的侧壁上和鳍区域221的顶面上形成间隔件210和212。在栅极结构208的侧壁上形成间隔件结构以在随后的处理期间保护栅极结构208。在一些实施例中，间隔件210可以具有L形横截面，其中垂直部分形成在栅极介电层218的侧壁上，并且水平部分形成在鳍区域221的顶面上。间隔件210可以使用介电材料形成，诸如碳氮化硅、氮化硅、氧化硅、任何合适的介电材料和它们的组合。在一些实施例中，对于使用碳氮化硅形成的间隔件210，碳原子含量可以小于约30％。在一些实施例中，间隔件210的碳原子含量可以在约20％至约30％之间。还可以形成附加间隔件，诸如间隔件212。例如，间隔件212可以形成在间隔件210的水平部分上、鳍区域221的顶面上或在这两者上。在一些实施例中，间隔件212可以使用诸如硅的介电材料形成。在一些实施例中，形成间隔件210和212的材料可以具有高蚀刻选择性(例如，大于约10)，使得当去除间隔件212时，间隔件210可以保持基本完好。在一些实施例中，间隔件210和212可以使用任何合适的介电材料形成，诸如氮化硅、氮氧化硅、碳化硅、碳氧化硅、玻璃上硅(SOG)、四乙氧基硅烷(TEOS)、PE氧化物、HARP形成的氧化物和它们的组合。在一些实施例中，可以使用低k介电材料来形成间隔件210和212。
源极/漏极(S/D)区域240可以形成在鳍区域221中。S/D区域240可以是p型区域或n型区域。在一些实施例中，p型S/D区240可以包括SiGe，并且可以在外延生长工艺期间使用诸如硼、铟和镓的p型掺杂剂原位掺杂。对于p型原位掺杂，可以使用p型掺杂前体，诸如B2H6、BF3和其他p型掺杂前体。在一些实施例中，n型S/D区240可以包括Si并且可以在外延生长工艺期间使用诸如磷和砷的n型掺杂剂原位掺杂。对于n型原位掺杂，可以使用n型掺杂前体，诸如PH3、AsH3和其他n型掺杂前体。在一些实施例中，未原位掺杂S/D区域240，并且执行离子注入工艺以掺杂S/D区域240。在一些实施例中，S/D区域可以类似于上面在图1中描述的S/D区域106。
源极/漏极(S/D)接触件230可以与源极/漏极区域240物理和电接触。可以通过在相邻的栅极结构208之间沉积导电材料来形成S/D接触件230。例如，可以在间隔件212之间形成开口以暴露下面的S/D区域240。可以执行沉积工艺以在开口中沉积导电材料，使得可以制成电连接。在一些实施例中，可以在沉积导电材料之前在开口中沉积接触蚀刻停止层(CESL)214。导电材料沉积工艺的示例可以包括PVD、溅射、电镀、化学镀、任何合适的沉积工艺和它们的组合。可以在沉积工艺之后执行平坦化工艺，使得栅电极216、间隔件210和212、CESL214以及导电/漏极接触件230的顶面可以基本共面(例如，平坦的表面)。在一些实施例中，可以使用钨、铝、钴、银、任何合适的导电材料和它们的组合来形成S/D接触件230。
类似于图1中描述的finFET 100，半导体结构200可以形成在衬底上，其中鳍区域221从STI区域突出。从图2所示的半导体结构200的截面图中看不到STI区域，但是为了便于描述，STI区域的顶面由虚线222表示。
参考图7的操作704，根据一些实施例，去除一个或多个间隔件以在半导体器件的端子之间形成开口。图3是在去除一个或多个间隔件以形成开口之后的半导体器件的截面图。可以去除栅电极216和S/D接触件230之间的间隔件中的一个或多个间隔件。例如，可以去除间隔件212以形成由间隔件210和CESL 214围绕的开口302。可以使用一种或多种蚀刻工艺来去除间隔件212。在一些实施例中，可以使用相对于半导体结构200中的其他结构对间隔件212具有高的蚀刻选择性的蚀刻工艺来去除间隔件212，同时保持其他暴露的结构完整。例如，可以使用碳氮化硅来形成间隔件212，并且可以使用湿蚀刻工艺和/或等离子体蚀刻来选择性地去除间隔件212。例如，可以使用硅材料和将四氟化氮和氢气用作前体并且用于选择性地去除间隔件212的电容耦合等离子体(CCP)蚀刻工艺来形成间隔件212。在一些实施例中，等离子体蚀刻工艺可以在约0℃至约100℃之间的温度下执行。例如，处理温度可以在约0℃至约30℃之间、在约30℃至约60℃之间、在约60℃至约100℃之间或任何合适的温度范围。在一些实施例中，可以在约500毫托与约5托之间的室压力下执行等离子体蚀刻工艺。例如，室压力可以在约500毫托与约2托之间、在约2托与约5托之间或者任何合适的压力。
图4A至图4C是示出根据一些实施例的形成在半导体器件的开口中的无缝密封材料的截面图。图4A至图4C是图3的区域304的放大图。其他结构可以包括在图4A至图4C所示的结构中，并且为了简化起见而未示出。
参考图7的操作706，根据一些实施例，第一密封材料沉积在半导体器件中的开口的至少拐角上。图4A是示出在沉积第一密封材料之后的半导体器件的截面图。第一密封材料412沉积在栅电极216、栅极介电层218、S/D接触件230和CESL 214的顶面上。在一些实施例中，第一密封材料412也可以沉积在开口302中。例如，可以将第一密封材料412沉积在间隔件210和CESL 214的侧壁上。在一些实施例中，可以将第一密封材料412沉积在开口302的底部上，诸如在鳍区域221上形成的间隔件210的水平部分的顶面上。在一些实施例中，如果鳍区域221的顶面的部分暴露在间隔件210和CESL 214之间，则第一密封材料412也可以形成在鳍区域221上。第一密封材料412可以包括形成在间隔件210和CESL214上的拐角部分412A。间隔件210和CESL 214的顶面可以分别具有圆形拐角410A和414A，以促进第一密封材料412的拐角部分412A的生长。与具有直角或锐利边缘的拐角相比，圆形拐角410A和414A的弯曲表面可以减少在第一密封材料412中形成空隙或不连续。第一密封材料412的拐角部分412A可以使圆形拐角410A和414A的弯曲表面轮廓化。第一密封材料可以具有形成在栅电极216、栅极介电层218和S/D接触件230的顶面上的水平部分412B，以保护它们免受随后的制造工艺的影响。例如，水平部分412B可以防止在随后的蚀刻或处理工艺期间下面的材料的氧化。水平部分412B的厚度T1可以在约10nm至约40nm之间。在一些实施例中，厚度T1可以在约10nm至约15nm之间、在约15nm至约30nm之间、在约30nm至约40nm之间或者任何合适的厚度。厚度T1的增加可以为下面的结构(例如金属接触件或栅极结构)提供更好的保护，使其免受后续处理(诸如蚀刻或清洁工艺)的影响。另外，可以调整厚度T1以提供相对的拐角部分412A的标称开口轮廓。例如，增加厚度T1可以减小相对的拐角部分412A之间的距离，这进而可以通过减少沉积在拐角部分412A下方的第二密封材料的量而形成具有更大体积的气隙。
第一密封材料412可以通过调整延伸到开口302中的第一密封材料412的深度来影响栅电极216和S/D接触件230之间随后形成的气隙的体积。具体来说，第一密封材料412的拐角部分412A可以通过形成在间隔件210和CESL 214的侧壁上而延伸到开口302中。开口302可以具有深度H1，并且拐角部分412A在开口302中的更大的延伸深度H2可以提供开口302中的较小的随后形成的气隙(图4A中未示出)。例如，H2与H1的比率的较大值可以在开口302中留下用于待形成的气隙的较小的体积。在一些实施例中，开口302具有可以在约30nm与约60nm之间的高度H1。在一些实施例中，延伸深度H2可以在约10nm与约20nm之间。在一些实施例中，H1与H2的比率可以在约11与约2之间。在一些实施例中，可以对第一密封材料412执行诸如化学机械抛光工艺(CMP)的平坦化工艺，并且高度H1和H2可以减小。例如，在平坦化工艺之后，高度H1可以在约25nm与约55nm之间，并且高度H2可以在约5nm与约15nm之间。
第一密封材料412可以使用任何合适的介电材料形成。在一些实施例中，第一密封材料412可以使用提供足够的机械强度以支撑气隙结构和耐化学性以防止随后的化学工艺影响的材料形成。在一些实施例中，第一密封材料412可以包括硅-氧或硅-碳交联。例如，第一密封材料412可以使用碳氧化硅材料形成。可以调整碳氧化硅材料的氧和碳原子含量以实现第一密封材料412的各种特性。例如，增加第一密封材料412的氧原子含量可以减少第一密封材料412中的电流泄漏。增加第一密封材料412中的碳原子含量可以提供第一密封材料412相对于诸如间隔件210和214的相邻结构的增加的蚀刻选择性。在一些实施例中，使用碳氧化硅形成的第一密封材料412的硅原子含量可以在约28％和约35％之间。例如，硅原子含量可以在约28％至约31％之间、在约31％至约35％之间或任何合适的范围。在一些实施例中，第一密封材料412的氧原子含量可以在约35％至约52％之间。例如，氧原子含量可以在约35％至约45％之间、在约45％至约52％之间或任何合适的范围。在一些实施例中，第一密封材料412的碳原子含量可以在约15％至约35％之间。例如，碳原子含量可以在约15％至约25％之间、在约25％至约35％之间或任何合适的范围。在一些实施例中，可以使用自由基CVD、CVD、ALD、LPCVD、UHVCVD、RPCVD、PVD、任何其他合适的沉积工艺和它们的组合来沉积第一密封材料412。在一些实施例中，可以使用具有离子过滤器的自由基CVD工艺来沉积第一密封材料412。
参考图7，第一密封材料412的沉积可以包括一个或多个操作。例如，沉积可以包括使前体流动到沉积室中的第一操作706A。前体可以提供一种或多种以下键合类型：硅-氧、硅-氢和硅-碳。在一些实施例中，前体为气相并且可以包括例如四甲基二硅氧烷(TMDSO)、氢气和氧气。也可以包括其他合适的前体。氢气与氧气的流量比率可以大于约20，以最小化下面的材料的氧化，同时促进沉积所需的化学反应。例如，氢气与氧气的流量比率可以在约20与约30之间。沉积还可以包括第二操作706B，该第二操作706B包括激活等离子体并且用于在其气相中激活前体以形成硅-氧和硅碳交联。沉积工艺可以包括处理工艺的第三操作706C，以减少来自沉积的密封材料的氧含量。该处理工艺可以在氢气室环境中执行。在一些实施例中，可以在具有任何合适类型的气体(诸如氩气、氮气和任何合适的气体)的室环境中执行处理工艺。在一些实施例中，可以在约300℃至约700℃之间的温度下执行沉积工艺。例如，沉积温度可以在约300℃至约500℃之间、在约500℃至约700℃之间和在任何合适的温度下。在一些实施例中，沉积和处理工艺可以循环执行，诸如循环工艺沉积-处理工艺。例如，沉积和处理工艺之后可以是另一沉积和处理工艺，直到达到第一密封材料的标称厚度或质量。在一些实施例中，循环工艺可包括使前体流入沉积室并且执行一系列激活/处理工艺。在一些实施例中，循环工艺可包括依次执行以下操作：使前体流动，激活前体以及执行处理。在一些实施例中，前体的流动可以在一系列激活/处理工艺之间进行。图8示出了在第一密封材料412的沉积期间发生的示例性化学反应。
可以通过各种沉积参数来调整沉积速率。更大的沉积速度可以促进第一密封材料在弯曲表面410A和414A上的更大累积。较低的沉积速度可以提供第一密封材料412在开口302中的较大的延伸深度H2。可以通过调整各种合适的处理参数来获得较大的沉积速度。在一些实施例中，可以大于约
Figure BDA0002784349100000161
的沉积速率执行沉积工艺。例如，可以以约
Figure BDA0002784349100000162
和约
Figure BDA0002784349100000163
Figure BDA0002784349100000164
之间的速率执行沉积工艺。在一些实施例中，沉积速率可以在约
Figure BDA0002784349100000165
Figure BDA0002784349100000166
至约
Figure BDA0002784349100000167
之间。例如，沉积速率可以为约
Figure BDA0002784349100000168
在一些实施例中，沉积期间较低的室压力或较大的等离子体功率可以提供较大的沉积速率。在一些实施例中，室压力可以在约0.5托和约12托之间。例如，室压力可以在0.5托至约3托之间、在约3托至约7托之间、在约7托至约12托之间以及任何其他合适的范围/值。作为另一个示例，在约4.5托至约5.5托之间的室压力可以提供约35A/min的沉积速率，而在约6托至约7托之间的室压力可以提供约20A/min的较低沉积速率。
沉积的等离子体功率水平也会影响沉积速率。更大的等离子体功率水平可以提供较大的沉积速率。在一些实施例中，等离子体功率水平可以在约500W与约3000W之间。例如，等离子体功率水平可以在约500W与约1000W之间、在约1000W与约2000W之间、在约2000W和约3000W之间以及任何其他合适的功率水平。
第一密封材料412的密度也可以通过沉积参数来调整。增加密封材料412的密度可以提供更大的机械支撑和改进的耐化学性。在一些实施例中，第一密封材料412可具有大于约2.0g/cm3的密度。例如，第一密封材料412的密度可以在约2g/cm3和约2.2g/cm3之间。在一些实施例中，密度可以在约2.2g/cm3至约3.2g/cm3之间。在一些实施例中，可以通过较低的室处理压力和较高的等离子体功率水平来获得较大的密度。在一些实施例中，室处理压力可以在约0.5托和约12托之间。例如，室处理压力可以在约0.5托至约3托之间、在约3托至约8托之间、在约8托至约12托之间以及任何其他合适的范围或值。在一些实施例中，等离子体功率水平可以在约500W至约3000W之间。例如，等离子体功率水平可以在约500W至约2000W之间、在约2000W至约3000W之间以及任何其他合适的范围或值。在一些实施例中，沉积工艺可以使用与离子过滤器的自由基触发的化学反应。在等离子体沉积工艺中使用离子过滤器可以改进所沉积的第一密封材料412的一致性。
第一密封材料412的介电常数可以小于约5。在一些实施例中，第一密封材料412可以具有在约3.2与约5之间的介电常数。第一密封材料412的较低介电常数可以导致半导体器件200的端子的寄生电容较低。在一些实施例中，半导体结构200中的泄漏电流在2MV/cm处可以小于约1E-8A/cm2。
可以对第一密封材料412执行可选的处理工艺，以进一步增加其内部交联的量和/或提高其密度。例如，可以执行氢退火工艺以减少氧含量并且可以在第一密封材料412中形成附加Si-C-Si键。氢处理工艺还可以去除化学副产物，诸如H2O。在一些实施例中，可选的处理工艺可以执行少于约1分钟且大于约5s。例如，处理工艺可以执行约40秒至约1分钟。在一些实施例中，可选的处理工艺可以在低于约5托的室压力下执行。例如，室压力可以设置为约3托。在一些实施例中，可选的处理工艺可以在升高的温度下执行。例如，处理温度可以设置为大于约300℃。在一些实施例中，处理温度可以是约350℃。在一些实施例中，增加处理时间、降低室压力和/或增加处理温度可以增加密度并且产生第一密封材料412的更多交联。
参考图7的操作708，根据一些实施例，第二密封材料沉积在第一密封材料上和开口中。图4B是示出在沉积第二密封材料之后的半导体器件的截面图。第二密封材料432沉积在第一密封材料412、间隔件210和CESL214的表面的部分上。第二密封材料432可以至少包括：(i)沉积在第一密封材料412的拐角部分412A上的拐角部分432A；(ii)沉积在第一密封材料412的412B上的水平部分432B，以及(iii)沉积在间隔件210和CESL 214的侧壁上的垂直部分432C。在一些实施例中，第二密封材料432可以沉积在开口302的底部上，诸如形成在鳍区域221上的间隔件210的水平部分的顶面上。
可以使用任何合适的沉积工艺来沉积第二密封材料432。例如，可以使用CVD工艺沉积第二密封材料432。可以将半导体结构200装载到沉积室中，并且随后毯式沉积密封材料。由于沉积室中的前体必须移动通过形成在第一密封材料412的相对拐角部分412A之间的开口以沉积在开口302的暴露表面上，所以与水平部分412B的顶面相比，前体具有与间隔件210和CESL 214的表面接触的较低的可能性。因此，密封材料以低得多的速率沉积在拐角部分412A下方的开口302中。随着密封材料逐渐累积在第一密封材料412的相对的拐角部分412A上以形成第二密封材料432的拐角部分432A，沉积在一个拐角部分412A上方的拐角部分432A将在区域440处与沉积在相对的拐角部分412A上方的另一拐角部分432A合并。在区域440处，在第二密封材料432的相邻拐角部分432A之间形成缝隙450。水平部分432B的厚度T2可以在约20nm至约50nm之间。在一些实施例中，厚度T2可以在约20nm与约30nm之间、在约30nm与约40nm之间、在约40nm与约50nm之间或者任何合适的厚度。在一些实施例中，厚度T1和T2的总和可以在约40nm至约80nm之间。在一些实施例中，厚度T1和T2的总和可以大于80nm。第二密封材料432的沉积可以继续进行，直到第一密封材料412的拐角部分412A之间的开口被封闭。厚度T2的增加可以提供确保通过沉积第二密封材料432来封闭拐角部分412A之间的开口并且已经形成气隙的益处。
第二密封材料432可以通过调整延伸到开口302中的第二密封材料432的深度来影响栅电极216和S/D接触件230之间随后形成的气隙的体积。具体地，第二密封材料的垂直部分432C通过形成在间隔件210和CESL 214的侧壁上而延伸到开口302中。缝隙450与开口302的底面之间的距离H3可以在约20nm至约50nm之间。较大的深度H3可以提供在栅电极216和S/D接触件230之间形成的较大的气隙442。垂直部分432C的下端与开口302的底面之间的距离H4可以在约0至约45nm之间。
第二密封材料432可以使用任何合适的介电材料形成。在一些实施例中，第二密封材料432可以使用向第一密封材料412提供足够的键合强度的材料形成。在一些实施例中，第二密封材料432可以包括硅-氧或硅-碳交联。例如，第二密封材料432可以使用碳氧化硅材料形成。在一些实施例中，第二密封材料432在其沉积工艺之后的硅、氧和碳原子含量可以类似于第一密封材料412的那些。在一些实施例中，第一和第二密封材料412之间的那些原子含量可以不同。在一些实施例中，可以使用自由基CVD、CVD、ALD、LPCVD、UHVCVD、RPCVD、PVD、任何其他合适的沉积工艺和它们的组合来沉积第二密封材料432。在一些实施例中，可以使用具有离子过滤器的自由基CVD工艺来沉积第二密封材料432。在一些实施例中，第二密封材料432的沉积可以类似于第一密封材料412的沉积工艺。例如，第二密封材料432的沉积工艺可以包括通过使前体流入沉积室中的第一操作708A。在一些实施例中，第二密封材料432可以通过使用包括例如四甲基二硅氧烷(TMDSO)、氢气和氧气的前体的CVD工艺形成。也可以使用其他合适的前体。氢气与氧气的流量比率可以大于约20，以最小化下面的材料的氧化，同时促进沉积所需的化学反应。例如，氢气与氧气的流量比率可以在约20与约30之间。沉积还可以包括第二操作708B，该第二操作708B包括激活等离子体并且用于在其气相中激活前体以形成硅-氧和硅-碳交联。在一些实施例中，可以在约300℃至约700℃之间的温度下执行沉积工艺。例如，沉积温度可以在约300℃至约450℃之间、在约450℃至约700℃之间以及在任何其他合适的温度下。沉积工艺还可以包括第三操作708C，其中对第二密封材料432执行处理工艺。在一些实施例中，处理工艺可以是在氧气环境中执行的退火工艺。在一些实施例中，处理工艺可以类似于以下参考操作710描述的处理工艺。在一些实施例中，处理工艺可以不同。在一些实施例中，第三操作708C可以包括在填充有诸如氩气的非反应气体的沉积室中执行的退火工艺。在一些实施例中，第三操作708C可以是使用氢气执行的处理工艺。在一些实施例中，循环工艺可包括使前体流入沉积室以及执行一系列激活/处理工艺。在一些实施例中，循环工艺可以包括依次执行以下操作：使前体流动，激活前体以及执行处理。在一些实施例中，前体的流动可以在一系列激活/处理工艺之间执行。图8示出了在第二密封材料432的沉积期间发生的示例性化学反应。
可以通过各种沉积参数来调整沉积速率。可以以比第一密封材料412低的沉积速率来沉积第二密封材料432。在一些实施例中，第二密封材料432可以是在第一密封材料412的拐角部分412A和水平部分412B上方的基本上共形的膜沉积。较大的沉积速度可以促进第二密封材料在拐角部分412A处的更大累积。较低的沉积速度可以使第二密封材料432更大地延伸到开口302中。可以通过调整各种合适的处理参数来获得较大的沉积速度。在一些实施例中，可以小于约
Figure BDA0002784349100000191
的沉积速率执行沉积工艺。例如，可以以约
Figure BDA0002784349100000201
和约
Figure BDA0002784349100000202
之间的速率执行沉积工艺。在一些实施例中，沉积期间较低的室压力或较大的等离子体功率可以提供较大的沉积速率。在一些实施例中，室压力可以在约0.5托和约12托之间。例如，室压力可以在0.5托至约3托之间、在约3托至约7托之间、在约7托至约12托之间以及任何其他合适的范围/值。
沉积的等离子体功率水平也会影响沉积速率。较大的等离子体功率水平可以提供较大的沉积速率。在一些实施例中，等离子体功率水平可以在约500W与约3000W之间。例如，等离子体功率水平可以在约500W与约1000W之间、在约1000W与约2000W之间、在约2000W和约3000W之间以及任何其他合适的功率水平。
第二密封材料432的密度也可以通过沉积参数来调整。增加第二密封材料432的密度可以提供更大的机械支撑和改进的耐化学性。在一些实施例中，第二密封材料432可以具有大于约2.0g/cm3的密度。例如，第二密封材料432的密度可以在约2g/cm3和约2.5g/cm3之间。在一些实施例中，密度可以在约2.2g/cm3至约2.5g/cm3之间。在一些实施例中，可以通过较低的室处理压力和较高的等离子体功率水平来获得较大的密度。在一些实施例中，室处理压力可以在约0.5托和约12托之间。例如，室处理压力可以在约0.5托至约3托之间、在约3托至约8托之间、在约8托至约12托之间以及任何其他合适的范围或值。在一些实施例中，等离子体功率水平可以在约500W至约3000W之间。例如，等离子体功率水平可以在约500W至约2000W之间、在约2000W至约3000W之间以及任何其他合适的范围或值。在一些实施例中，沉积工艺可以使用与离子过滤器的自由基触发的化学反应。在等离子体沉积工艺中使用离子过滤器可以改进沉积的第二密封材料432的一致性。
第二密封材料432的介电常数可以与第一密封材料412相同或不同。例如，第二密封材料432的介电常数可以小于约5。在一些实施例中，第二密封材料432可以具有在约3.2和约5之间的介电常数。在一些实施例中，半导体结构200中的泄漏电流在2MV/cm处可以小于约1E-8A/cm2。
参考图7的操作710，根据一些实施例，对密封层的第一和第二密封材料执行处理工艺。图4C是示出在执行处理工艺之后的半导体器件的截面图。可以对第二密封材料432执行处理工艺435以去除诸如缝隙450的缝隙。例如，可以执行氧退火工艺，使得第二密封材料432物理地膨胀并且在缝隙450处形成附加键合。在氧退火工艺期间，第二密封材料432中的部分Si-C-Si键可以变成Si-O-Si键。在一些实施例中，第二密封材料432的总碳原子比率可以降低约5％至约15％。在一些实施例中，处理工艺435可以改变第二密封材料432的硅、氧和碳原子含量。例如，在处理工艺435之前，第二密封材料432可以具有与第一密封材料412类似的原子含量组分。在处理工艺435之后，第二密封材料432的原子含量可以改变。例如，使用氧退火工艺的处理工艺435可以增加第二密封材料432中的氧原子含量。因此，第二密封材料432可以具有比第一密封材料412更高的氧原子含量。在一些实施例中，增加第二密封材料432中的氧原子含量可以导致第二密封材料432的物理膨胀，导致在缝隙450处形成附加的键。在一些实施例中，第二密封材料432的氧原子含量可以在约40％至约60％之间。例如，氧原子含量可以在约40％至约45％之间、在约45％至约50％之间、在约50％至约60％之间或任何合适的范围。在一些实施例中，第二密封材料432的碳原子含量可以低于第一密封材料412的碳原子含量。例如，第二密封材料432的碳原子含量可以在约10％至约25％之间。在一些实施例中，碳原子含量可在约10％至约15％之间、约15％至约25％之间或任何合适的范围内。在一些实施例中，使用碳氧化硅形成的第二密封材料432的硅原子含量可以在约25％至约40％之间。例如，硅原子含量可以在约25％至约33％之间、在约33％至约40％之间或任何合适的范围内。氧处理工艺可以执行少于约1分钟。例如，处理工艺可以执行约40秒至约1分钟。在一些实施例中，用于处理工艺435的氧气流量可以在约1sccm与约10sccm之间。例如，氧气流量可以在约1sccm与约3sccm之间、在约3sccm与约5sccm之间、在约5sccm与约10sccm之间以及任何其他合适的值。氧退火工艺可以去除任何缝隙，诸如缝隙450，使得区域440包含第二密封材料432而没有任何缝隙。
参考图7的操作712，根据一些实施例，对无缝密封层执行平坦化工艺。图5是在执行平坦化工艺之后的半导体器件的截面图。如图5所示，在半导体结构200上形成无缝密封材料532，截留气袋以在半导体结构200的端子和诸如鳍区域221的衬底之间形成气隙542。无缝密封材料532可以形成在间隔件210和CESL 214之间并且与间隔件210和CESL 214物理接触。无缝密封材料532也可以与图5中未示出的其他结构接触。可以使用平坦化工艺来去除第一密封材料412和第二密封材料432的部分。平坦化过程可以继续直到栅电极216、栅极介电层218、间隔件210、CESL 214和S/D接触件230的顶面暴露并且基本上齐平。在平坦化工艺之后，第一和第二密封材料412和432的剩余部分可以形成无缝密封材料532。由无缝密封材料532截留的气袋可以在半导体结构200的端子(诸如栅极结构208和S/D接触件230)之间形成气隙542。在一些实施例中，气隙542可包括不同类型的空气。例如，气隙542可包括氧气、氢气、氦气、氩气、氮气、任何其他合适类型的空气和它们的组合。无缝密封材料532的较低沉积速率可以产生具有较小体积的气隙542。例如，可以通过沉积第一密封材料412和第二密封材料432来形成无缝密封材料532，并且第二密封材料432的较低沉积速率可以提供具有较短高度的气隙542，导致较小的气隙体积。由于气隙542可以具有约1的介电常数，因此与由间隔件210和CESL 214组成的间隔件结构相比，间隔件210和气隙542的有效介电常数可以更低。
参考图7的操作714，根据一些实施例，形成介电层和互连结构。图6是示出形成在半导体器件上的介电层和互连结构的截面图。
介电层620可以形成在栅电极216、栅极介电层218、间隔件210、无缝密封材料532、CESL 214、S/D接触件230和其他合适的结构的顶面上。在一些实施例中，介电层620可以是蚀刻停止层。介电层620可以使用低k介电材料(例如，介电常数低于约3.9的介电层)形成，诸如氧化硅。层间介电(ILD)层650可以形成在介电层620上。ILD层650可以由低k介电材料形成。例如，ILD层650可以使用氧化硅形成。在一些实施例中，可以使用CVD、ALD、PVD、可流动CVD(FCVD)、溅射、任何合适的沉积工艺和它们的组合来形成介电层620和ILD层650。可以在ILD 650中形成接触件以建立从S/D接触件230和栅电极216到外部电路(诸如形成在半导体结构200之上的外围电路)的电连接。栅极通孔616可以形成在ILD 650中，并且延伸穿过介电层620以与栅电极216物理接触。类似地，S/D通孔630可以通过图案化和蚀刻工艺形成。例如，可以在ILD 650中形成开口，并且开口穿过介电层620，以分别暴露栅电极216和S/D接触件216。可以执行沉积工艺以在开口中沉积导电材料，使得可以制成电连接。沉积工艺的示例可以是PVD、溅射、电镀、化学镀、任何合适的沉积工艺和它们的组合。可以在沉积工艺之后执行平坦化工艺，使得ILD 650、栅极通孔616和S/D通孔630的顶面可以基本共面(例如，齐平)。在一些实施例中，可以使用钨、铝、钴、银、任何合适的导电材料和它们的组合来形成栅极通孔616和S/D通孔630。
本发明的各个实施例提供了半导体器件及其制造方法，以提供用于在半导体器件中产生无缝密封层的简单且成本有效的结构和工艺。无缝密封层可以用于密封开口并且在半导体器件的端子之间形成气隙，以降低有效介电常数，这进而可以改进器件性能。可以通过沉积第一密封材料，沉积第二密封材料并且对沉积的第一和第二密封材料执行至少一个处理工艺来形成双层密封材料。
在一些实施例中，用于形成半导体器件的方法包括在相应的第一和第二端子的第一和第二侧壁之间形成开口。第一侧壁和第二侧壁彼此相对。该方法还包括以第一沉积速率在开口的顶部上沉积第一介电材料，以及以第二沉积速率在第一介电材料上以及在第一和第二侧壁上沉积第二介电材料。第二介电材料以及第一侧壁和第二侧壁截留气袋。该方法还包括对第二介电材料执行处理工艺。
在上述方法中，其中，沉积所述第一介电材料包括使四甲基二硅氧烷(TMDSO)流入沉积室。
在上述方法中，其中，沉积所述第一介电材料包括使四甲基二硅氧烷(TMDSO)流入沉积室，沉积所述第一介电材料还包括使氢气和氧气流入所述沉积室。
在上述方法中，其中，沉积所述第二介电材料包括使四甲基二硅氧烷流入沉积室。
在上述方法中，其中，沉积所述第二介电材料包括分别在所述第一侧壁和所述第二侧壁上沉积所述第二介电材料的第一部分和第二部分。
在上述方法中，其中，沉积所述第二介电材料包括分别在所述第一侧壁和所述第二侧壁上沉积所述第二介电材料的第一部分和第二部分，沉积所述第二介电材料的所述第一部分和所述第二部分包括沉积所述第二介电材料，直到所述第二介电材料的所述第一部分和所述第二部分彼此接触。
在上述方法中，其中，所述第二沉积速率小于所述第一沉积速率。
在上述方法中，其中，所述处理工艺包括氧退火过程。
在上述方法中，其中，执行所述处理工艺包括在所述处理工艺期间使所述第二介电材料膨胀。
在上述方法中，还包括对沉积的第一介电材料的另一处理工艺。
在一些实施例中，一种用于形成半导体器件的方法包括在衬底上形成栅极结构和源极/漏极(S/D)接触件。该方法还包括沉积第一介电材料。第一介电材料的第一部分位于栅极结构的侧壁的顶部上。第一介电材料的第二部分位于S/D接触件的侧壁的顶部上。该方法还包括沉积第二介电材料。第二介电材料的第一部分位于第一介电材料的第一部分上和栅极结构的侧壁上。第二介电材料的第二部分位于第一介电材料的第二部分上和S/D接触件的侧壁上。继续沉积第二介电材料，直到第二介电材料的第一部分和第二部分彼此接触。该方法还包括对沉积的第二介电材料执行氧处理工艺。
在上述方法中，其中，以比所述第二介电材料的沉积速率更高的沉积速率来沉积所述第一介电材料。
在上述方法中，还包括对沉积的第一介电材料执行氢处理工艺。
在上述方法中，还包括形成由所述第二介电材料、所述栅极结构、所述源极/漏极接触件和所述衬底围绕的气袋。
在上述方法中，其中，沉积所述第二介电材料包括：当所述第二介电材料的第一部分和第二部分彼此接触时，在所述第二介电材料的第一部分和第二部分之间形成缝隙；以及在所述氧处理工艺期间去除所述缝隙。
在一些实施例中，一种用于形成半导体器件的方法包括：在衬底的顶面上方以及在半导体器件的第一端子与第二端子之间形成开口。该方法还包括沉积第一介电材料。第一介电材料的第一部分位于第一端子的侧壁的顶部上。第一介电材料的第二部分位于第二端子的侧壁的顶部上。该方法还包括沉积第二介电材料。第二介电材料的第一部分位于第一介电材料的第一部分上。第二介电材料的第二部分位于第一介电材料的第二部分上。在由第二介电材料、第一端子和第二端子以及衬底围绕的开口中截留有气袋。该方法还包括对沉积的第二介电材料执行氧处理工艺。
在上述方法中，其中，以比所述第二介电材料的沉积速率更高的沉积速率来沉积所述第一介电材料。
在上述方法中，还包括对沉积的第一介电材料执行氢处理工艺。
在上述方法中，还包括在所述第一端子的侧壁上及所述衬底的顶面上形成间隔件。
在上述方法中，其中，沉积所述第二介电材料包括：当所述第二介电材料的第一部分和第二部分彼此接触时，在所述第二介电材料的第一部分和第二部分之间形成缝隙；以及在所述氧处理工艺期间去除所述缝隙。
应当理解，详细描述部分而非本发明的摘要旨在用于解释权利要求。公开部分的摘要可以阐述一个或多个但不是所有预期的示例性实施例，因此，并不旨在限制于从属权利要求。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
在相应的第一端子和第二端子的第一侧壁和第二侧壁之间形成开口，其中，所述第一侧壁和所述第二侧壁彼此相对；
以第一沉积速率在所述开口的顶部上沉积第一介电材料；
以第二沉积速率在所述第一介电材料上以及在所述第一侧壁和所述第二侧壁上沉积第二介电材料，其中，所述第二介电材料以及所述第一侧壁和所述第二侧壁截留气袋；以及
对所述第二介电材料执行处理工艺。
2.根据权利要求1所述的方法，其中，沉积所述第一介电材料包括使四甲基二硅氧烷(TMDSO)流入沉积室。
3.根据权利要求2所述的方法，其中，沉积所述第一介电材料还包括使氢气和氧气流入所述沉积室。
4.根据权利要求1所述的方法，其中，沉积所述第二介电材料包括使四甲基二硅氧烷流入沉积室。
5.根据权利要求1所述的方法，其中，沉积所述第二介电材料包括分别在所述第一侧壁和所述第二侧壁上沉积所述第二介电材料的第一部分和第二部分。
6.根据权利要求5所述的方法，其中，沉积所述第二介电材料的所述第一部分和所述第二部分包括沉积所述第二介电材料，直到所述第二介电材料的所述第一部分和所述第二部分彼此接触。
7.根据权利要求1所述的方法，其中，所述第二沉积速率小于所述第一沉积速率。
8.根据权利要求1所述的方法，其中，所述处理工艺包括氧退火过程。
9.一种用于形成半导体器件的方法，包括：
在衬底上形成栅极结构和源极/漏极(S/D)接触件；
沉积第一介电材料，其中：
所述第一介电材料的第一部分位于所述栅极结构的侧壁的顶部上；并且
所述第一介电材料的第二部分位于所述源极/漏极接触件的侧壁的顶部上；
沉积第二介电材料，其中：
所述第二介电材料的第一部分位于所述第一介电材料的第一部分上和所述栅极结构的侧壁上；并且
所述第二介电材料的第二部分位于所述第一介电材料的第二部分上和所述源极/漏极接触件的侧壁上，其中，继续沉积所述第二介电材料，直到所述第二介电材料的第一部分和第二部分彼此接触；以及
对沉积的第二介电材料执行氧处理工艺。
10.一种用于形成半导体器件的方法，包括：
在衬底的顶面上方以及在半导体器件的第一端子与第二端子之间形成开口；
沉积第一介电材料，其中：
所述第一介电材料的第一部分位于所述第一端子的侧壁的顶部上；并且
所述第一介电材料的第二部分位于所述第二端子的侧壁的顶部上；沉积第二介电材料，其中：
所述第二介电材料的第一部分位于所述第一介电材料的第一部分上；并且
所述第二介电材料的第二部分位于所述第一介电材料的第二部分上，其中，在由所述第二介电材料、所述第一端子和所述第二端子以及所述衬底围绕的所述开口中截留有气袋；以及
对沉积的第二介电材料执行氧处理工艺。
CN202011292567.2A 2019-12-20 2020-11-18 用于形成半导体器件的方法 Pending CN113013100A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962951809P 2019-12-20 2019-12-20
US62/951,809 2019-12-20
US16/937,237 2020-07-23
US16/937,237 US11901220B2 (en) 2019-12-20 2020-07-23 Bilayer seal material for air gaps in semiconductor devices

Publications (1)

Publication Number Publication Date
CN113013100A true CN113013100A (zh) 2021-06-22

Family

ID=76383604

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011292567.2A Pending CN113013100A (zh) 2019-12-20 2020-11-18 用于形成半导体器件的方法

Country Status (2)

Country Link
CN (1) CN113013100A (zh)
TW (1) TWI818216B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105490B2 (en) * 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
CN105514025B (zh) * 2014-09-26 2018-05-25 华邦电子股份有限公司 在导线间形成空气间隙的方法
KR20230088516A (ko) * 2015-07-17 2023-06-19 인텔 코포레이션 에어갭 스페이서를 갖는 트랜지스터
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
TW201822259A (zh) * 2016-09-09 2018-06-16 美商諾發系統有限公司 氧摻雜矽碳化物膜之基於遠程電漿的沉積
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same

Also Published As

Publication number Publication date
TW202139359A (zh) 2021-10-16
TWI818216B (zh) 2023-10-11

Similar Documents

Publication Publication Date Title
US11776847B2 (en) Contact structure for semiconductor device
US11646234B2 (en) Method for FinFET fabrication and structure thereof
KR102042728B1 (ko) 반도체 디바이스용 게이트 구조체
US20230268387A1 (en) Seal material for air gaps in semiconductor devices
CN112635460A (zh) 半导体结构
TW202121544A (zh) 半導體裝置的製造方法
US11502166B2 (en) Seal material for air gaps in semiconductor devices
US20220077001A1 (en) Profile control of a gap fill structure
US20220367269A1 (en) Contact plug
US20220165847A1 (en) Semiconductor device with doped structure
US11437493B2 (en) Gate spacer structures and methods for forming the same
CN113013226B (zh) 半导体器件和形成半导体器件的方法
US11901220B2 (en) Bilayer seal material for air gaps in semiconductor devices
TWI818216B (zh) 半導體裝置的形成方法
US20240162083A1 (en) Bilayer seal material for air gaps in semiconductor devices
US11233136B2 (en) Silicon carbide oxide hard mask for reducing dishing effects
US11264270B2 (en) Air-replaced spacer for self-aligned contact scheme

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination