CN113053884A - 半导体结构及其形成方法 - Google Patents

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drain
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古尔巴格·辛格
庄坤苍
王柏仁
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开描述了一种用于减少射频操作的设备或将受益于RC延迟减少的设备中的RC延迟的方法。该方法包括在衬底上形成具有源极/漏极区和栅极结构的晶体管结构；在衬底上沉积第一介电层以嵌入晶体管结构；在第一介电层内，在晶体管结构的源极/漏极区上形成源极/漏极接触件；在第一介电层上沉积第二介电层；在第二介电层中形成金属线；在金属线之间的第二介电层中形成开口以暴露第一介电层；通过所述开口蚀刻所述金属线之间的第二介电层和所述源极/漏极接触件之间的第一介电层；在第一和第二介电层中以及在晶体管结构上方沉积第三介电层以形成气隙。本申请的实施例提供了半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
逻辑和存储芯片中的有源器件(例如，晶体管)均通过金属布线彼此电连接以及与芯片的其他区域电连接。金属布线中的导线通过不导电的(例如，电绝缘的)介电层彼此隔开。在逻辑和存储芯片中，金属布线的作用均是将信号从芯片的一个区域传输到另一个区域。提高信号传输速度，同时将信号损失降至最低，对于器件缩放至关重要。
发明内容
在一些实施例中，一种结构，包括：衬底，所述衬底上形成有第一晶体管和第二晶体管，其中所述第一晶体管和第二晶体管具有相等的高度，并且所述第一晶体管和第二晶体管的每个包括源极/漏极区和栅极结构；局部互连层，包括分别连接到所述第一晶体管和第二晶体管的源极/漏极区和所述栅极结构的源极/漏极接触件和栅极接触件，其中，所述源极/漏极接触件比所述第一晶体管和第二晶体管的所述栅极结构高；第一互连层，位于所述局部互连层上，包括连接到所述局部互连层的所述源极/漏极接触件和所述栅极接触件的金属线；以及气隙，延伸到局部互连层和所述第一互连层内。
在一些实施例中，一种结构，包括：衬底，所述衬底上形成有晶体管结构，所述晶体管结构包括源极/漏极区和栅极结构；局部互连层，包括连接到所述晶体管结构的所述源极/漏极区域的源极/漏极接触件；第一互连层，设置在所述局部互连层上，所述第一互连层包括连接至所述局部互连层的所述源极/漏极接触件的金属线；以及气隙，位于所述第一互连层内，其中该气隙位于所述晶体管结构上方并在所述第一互连层的相邻金属线之间延伸。
在一些实施例中，一种方法，包括：在衬底上形成晶体管结构，其中所述晶体管结构包括设置在所述衬底中的源极/漏极区和栅极结构；在所述衬底上沉积第一介电层以嵌入所述晶体管结构；在第一介电层内，形成位于所述晶体管结构的所述源极/漏极区上的源极/漏极接触件；在所述第一介电层上沉积第二介电层；在所述第二介电层中形成金属线以连接到源极/漏极接触件；在所述金属线之间的第二介电层中形成开口以暴露所述第一介电层；通过所述开口，蚀刻位于所述金属线之间的所述第二介电层和位于所述源极/漏极接触件之间的所述第一介电层，以形成延伸的开口；以及沉积第三介电层以密封所述延伸的开口并在所述第一介电层和第二介电层中以及在所述晶体管结构上方形成气隙。
本申请的实施例提供了减少半导体器件中的RC延迟。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A至图3是根据一些实施例的具有减小的高度和形成在晶体管结构上方的气隙的局部接触件的截面图。
图4和图5是根据一些实施例的用于在晶体管结构上形成具有减小的高度和气隙的局部接触件的方法的流程图。
图6是根据一些实施例的在晶体管结构上方的气隙的制造期间的中间结构的截面图。
图7是根据一些实施例的在晶体管结构上方的气隙的制造期间的中间结构的俯视图。
图8至图10是根据一些实施例的在晶体管结构上方的气隙的制造期间的中间结构的截面图。
图11至图16是根据一些实施例的在晶体管结构上方形成的具有减小的高度和气隙的局部接触的截面图。
具体实施方式
以下详细讨论了说明性实施例的制造和使用。但是应该理解本公开提供了许多可应用的能以各种各样的具体形式实现的发明理念。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一和第二部件不直接接触。当然描述会具体阐述部件是否互相直接接触。另外，本公开可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
如本文所用，术语“标称”是指在产品或过程的设计阶段设定的，用于部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于所需值的值。值的范围通常是由于制造过程或公差的微小变化所致。
在一些实施例中，术语“约”和“基本”可以指示给定数量的值，该给定数量的值在该值的5％之内变化(例如，该值的±1％、±2％、±3％、±4％、±5％)。这些值仅是示例，并不旨在进行限制。应当理解，术语“约”和“基本”可以指根据本文的教导，由相关领域的技术人员解释的值的百分比。
如本文所用，术语“垂直”是指名义上垂直于衬底的表面。
逻辑和存储线中信号传播的速度取决于电阻和电容的乘积，通常称为“RC延迟”。降低电阻和电容都是实现在芯片内快速信号传播的理想选择。以射频(RF)运行的设备【例如RF开关和低噪声放大器(LNA)】特别容易受到RC延迟的影响，这会因设备缩放而加剧。例如，由于后端(BE)电阻和电容的影响，RF开关设备可能会表现出较差的RC性能。这是因为BE中的寄生电容会导致操作期间的隔离不良，而导线电阻会导致较高的插入损耗(例如，输入/输出信号损耗)和较慢的运行速度。
本文所述的实施例针对一种用于减少RF设备或其他设备中的RC延迟的方法，这些设备将受益于RC延迟的减少。在一些实施例中，该方法包括形成具有减小的高度的局部互连、以及在局部互连和BE金属化层(在本文中也称为“互连层”)的接触件之间引入气隙以解决RC延迟。本文描述的实施例可以全局地实现(例如，应用于芯片的所有区域)或选择性地实现(例如，应用于芯片的选择性区域)。作为示例而非限制，在晶体管级(例如，局部互连的接触件之间)形成的气隙占可用体积的约30％至约70％，并且在晶体管级上方(例如，在BE中的第一金属化层内)形成的气隙占据可用体积的约40％至约90％。注意，上述范围不是限制性的，并且在这些范围之外的值在本公开的精神和范围内。在一些实施例中，在晶体管级、晶体管级上方、这两个位置和/或其他适用位置中形成气隙。在其他实施例中，源极/漏极接触件比晶体管的栅极结构的高度高。在一些实施例中，源极/漏极接触件是包括任何中间硅化物层的晶体管栅极结构的高度的约2.5倍。源极/漏极接触件和晶体管的栅极的附加高度比在本公开的精神和范围内。在一些实施例中，降低栅极接触的高度以改善接触电阻。在一些实施例中，局部互连中的接触高度的减小以及气隙的存在的组合在电路中实现了最佳的RC延迟减小。
根据一些实施例，图1A是形成在第一芯片区域A'中的示例性晶体管结构A的局部截面图。在一些实施例中，晶体管结构A形成在衬底102的部分上。作为示例而非限制，晶体管结构A可以是平面晶体管结构或非平面晶体管结构，例如形成在衬底102的鳍结构上的finFET。作为示例而非限制，晶体管结构A包括沟道区100、源极/漏极区105、栅极结构110及间隔件115a和115b。在一些实施例中，如图1A和图1B的芯片区域A'和A”的示例性布局图所示，来自晶体管结构A的间隔件115a和115b以及栅极结构110在设置在衬底102上的介电层102'上的第二芯片区域A”中延伸。在一些实施例中，栅极结构110还包括栅电极110a和栅极介电堆叠件110b。可以在芯片的其他区域中形成诸如晶体管结构A之类的附加晶体管结构。为了简单起见，图1A中未示出附加的晶体管结构，以示例而非限制的方式，晶体管结构A可以是RF电路的部分，例如RF开关电路或LNA电路。或者，晶体管结构A可以是会受到RC延迟影响的DC电路的部分。
根据一些实施例，如果栅极结构110包括多晶硅，则在源极/漏极区105和栅极结构110的每个上形成硅化物层120，以减小第一芯片区域A'的源极/漏极接触件125与源极/漏极区105之间、以及第二芯片区域A”的栅极接触件130和栅极结构110之间的接触电阻。第一芯片区域A'的源极/漏极接触件125和第二芯片区域A”的栅极接触件130形成接触结构的网络，在本文中统称为局部互连。
在一些实施例中，如果栅电极110a包括多晶硅，则形成在栅极结构110上的硅化物层120与栅电极110a直接接触。在一些实施例中，如果栅电极110a包括金属堆叠件，则省略硅化物层120，并且栅极介电堆叠件110b包括高k电介质材料，例如，介电常数(k值)大于约3.9的电介质材料。
在一些实施例中，局部互连的接触件，例如源极/漏极接触件125和栅极接触件130，被缩短【例如，减小高度(如，在z方向上)】以减小接触电阻(例如，以减少RC延迟的电阻分量)。例如，相应的源极/漏极接触件125和栅极接触件130的高度H1和H3已经相对于它们的原始高度被缩短了。根据一些实施例，源极/漏极接触件125的高度H1大于高度H2并且等于或小于高度H2的约2.5倍(例如，1＜H1/H2≤2.5)—其中如本文所述H2被定义为包括栅极结构110上的硅化物层120的厚度的栅极结构110的高度。此时，高度H3分别等于或大于高度H2的约0.25倍，并且等于或小于高度H2的约1.5倍(例如0.25<H3/H2≤1.5)。如图1A所示，分别从接触件的底面到接触件的顶面测量源极/漏极接触件125和栅极接触件130的高度H1和H3。
由于源极/漏极接触件125和栅极接触件130此时更短，所以第一金属化层135形成为更靠近晶体管结构A。这继而增加了在金属线135a和栅极结构110之间形成的寄生电容，寄生电容影响电路的RC延迟。在一些实施例中，为了补偿随后的寄生电容的增加，在第一芯片区域A'内的晶体管结构A的栅极结构110上方通过层间电介质(ILD)145和金属间电介质(IMD)150形成气隙140。在一些实施例中，在局部互连(例如，源极/漏极接触件125和栅极接触件130)和晶体管结构A的栅极结构110周围形成作为电隔离的手段的ILD145。分别地，在第一金属化层135的金属线135a之间形成作为电隔离的手段的IMD150。由于气隙140的形成过程和IMD150的沉积特性，气隙140可以延伸到第二金属层155的IMD150，第二金属层155包括金属线155a和金属垂直互连访问线(“通孔”)155b。例如第一和第二金属化层135和155的金属化层在本文中也统称为全局互连、全局互连层或互连层。在一些实施例中，气隙140不延伸到第二芯片区域A”中。因此，气隙140和栅极接触件130之间没有重叠。
作为示例而非限制，图1B是上面相对于图1A讨论的芯片区域A'和A”的布局图。图1B的布局图示出了图1A的选择性元件。在一些实施例中，图1A所示的芯片区域A'的截面图对应于沿图1B的线C-D截取的截面。因此，图1A所示的芯片区域A”的截面图对应于沿着图1B的线E-F截取的截面。如图1B所示并在上面讨论的，由虚线表示的气隙140形成在第一芯片区域A'中并且没有延伸到第二芯片区域A'中。结果，气隙140和栅极接触件130之间没有重叠。
如图1A所示，气隙140的内表面衬有衬垫140a。在一些实施例中，衬垫140a包括例如氮化硅(Si3N4)的一个或多个介电层；氮化硅(Si3N4)；碳化硅(SiC)的堆叠件；Si3N4和SiC的堆叠件；ILD、Si3N4和IMD的堆叠件；ILD、Si3N4、SiC和IMD的堆叠件；或其任何组合。
在一些实施例中，在第二金属化层155上方形成附加的金属化层，例如具有金属线160a和通孔160b的第三金属化层160。作为示例而非限制，可以通过蚀刻停止层165来分离金属化层。此外，如图1A所示，可以分别在第一和第二芯片区域A'和A”中在栅极结构100上形成接触蚀刻停止层170。此外，接触蚀刻停止层170可以在硅化物层120上延伸，硅化物层120设置在第一芯片区域A'中的源极/漏极区105上以及第二芯片区域A”中的介电层102'上。蚀刻停止层(例如，蚀刻停止层165和接触蚀刻停止层170)促进局部和全局互连(例如，源极/漏极接触件125、栅极接触件130、金属线135a和通孔155b/160b)的形成。在一些实施例中，可以在图1A的结构之间形成附加的蚀刻停止层。为了简单起见，这些附加的蚀刻停止层未在图1A中示出。为了便于说明，在图1A中未示出诸如包括于金属线、通孔和接触件的阻挡层；栅电极110a中的功函数层；电介质堆叠件110b中的介电层；覆盖层或隔离结构之类的附加层。
在一些实施例中，ILD145中的气隙140占据源极/漏极接触件125和晶体管结构A之间的约30％至约70％的可用空间。另外，第一金属化层135中的气隙140占据第一金属化层135的金属线135a之间的约40％至约90％的可用空间。在一些实施例中，气隙140的形状可以不同于图1A所示的形状。例如，气隙140的最底部可以朝着设置在源极/漏极区105上的硅化物层120延伸，或者可以占据源极/漏极接触件125和接触蚀刻停止层170之间的整个空间。在一些实施例中，IMD150中的气隙140的体积大于ILD145中的气隙140的体积。在一些实施例中，当与较短的S/D接触件125和栅极接触件130结合使用时，在ILD145中占据小于约30％的空隙、在第一金属化层135中占据小于约40％的空隙可能无法充分降低RC延迟。另一方面，在一些实施例中，在ILD145中占据约70％以上的气隙以及在第一金属化层135中占据约90％以上的气隙可能损害ILD145和第一金属化层135的机械强度。
根据一些实施例，并且为了进一步减小寄生电容和RC延迟，如图2所示，气隙140可以延伸至第二金属化层155和第三金属化层160(例如，沿z方向)。在一些实施例中，与仅延伸到第一金属化层135中的气隙相比，将气隙140延伸到第二金属化155中进一步减小了寄生电容和RC延迟。在一些实施例中，与例如仅延伸到第二金属化层155中的气隙相比，将气隙140延伸到第三金属化层160中可以进一步减小寄生电容和RC延迟。在一些实施例中，如之后所讨论的，可以在一次或多次操作中形成气隙140的所有部分。在其他实施例中，气隙140可以不形成在ILD145中。例如，如图3所示，气隙140可以选择性地形成在第一金属化层135中并且部分地延伸到第二金属化层155。因此，气隙140可以选择性地形成在不同的位置，以抑制寄生电容的形成。
图4和5是用于形成如上文关于图1A所示的实施例所述的具有减小的高度和气隙的局部互连的制造方法400的流程图。方法400的变形可以用于形成图2和图3所示实施例的气隙。可以在方法400的各种操作之间执行附加的制造操作，并且仅出于清楚和便于描述的目的可以将其省略。这些额外的制造操作在本公开的精神和范围内。此外，可能不需要所有操作来执行本文提供的公开。另外，一些操作可以同时执行，或者以与图4和图5所示的顺序不同的顺序执行。在一些实施例中，除了当前描述的操作或代替当前描述的操作，可以执行一个或多个其他操作。为了说明的目的，将参考图6至图10所示的实施例描述方法400。提供用于描述方法400的附图仅出于说明性目的，并且未按比例绘制。为了说明的目的，可能故意增加了一些结构、薄膜或几何形状。
参考图4，方法400从操作410和在衬底上形成晶体管结构的过程(如图6所示的在半导体衬底102上的晶体管结构A)开始。在一些实施例中，图1和图6所示的晶体管A基本相似。作为示例而非限制，半导体衬底102可以是块状半导体晶圆(例如，晶体硅)、绝缘体上半导体(SOI)晶圆、或形成在块状半导体晶圆或SOI晶圆上的半导体鳍结构。在一些实施例中，如果晶体管结构A形成在鳍结构上，则这些鳍结构将具有沿着图1A和图6的x方向的长度以及沿图1A和图6中的Y方向的宽度。在一些实施例中，沟道区100可以是半导体衬底102的部分或在半导体衬底102上或从半导体衬底102形成的半导体鳍结构的部分。源极/漏极区105包括在半导体衬底102的凹进部分中或在半导体鳍片结构的凹进部分上形成的一个或多个外延层(例如，外延生长的硅-锗层、或掺有碳和磷或碳和砷的外延生长的硅层)。在一些实施例中，源极/漏极区105仅仅是半导体衬底102的掺杂区。在一些实施例中，硅化物层120是在沉积的金属与下面的硅原子(如果存在的话)之间的硅化过程的产物。如果不存在硅原子，将不会形成硅化物。例如，如果栅电极100a是包括金属功函数层和金属填充物的金属堆叠件，则硅化物层120不形成在栅极结构110上。然而，对于源极/漏极区105而言，硅化物形成是必不可少的。栅电极110a可以包括掺杂的多晶硅或可选的金属层。当栅电极110a是金属时，则栅电介质堆叠件110b包括高k电介质材料以实现最佳性能。金属层包括一个或多个功函数层和金属填充材料。
参照图4和图6，方法400继续操作415以及分别在第一和第二芯片区域A'和A”中的晶体管结构A的栅极结构110上沉积接触蚀刻停止层170的过程。由于接触蚀刻停止层170促进了局部互连的形成，因此可以在将要形成局部互连(例如，源极/漏极和栅极接触)的芯片的区域上进行毯式沉积。作为示例而非限制，接触蚀刻停止层170包括相对于周围材料(例如，ILD145)提供良好的蚀刻选择性的氮化物，例如Si3N4和任何其他合适的材料。
参照图4，方法400继续操作420以及在接触蚀刻停止层170上沉积ILD145以如图6所示嵌入晶体管结构A的过程。如上所述，ILD145将晶体管结构A的栅极结构110与随后形成的局部互连(例如，源极/漏极接触件125)电隔离。作为示例而非限制，ILD145可以是掺杂有碳并包含氮、氢或任何其他合适的电介质材料的硅基电介质(例如，氧化硅)。可以通过任何适当的沉积方法来沉积ILD145，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、可流动CVD等。
参照图4和图6，方法400继续操作425以及在第一芯片区域A'中形成源极/漏极接触件125并且在第二芯片区域A”中以期望的高度形成栅极接触件130的过程。如先前关于图1A所论述，调整各个源极/漏极接触件125和栅极接触件130的高度H1和H3，使得源极/漏极接触件125的高度H1大于高度H2并且等于或小于高度H2的约2.5倍(例如1<H1/H2≤2.5)，并且栅极接触件130的高度H3等于或大于高度H2的约0.25倍，并且等于或小于高度H2的约1.5倍(例如0.25<H3/H2≤1.5)。这些高度(和高度比)不是限制性的，并且其他值在本公开的精神和范围内。如上所述，在一些实施例中，大于高度H2的约2.5倍的源极/漏极接触件125和具有大于高度H1的约1.5倍的高度H3的栅极接触件更具电阻性，因此，增加了RC延迟的电阻分量。此外，在一些实施例中，短于高度H2的源极/漏极接触件125和短于高度H2的0.25倍的栅极接触件130增加了在金属线135a与栅极结构110之间形成的寄生电容。
有多种方式来实现上述高度比。作为示例而非限制，一种方法包括：沉积厚的ILD145(例如，比所需的高度H1和H3厚)；利用光刻和蚀刻操作在ILD145中形成接触开口；用导电材料填充接触开口；以及以适当的量平坦化ILD145以实现H1和H3的所需比率。例如，可以通过化学机械抛光(CMP)工艺来实现ILD145的平坦化。如果CMP工艺在芯片上引入不期望的厚度变化，则替代方法包括将ILD145沉积至更接近于期望的高度H1和H3的厚度，从而CMP工艺在抛光期间去除更少量的ILD材料。上述方法是示例性的而不是限制性的。替代方法是可能的，并且在本公开的精神和范围内。
注意，用于形成用于各个源极/漏极接触件125和栅极接触件130的接触开口的蚀刻化学物质被配置为：与ILD145(例如氧化硅)相比，对接触蚀刻停止层170(例如，氮化硅)表现出低的选择性。这是有益的，因为这有助于形成具有不同高度的接触件。例如，同时形成源极/漏极接触开口和栅极接触开口。然而，由于栅极接触开口比源极/漏极接触开口短，所以将首先形成栅极接触开口。在源极/漏极接触开口继续被蚀刻化学物质蚀刻的同时，栅极接触开口的蚀刻显着减慢，因为蚀刻化学物质不能蚀刻穿过接触蚀刻停止层170。当形成源/漏极和栅极开口时，可以将蚀刻化学物质切换为此时选择性指向接触蚀刻停止层170的另一化学物质，从而可以去除蚀刻停止层并且可以暴露下面的层(例如，栅电极110a和源极/漏极区105)。可以基于形成源极/漏极接触开口所需的附加时间量来调整接触蚀刻停止层170的厚度。在一些实施例中，取决于集成方案，可以在形成源极/漏极开口之后在源极/漏极区105上形成硅化物层120。
参照图4，方法400继续操作430和在ILD145上形成第一金属化层的过程。参照图1A，可以例如通过在抛光的ILD145上沉积蚀刻停止层165来形成第一金属化层135；随后在蚀刻停止层165上沉积IMD150；在IMD150和蚀刻停止层165中蚀刻开口以暴露下面的局部互连；沉积一种或多种导电材料以填充开口并形成线135a；以及如图1A所示，在IMD150上方抛光掉多余的沉积材料，以使线135a的顶面与IMD150的顶面共面。
像接触蚀刻停止层170一样，蚀刻停止层165也可以包括氮化物，例如Si3N4。像ILD145一样，附加的IMD150可以是类似的基于氧化硅的电介质，例如含有氢或氮的碳掺杂的氧化硅。在一些实施例中，IMD150可以是多孔材料，例如具有孔的氧化硅。根据一些实施例，用于填充线135a的导电材料不同于用于填充源极/漏极接触件125和栅极接触件130的导电材料。作为示例而非限制，可以用铜填充线135a，而可以用钴或钨填充源极/漏极接触件125和栅极接触件130。此外，线135a可以比源极/漏极接触件125和栅极接触件130更大(例如，更宽)。
参照图5，方法400继续操作435和在第一金属化层135中形成开口以在晶体管结构A上方暴露ILD145的过程。在一些实施例中，在操作435中形成的开口将用于形成图1A所示的气隙140。如上所述，操作435的开口形成在第一芯片区域A'中，并且不延伸到第二芯片区域A”。作为示例而非限制，可以通过在IMD150上沉积光致抗蚀剂，对光致抗蚀剂进行图案化并通过光致抗蚀剂中的开口蚀刻第一金属化层135的IMD150来形成开口。在第一金属化层135中形成开口之后，可以例如通过例如湿蚀刻工艺去除光致抗蚀剂。所得的结构在图6中示出，其中在第一金属化层135的IMD150中形成开口600以暴露ILD145。在一些实施例中，在ILD145中部分地形成开口600。
根据一些实施例，开口600的侧壁角θ可以为约90°、大于约90°(例如110°)或小于约90°(例如80°)。在一些实施例中，侧壁角θ为约90°±20°。然而，这些角度不是限制性的，并且开口600可以形成为具有大于110°或小于约80°的角度。作为示例而非限制，开口600可具有基本垂直的侧壁，其中顶部开口600t基本等于底部开口600b(例如600t＝600b)；开口600可具有正锥形轮廓，其中顶部开口600t宽于底部开口600b(例如，600t>600b)；或者开口600可具有负锥形轮廓，其中顶部开口600t比底部开口600b窄(例如600t<600b)。开口600的轮廓在一定程度上确定了在操作450中形成的气隙的形状。在一些实施例中，顶部开口600t为相邻线135a之间的距离605的约25％至约30％。然而，这些百分比不是限制性的，并且可以形成更宽或更窄的顶部开口600t。
注意，可以在其他晶体管结构上方的芯片的其他位置的第一金属化层135内形成诸如开口600之类的附加开口。通过示例而非限制的方式，图7是图6中的晶体管结构A的示例性俯视图。图7示出了图6的选择性部分，其他部分仅是为了清楚起见而被省略。类似于图1A和图1B的实例，图6中所示的芯片区域A'的截面图对应于沿图7的C-D线截取的截面。因此，图6所示的芯片区域A”的截面图对应于沿着图7的线E-F截取的截面。如图7所示并且如上所述，由虚线表示的开口600形成在第一芯片区域A'中并且不延伸到第二芯片区域A”中。结果，在开口600和栅极接触件130之间没有重叠。图7的俯视图是示例性的而不是限制性的。因此，图6的元件的不同布置是可能的，并且在本公开的精神和范围内。在一些实施例中，沿y方向的开口600的尺寸可以限定在该方向上的气隙的横向尺寸。
参照图5，方法400继续操作440和通过开口600去除部分ILD145和第一金属化层135中的部分IMD150以形成延伸的开口(如延伸的开口)的过程，如图8所示的延伸的开口800。在一些实施例中，除图8所示的x-z平面以外，延伸的开口800还沿着y方向延伸。在一些实施例中，用于形成延伸的开口800的蚀刻工艺包括干蚀刻化学物质、湿蚀刻化学物质或其组合。根据一些实施例，蚀刻化学物质是各向同性的或各向同性和各向异性的组合，其对基于氧化硅的材料(例如，IMD150和ILD145)具有高选择性，而对蚀刻停止层165和接触蚀刻停止层170(例如，氮化硅或氮化物材料)具有低选择性。另外，蚀刻化学物质被配置成对线135a和源极/漏极接触件125中使用的材料表现出低选择性。在一些实施例中，由于蚀刻过程的各向同性，延伸的开口800可形成弯曲或圆形的内表面(例如，凸面或凹面)、直的内表面或其组合。出于相同的原因，延伸的开口800可能会形成为尖角、圆角或它们的组合。因此，延伸开口800的形状可能偏离图8所示的形状。
作为示例而非限制，干蚀刻化学物质可以基于碳氟化合物化学物质，并且可以包括四氟甲烷(CF4)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)、氟仿(CHF3)、三氟化氮(NF3)、三氟化硫(SF3)或其组合。干蚀刻化学物质还可包括诸如氩(Ar)或氦(He)之类的缓冲气体。可以通过在气体混合物中添加氢或氧来微调干法蚀刻化学物质的选择性。
作为示例而非限制，湿蚀刻化学物质可包括在氟化铵(NF4F)中缓冲的氢氟酸(HF)，这被称为缓冲氧化物蚀刻(BOE)或缓冲HF(BHF)。氧化硅是当暴露于BOE时会各向同性地蚀刻的非晶材料，。
蚀刻过程可以是定时的，从而可以控制延伸开口800的尺寸。在一些实施例中，如上所述，延伸的开口800可以延伸到接触蚀刻停止层170和源极/漏极接触件125之间的区域805。
参照图5，方法400继续操作445和在延伸的开口上沉积衬垫(例如，图1A所示的衬垫140a)的过程。作为示例而非限制，图9示出了在延伸的开口800中沉积的衬垫140a。在一些实施例中，衬垫140a也沉积在延伸的开口800的外部(例如，在蚀刻停止层165的水平表面上)。然而，如果需要，如图10所示，可以通过各向异性蚀刻操作去除衬垫140a的位于延伸的开口800外部的部分。如上所述，衬垫140a包括介电层的堆叠件或单层。例如，衬垫140a包括例如氮化硅(Si3N4)的一个或多个介电层；氮化硅(Si3N4)；碳化硅(SiC)的堆叠件；Si3N4和SiC的堆叠件；ILD、Si3N4和IMD的堆叠件；ILD、Si3N4、SiC和IMD的堆叠件；或其任何组合。作为示例而非限制，衬垫140a的厚度在约10nm至约50nm之间的范围内。如图10所示，衬垫140a不填充延伸的开口800，而是覆盖开口800的内侧壁(或内侧壁表面)。由于衬垫140a的沉积，通过上蚀刻停止层165的侧壁上的的衬垫140a的厚度的量减小延伸的开口800的顶部开口800t。在一些实施例中，并且在沉积衬垫140a之前，顶部开口800t基本等于图6所示的开口600的顶部开口600t，条件是用于形成延伸的开口800的蚀刻化学物质不会腐蚀蚀刻停止层165。
在一些实施例中，用共形沉积工艺【例如原子层沉积(ALD)、等离子体辅助ALD(PEALD)、化学气相沉积(CVD)、等离子体辅助CVD(PECVD)或任何能够沉积约10nm至约50nm的组合厚度的共形层的沉积工艺】沉积衬垫140a。
参照图5，方法400继续操作450和在第一金属化层135上形成第二金属化层(例如，类似于图1A所示的第二金属化层155)的过程，以密封延伸的开口800并形成气隙140。参考图1A，可以例如通过在第一金属化层135的IMD150上沉积另一蚀刻停止层165来形成第二金属化层155。蚀刻IMD150以及蚀刻停止层165以暴露出下面的金属线135a并形成通孔和线开口；沉积一种或多种导电材料以通过例如双镶嵌工艺填充通孔和线开口以形成通孔155b和金属线155a；然后在IMD150上抛光掉多余的沉积材料，以使金属线155a的顶面与IMD150的顶面共面，如图1A所示。在一些实施例中，可以在第二金属化层155上形成附加的金属化层(例如，第三金属化层160)。
根据一些实施例，如图1A所示，在第二金属化层155的IMD150的沉积期间，在IMD150内形成收缩点或圆形顶面140b。收缩点或圆形顶面140b可以归因于在IMD沉积的早期阶段期间由IMD材料形成的悬垂。在一些实施例中，图1A所示的收缩点或倒圆的顶面140b是如图2和图3(以及随后在图11至图16中)所示的气隙140的部件。在一些实施例中，收缩点或圆形顶面140b不延伸至相邻金属化层的超过相邻金属化层的高度的约60％以上。例如，在图1A中，收缩点或圆形顶面140b的高度140bh小于第二金属化层155的高度155h的约60％(例如140bh＜0.6155h)。当悬伸件封闭图10所示的顶部开口800t时，可以防止IMD材料沉积在延伸的开口800中。因此，顶部开口800t和IMD150的沉积速率促进了图1A所示的气隙140的形成。
作为示例而非限制，顶部开口800t可以通过开口600进行调节，更具体地说，可以通过图6中所示的顶部开口600t进行调节。在一些实施例中，可以基于沉积速率来调整侧壁角度θ。IMD150有助于形成气隙140。例如，顶部开口600t宽于底部开口600b(例如600t>600b)的正锥形轮廓可能适用于高沉积速率工艺。同时，顶部开口600t比底部开口600b窄的负锥形轮廓(例如600t＜600b)可适用于较低的沉积速率工艺。此外，用于开口600的负锥形轮廓意味着在IMD150的沉积期间顶部开口800t将更小并且更快地密封。作为示例而非限制，如在图5的操作435中描述的，可以通过图案化和蚀刻工艺来调节开口600的尺寸和轮廓。
如上所述，顶部开口800t的尺寸与顶部开口600t的尺寸有关。此外，如上所述，顶部开口600t可以例如在图6所示的相邻线135a之间的距离605的约25％至约30％之间。在一些实施例中，如果顶部开口600t小于距离605的约25％，则用于形成延伸的开口800的蚀刻化学物质可能无法到达ILD145或可能需要更长的蚀刻时间，这是不希望的。另一方面，在一些实施例中，如果顶部开口600t大于距离605的约30％，则图1A中所示的气隙140的形成可能是有挑战性的，因为IMD材料可以沉积在并填充图8所示的延伸的开口800中。
方法400的变形例可以用来形成图2所示的气隙140。在一些实施例中，为了产生图2所示的气隙，该方法可以形成第一和第二金属化层135和155；在第二金属化层155中形成延伸到第一金属化层136和ILD145的开口600；在第二和第一金属化层和ILD145的IMD150内形成延伸的开口；沉积衬垫140a；以及形成第三金属化层160。形成图2所示的气隙的另一种方法是将图1A所示的气隙140延伸到第二金属化层155。例如，从图1A所示的气隙140开始，在形成第三金属化层160之前，在第二金属化层155中形成开口600，以暴露第一金属化层135中的气隙140，从而在第二金属化层155中形成延伸的开口800；在新的延伸的开口800中沉积衬垫140a；然后形成第三金属化层160以形成图2所示的气隙140。在一些实施例中，图1A的气隙140中的现有衬垫104a保护第一金属化层135和ILD145中的周围IMD150免受通过用于在图2的第二金属化层155中形成气隙140的蚀刻化学物质造成的另外的蚀刻。
在一些实施例中，可以使用对方法400的变形例以形成图3所示的气隙140。在一些实施例中，可以在图6所示的以及如在操作435中所描述的开口600停止在ILD145上方的蚀刻停止层165上时(例如，当开口600不暴露ILD145时)形成图3所示的气隙。如果开口600不暴露ILD145，则在操作440中使用的后续蚀刻工艺将不去除ILD145。上述变形例。操作440、445和450将形成图3所示的气隙140。
方法400的上述变形例不是限制性的，并且其他变形例是可能的。方法400的这些替代修改在本公开的精神和范围内。
作为示例而非限制，图11至图16是根据上述方法400的操作或变形的操作在第一芯片区域A'中的相似晶体管结构A和B上形成气隙140的示例。例如，在图11中，晶体管结构A和B具有延伸穿过第二金属化层155、第一金属化层135和ILD145的气隙140。在图12中，第一金属化层135和110和第二金属化层155中的气隙140形成在晶体管结构A和B两者之上。在图13中，气隙140选择性地形成在晶体管结构A之上，而相邻的晶体管结构B不包括在其上方的气隙。在图14中，与图11相同，在晶体管结构A和B上都形成有气隙140；然而，第二金属化层155和第三金属化层160的布线布局与图11所示的布线布局不同。在图15中，晶体管结构A和B都具有穿过第三金属化层160、第二金属化层155、第一金属化层135和ILD145的气隙140。最后，图16是具有类似于晶体管结构A和B的两个芯片区域K和R的截面图。在一些实施例中，芯片区域K基本相似在上面讨论的第一芯片区域A'中源极/漏极接触件125的高度H1配置，例如大于高度H2并且等于或小于高度H2的约2.5倍。此外，在晶体管结构A上方形成气隙140。相反，在芯片区域R中，源极/漏极接触件125'的高度大于高度H2的约2.5倍，并且在晶体管结构B上方不存在气隙。作为示例而非限制，芯片区域K内的晶体管结构A是对RC延迟敏感的RF电路的部分，因此较短的源极/漏极接触件125和气隙140可以减小RC延迟。另一方面，芯片区域R中的结构B是对RC延迟较不敏感的电路的部分。在一些实施例中，芯片区域K和R可以被隔离区域1600分隔开或者被芯片的其他区域分隔开式的彼此相邻。图16的示例说明了方法400可以应用于芯片的选定部分/区域中，以减轻与RC延迟有关的问题。
除了上述之外，图1至图3和图11至图16中描述的实施例的不同排列是可能的，并且在本公开的精神和范围内。
本文所述的实施例针对一种用于减少RF设备或其他设备中的RC延迟的方法，该方法将受益于RC延迟的减少。在一些实施例中，该方法包括形成具有减小的高度的局部互连，例如源极/漏极和栅极接触件，以及在上述接触件和BE金属化层之间引入气隙以减小寄生电容。本文描述的实施例可以全局地实现(例如，应用于芯片的所有区域)或选择性地实现(例如，应用于芯片的选择性区域)。在一些实施例中，在局部互连之间形成的气隙的部分占据可用体积的约30％至约70％，并且在晶体管水平之上(例如，在BE的第一金属化层内)形成的气隙的部分占据可用体积的约40％至约90％。在一些实施例中，气隙形成在晶体管级(例如，在局部互连的ILD中)、在晶体管级之上(例如，在金属化层的IMD中)或其组合。在进一步的实施例中，源极/漏极接触件比晶体管的栅极结构的高度高，但不高于包括任何中间硅化物层的晶体管的栅极结构的高度的约2.5倍。在一些实施例中，降低栅极接触的高度以改善接触电阻，并且栅极接触的高度配置为晶体管的栅极结构(包括晶体管结构上的任何中间硅化物层)高度的约0.25倍至约1.5倍。在一些实施例中，如本文中所描述的，减小局部互连中的接触的高度和气隙的存在的组合实现了电路中的RC延迟的减小。
在一些实施例中，一种结构包括在其上形成有第一晶体管和第二晶体管的衬底，其中第一晶体管和第二晶体管具有相等的高度，并且每个都包括源极/漏极区域和栅极结构。该结构还包括局部互连层，该局部互连层包括分别连接到第一晶体管和第二晶体管的源极/漏极区域以及栅极结构的源极/漏极接触件和栅极接触件，其中源极/漏极接触件比第一晶体管和第二晶体管的栅极结构高。该结构还包括在局部互连层上的第一互连层，其中金属线连接到局部互连层的源极/漏极接触件和栅极接触件，以及延伸到局部互连层和第一互连层中的气隙。
在一些实施例中，一种结构包括在其上形成有晶体管结构的衬底，其中该晶体管结构包括源极/漏极区和栅极结构；局部互连层，其源极/漏极接触件连接到晶体管结构的源极/漏极区域；第一互连层设置在局部互连层上，其中金属线连接到局部互连层的源极/漏极接触件；所述第一互连层中的气隙位于所述晶体管结构上方并在所述第一互连层的相邻金属线之间延伸。
在一些实施例中，一种方法包括在衬底上形成晶体管结构，其中该晶体管结构包括设置在衬底中的源极/漏极区和栅极结构；在衬底上沉积第一介电层以嵌入晶体管结构；在第一介电层内，形成位于在晶体管结构的源极/漏极区上的源极/漏极接触件；在第一介电层上沉积第二介电层；在第二介电层中形成金属线以连接到源极/漏极接触件；在金属线之间的第二介电层中形成开口以暴露第一介电层；通过该开口蚀刻金属线之间的第二介电层和源极/漏极接触件之间的第一介电层，以形成延伸的开口；沉积第三介电层以密封延伸的开口并在第一和第二介电层中以及在晶体管结构上方形成气隙。
在一些实施例中，一种结构，包括：衬底，所述衬底上形成有第一晶体管和第二晶体管，其中所述第一晶体管和第二晶体管具有相等的高度，并且所述第一晶体管和第二晶体管的每个包括源极/漏极区和栅极结构；局部互连层，包括分别连接到所述第一晶体管和第二晶体管的源极/漏极区和所述栅极结构的源极/漏极接触件和栅极接触件，其中，所述源极/漏极接触件比所述第一晶体管和第二晶体管的所述栅极结构高；第一互连层，位于所述局部互连层上，包括连接到所述局部互连层的所述源极/漏极接触件和所述栅极接触件的金属线；以及气隙，延伸到局部互连层和所述第一互连层内。在一些实施例中，还包括位于所述第一互连层上的第二互连层，所述气隙延伸到所述第二互连层内。在一些实施例中，还包括：第二互连层，位于所述第一互连层上的；以及第三互连层，位于所述第二互连层上，其中所述气隙延伸到第二互连层和所述第三互连层内。在一些实施例中，气隙占据位于在所述第一晶体管上方且在所述第一互连层下方的所述源极/漏极接触件之间的区域的约30％至约70％。在一些实施例中，气隙占据位于所述第一互连层的所述金属线之间的区域的约40％至90％。在一些实施例中，气隙包括覆盖所述局部互连层和所述第一互连层内的所述气隙的内侧壁表面的衬垫。在一些实施例中，衬垫包括一个或多个介电层，所述一个或多个介电层包括氮化硅、碳化硅或其组合。在一些实施例中，栅极接触在所述第一晶体管和所述第二晶体管的所述栅极结构的高度的约0.25至约1.5倍之间。在一些实施例中，每个所述源极/漏极接触件短于所述第一晶体管和第二晶体管的所述栅极结构的高度的约2.5倍。
在一些实施例中，一种结构，包括：衬底，所述衬底上形成有晶体管结构，所述晶体管结构包括源极/漏极区和栅极结构；局部互连层，包括连接到所述晶体管结构的所述源极/漏极区域的源极/漏极接触件；第一互连层，设置在所述局部互连层上，所述第一互连层包括连接至所述局部互连层的所述源极/漏极接触件的金属线；以及气隙，位于所述第一互连层内，其中该气隙位于所述晶体管结构上方并在所述第一互连层的相邻金属线之间延伸。在一些实施例中，还包括设置在所述第一互连层上的第二互连层，其中，所述气隙的部分从所述第一互连层延伸到所述第二互连层内。在一些实施例中，气隙的从所述第一互连层延伸到所述第二互连层内的所述部分占据的面积小于所述第二互连层的所述金属线之间的面积的约40％。在一些实施例中，气隙的从所述第一互连层延伸到所述第二互连层的所述部分具有被所述第二互连层的介电材料围绕的圆形顶面。在一些实施例中，源极/漏极接触件的高度在所述栅极结构的高度的约1.0和约2.5倍之间。在一些实施例中，气隙包括覆盖所述第一互连层内的所述气隙的内侧壁表面的衬垫。在一些实施例中，衬垫层不延伸到所述第二互连层内。
在一些实施例中，一种方法，包括：在衬底上形成晶体管结构，其中所述晶体管结构包括设置在所述衬底中的源极/漏极区和栅极结构；在所述衬底上沉积第一介电层以嵌入所述晶体管结构；在第一介电层内，形成位于所述晶体管结构的所述源极/漏极区上的源极/漏极接触件；在所述第一介电层上沉积第二介电层；在所述第二介电层中形成金属线以连接到源极/漏极接触件；在所述金属线之间的第二介电层中形成开口以暴露所述第一介电层；通过所述开口，蚀刻位于所述金属线之间的所述第二介电层和位于所述源极/漏极接触件之间的所述第一介电层，以形成延伸的开口；以及沉积第三介电层以密封所述延伸的开口并在所述第一介电层和第二介电层中以及在所述晶体管结构上方形成气隙。在一些实施例中，形成所述源极/漏极接触件包括以在所述栅极结构的高度的约1.0至约2.5倍之间的高度形成所述源极/漏极接触件。在一些实施例中，其中在所述蚀刻之后，沉积衬垫以覆盖所述延伸的开口的内表面。在一些实施例中，开口的顶部在所述金属线之间的距离的约25％至约30％之间。
应当理解，“详细描述”部分而非“摘要的摘要”部分旨在用于解释权利要求。如发明人所预期的，公开部分的摘要可以阐述本公开的一个或多个但不是所有可能的实施例，因此，无意以任何方式限制从属权利要求。
前述公开概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员将理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还将认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种半导体结构，包括：
衬底，所述衬底上形成有第一晶体管和第二晶体管，其中所述第一晶体管和第二晶体管具有相等的高度，并且所述第一晶体管和第二晶体管的每个包括源极/漏极区和栅极结构；
局部互连层，包括分别连接到所述第一晶体管和第二晶体管的源极/漏极区和所述栅极结构的源极/漏极接触件和栅极接触件，其中，所述源极/漏极接触件比所述第一晶体管和第二晶体管的所述栅极结构高；
第一互连层，位于所述局部互连层上，包括连接到所述局部互连层的所述源极/漏极接触件和所述栅极接触件的金属线；以及
气隙，延伸到局部互连层和所述第一互连层内。
2.根据权利要求1所述的半导体结构，还包括位于所述第一互连层上的第二互连层，所述气隙延伸到所述第二互连层内。
3.根据权利要求1所述的半导体结构，还包括：
第二互连层，位于所述第一互连层上的；以及
第三互连层，位于所述第二互连层上，其中所述气隙延伸到第二互连层和所述第三互连层内。
4.根据权利要求1所述的半导体结构，其中，所述气隙占据位于在所述第一晶体管上方且在所述第一互连层下方的所述源极/漏极接触件之间的区域的约30％至约70％。
5.根据权利要求1所述的半导体结构，其中，所述气隙占据位于所述第一互连层的所述金属线之间的区域的约40％至90％。
6.根据权利要求1所述的半导体结构，其中，所述气隙包括覆盖所述局部互连层和所述第一互连层内的所述气隙的内侧壁表面的衬垫。
7.根据权利要求6所述的半导体结构，其中，所述衬垫包括一个或多个介电层，所述一个或多个介电层包括氮化硅、碳化硅或其组合。
8.根据权利要求1所述的半导体结构，其中，所述栅极接触在所述第一晶体管和所述第二晶体管的所述栅极结构的高度的约0.25至约1.5倍之间。
9.一种半导体结构，包括：
衬底，所述衬底上形成有晶体管结构，所述晶体管结构包括源极/漏极区和栅极结构；
局部互连层，包括连接到所述晶体管结构的所述源极/漏极区域的源极/漏极接触件；
第一互连层，设置在所述局部互连层上，所述第一互连层包括连接至所述局部互连层的所述源极/漏极接触件的金属线；以及
气隙，位于所述第一互连层内，其中该气隙位于所述晶体管结构上方并在所述第一互连层的相邻金属线之间延伸。
10.一种形成半导体结构的方法，包括：
在衬底上形成晶体管结构，其中所述晶体管结构包括设置在所述衬底中的源极/漏极区和栅极结构；
在所述衬底上沉积第一介电层以嵌入所述晶体管结构；
在第一介电层内，形成位于所述晶体管结构的所述源极/漏极区上的源极/漏极接触件；
在所述第一介电层上沉积第二介电层；
在所述第二介电层中形成金属线以连接到源极/漏极接触件；
在所述金属线之间的第二介电层中形成开口以暴露所述第一介电层；
通过所述开口，蚀刻位于所述金属线之间的所述第二介电层和位于所述源极/漏极接触件之间的所述第一介电层，以形成延伸的开口；以及
沉积第三介电层以密封所述延伸的开口并在所述第一介电层和第二介电层中以及在所述晶体管结构上方形成气隙。
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