KR20210128307A - 반도체 디바이스에서의 rc 지연 감소 - Google Patents

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KR20210128307A
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포-젠 왕
쿤-창 추앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 무선 주파수 동작 디바이스 또는 RC 지연 감소로부터 이익을 얻을 수 있는 디바이스에서 RC 지연을 감소시키는 방법을 설명한다. 방법은 소스/드레인 영역 및 게이트 구조물을 갖는 트랜지스터 구조물을 기판 상에 형성하는 단계; 트랜지스터 구조물을 임베딩하기 위해 기판 상에 제 1 유전체 층을 성막하는 단계; 제 1 유전체 층 내에, 트랜지스터 구조물의 소스/드레인 영역 상에 소스/드레인 콘택을 형성하는 단계; 제 1 유전체 층 상에 제 2 유전체 층을 성막하는 단계; 제 2 유전체 층에 금속 라인을 형성하는 단계; 제 1 유전체 층을 노출시키기 위해 금속 라인 사이에서 제 2 유전체 층 내에 개구부를 형성하는 단계; 개구부를 통해, 금속 라인 사이의 제 2 유전체 층 및 소스/드레인 콘택 사이의 제 1 유전체 층을 에칭하는 단계; 및 제 1 유전체 층 및 제 2 유전체 층 내에 그리고 트랜지스터 구조물 위에 에어 갭을 형성하기 위해 제 3 유전체 층을 성막하는 단계를 포함한다.

Description

반도체 디바이스에서의 RC 지연 감소 {REDUCING RC DELAY IN SEMICONDUCTOR DEVICES}
로직 칩과 메모리 칩 모두에 있는 능동 디바이스(예를 들어, 트랜지스터)는 금속 배선으로 칩의 다른 영역에 그리고 서로 전기적으로 연결된다. 금속 배선의 와이어는 비전도성(예를 들어, 전기적으로 절연성) 유전체 층으로 서로 분리된다. 로직과 메모리 모두에서, 금속 배선의 역할은 칩의 한 영역에서 다른 영역으로 신호를 전송하는 것이다. 신호 손실을 최소화하면서 신호 전송 속도를 증가시키는 것은 디바이스 스케일링에 중요하다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 3은 일부 실시예들에 따라, 트랜지스터 구조물 위에 감소된 높이 및 에어 갭으로 형성된 국부 콘택의 단면도이다.
도 4 및 도 5는 일부 실시예들에 따라, 트랜지스터 구조물 위에 감소된 높이 및 에어 갭을 갖는 국부 콘택을 형성하기 위한 방법의 흐름도이다.
도 6은 일부 실시예들에 따라, 트랜지스터 구조물 위에 에어 갭을 제조하는 동안 중간 구조물의 단면도이다.
도 7은 일부 실시예들에 따라, 트랜지스터 구조물 위에 에어 갭을 제조하는 동안 중간 구조물의 평면도이다.
도 8 내지 도 10은 일부 실시예들에 따라, 트랜지스터 구조물 위에 에어 갭을 제조하는 동안 중간 구조물의 단면도이다.
도 11 내지 도 16은 일부 실시예들에 따라, 트랜지스터 구조물 위에 감소된 높이 및 에어 갭으로 형성된 국부 콘택의 단면도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 명세서에서 사용된 "공칭"이라는 용어는 제품 또는 공정의 설계 단계 동안에 설정되는, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 타겟 값을 가리키며, 이와 함께, 이 원하는 값 위 및/또는 아래의 값들의 범위를 갖는다. 이러한 값들의 범위는 일반적으로 제조 공정들 또는 허용오차들에서의 약간의 변동들에 기인한다.
일부 실시예들에서, "약" 및 "실질적으로"라는 용어는 값의 5 % 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예를 들어, 값의 ± 1 %, ± 2 %, ± 3 %, ± 4 %, ± 5 %). 이들 값은 단지 예일 뿐 제한하기 위한 것이 아니다. "약" 및 "실질적으로"라는 용어는 본 명세서의 교시에 비추어 관련 기술 분야의 당업자에 의해 해석되는 바와 같이 값의 백분율을 나타낼 수 있음을 이해해야 한다.
본 명세서에 사용된 "수직"이라는 용어는 기판의 표면에 명목상 수직인 것을 의미한다.
로직 및 메모리 와이어에서의 신호 전파 속도는 일반적으로 "RC 지연"이라고 하는 저항과 용량의 곱에 의해 결정된다. 칩 내에서 빠른 신호 전파를 달성하려면 저항과 용량을 모두 낮추는 것이 이상적이다. 무선 주파수(radio frequency; RF) 스위치 및 저잡음 증폭기(Low Noise Amplifier; LNA)와 같은 무선 주파수(RF)에서 동작하는 디바이스는 RC 지연에 특히 민감하며, 이는 디바이스 스케일링으로 인해 악화된다. 예를 들어, RF 스위칭 디바이스는 백엔드(back-end; BE) 저항 및 용량의 기여로 인해 열악한 RC 성능을 나타낼 수 있다. BE의 기생 용량은 동작 중 열악한 절연을 초래할 수 있고, 와이어 저항은 높은 삽입 손실(예를 들어, 입/출력 신호 손실)과 열악한 동작 속도를 초래할 수 있기 때문이다.
본 명세서에 설명된 실시예들은 RF 지연 감소로부터 이익을 얻을 수 있는 RF 디바이스 또는 다른 디바이스에서 RC 지연을 감소시키는 방법에 관한 것이다. 일부 실시예들에서, 방법은 RC 지연을 해결하기 위해 감소된 높이를 갖는 국부 상호접속부를 형성하는 단계, 및 국부 상호접속부의 콘택과 BE 금속화 층(본 명세서에서 "상호접속 층"이라고도 함) 사이에 에어 갭을 도입하는 단계를 포함한다. 본 명세서에 설명된 실시예들은 전체적으로 (예를 들어, 칩의 모든 영역에 적용됨) 또는 선택적으로 (예를 들어, 칩의 선택적 영역에 적용됨) 구현될 수 있다. 제한이 아닌 예로서, 트랜지스터 레벨에 (예를 들어, 국부 상호접속부의 콘택 사이에) 형성된 에어 갭은 사용 가능한 체적의 약 30 % 내지 약 70 %를 차지하고, 트랜지스터 레벨 위에 (예를 들어, BE의 제 1 금속화 층 내에) 형성된 에어 갭은 사용 가능한 체적의 약 40 % 내지 약 90 %를 차지한다. 상기 언급된 범위는 제한적이지 않으며, 이들 범위 밖의 값은 본 개시의 사상 및 범위 내에 있음을 유념한다. 일부 실시예들에서, 에어 갭은 트랜지스터 레벨에, 트랜지스터 레벨 위에, 모든 위치에 및/또는 다른 적용 가능한 위치에 형성된다. 추가의 실시예들에서, 소스/드레인 콘택은 트랜지스터의 게이트 구조물의 높이보다 크다. 일부 실시예들에서, 소스/드레인 콘택은 임의의 개재 실리사이드 층을 포함하는 트랜지스터의 게이트 구조물 높이의 약 2.5 배이다. 소스/드레인 콘택과 트랜지스터의 게이트에 대한 추가 높이 비율은 본 개시의 사상 및 범위 내에 있다. 일부 실시예들에서, 게이트 콘택의 높이는 콘택 저항을 향상시키기 위해 감소된다. 일부 실시예들에서, 국부 상호접속부에서의 콘택 높이 감소와 에어 갭 존재의 결합은 회로에서 최적의 RC 지연 감소를 달성한다.
일부 실시예들에 따르면, 도 1a는 제 1 칩 영역(A')에 형성된 예시적인 트랜지스터 구조물(A)의 부분 단면도이다. 일부 실시예들에서, 트랜지스터 구조물(A)은 기판(102)의 일부 상에 형성된다. 제한이 아닌 예로서, 트랜지스터 구조물(A)은 평면 트랜지스터 구조물 또는 기판(102)의 핀 구조물 상에 형성된 finFET와 같은 비평면 트랜지스터 구조물일 수 있다. 제한이 아닌 예로서, 트랜지스터 구조물(A)은 채널 영역(100), 소스/드레인 영역(105), 게이트 구조물(110) 및 스페이서(115a 및 115b)를 포함한다. 일부 실시예들에서, 트랜지스터 구조물(A)의 게이트 구조물(110) 및 스페이서(115a 및 115b)는 칩 영역(A' 및 A")의 예시적인 레이아웃도인 도 1a 및 도 1b에 도시된 바와 같이 기판(102) 상에 배치된 유전체 층(102') 상의 제 2 칩 영역(A")으로 연장된다. 일부 실시예들에서, 게이트 구조물(110)은 게이트 전극(110a) 및 게이트 유전체 스택(110b)을 더 포함한다. 칩의 다른 영역에는 트랜지스터 구조물(A)과 같은 추가적인 트랜지스터 구조물이 형성될 수 있다. 이러한 추가적인 트랜지스터 구조물은 간략화를 위해 도 1a에 도시되지 않는다. 제한이 아닌 예로서, 트랜지스터 구조물(A)은 RF 스위칭 회로 또는 LNA 회로와 같은 RF 회로의 일부일 수 있다. 대안적으로, 트랜지스터 구조물(A)은 그 동작이 RC 지연에 의해 영향을 받을 수 있는 DC 회로의 일부일 수 있다.
일부 실시예들에 따르면, 게이트 구조물(110)이 폴리 실리콘을 포함하는 경우, 실리사이드 층(120)이 각각의 소스/드레인 영역(105) 및 게이트 구조물(110) 상에 형성되어 제 1 칩 영역(A')에서 소스/드레인 콘택(125)과 소스/드레인 영역(105) 사이 및 제 2 칩 영역(A")에서 게이트 콘택(130)과 게이트 구조물(110) 사이의 콘택 저항을 감소시킨다. 제 1 칩 영역(A')의 소스/드레인 콘택(125) 및 제 2 칩 영역(A")의 게이트 콘택(130)은 본 명세서에서 총체적으로 국부 상호접속부로 지칭되는 콘택 구조물의 네트워크를 형성한다.
일부 실시예들에서, 게이트 전극(110a)이 폴리 실리콘을 포함하는 경우, 게이트 구조물(110) 상에 형성된 실리사이드 층(120)은 게이트 전극(110a)과 직접 접촉한다. 일부 실시예들에서, 게이트 전극(110a)이 금속 스택을 포함하는 경우, 실리사이드 층(120)은 생략되고 게이트 유전체 스택(110b)은 하이-k 유전체 물질, 예를 들어, 유전 상수(k-값)가 약 3.9보다 큰 유전체 물질을 포함한다.
일부 실시예들에서, 소스/드레인 콘택(125) 및 게이트 콘택(130)과 같은 국부 상호접속부의 콘택은 콘택 저항을 감소시키기 위해, 예를 들어, RC 지연의 저항 성분을 감소시키기 위해, 단축된다(예를 들어, z 방향으로 높이가 감소됨). 예를 들어, 각각의 소스/드레인 콘택(125) 및 게이트 콘택(130)의 높이(H1 및 H3)는 원래의 높이에 대하여 단축되었다. 일부 실시예들에 따르면, 소스/드레인 콘택(125)의 높이(H1)는 높이(H2)보다 크고 높이(H2)의 약 2.5 배보다 작거나 같으며(예를 들어, 1 < H1/H2 ≤ 2.5), 여기서, H2는 본 명세서에 설명된 바와 같이 게이트 구조물(110) 상의 실리사이드 층(120)의 두께를 포함하는 게이트 구조물(110)의 높이로서 정의된다. 각각, 높이(H3)는 이제 높이(H2)의 약 0.25 배보다 크거나 같고 높이(H2)의 약 1.5 배보다 작거나 같다(예를 들어, 0.25 < H3/H2 ≤ 1.5). 소스/드레인 콘택(125) 및 게이트 콘택(130)의 높이(H1 및 H3)는 도 1a에 도시된 바와 같이 콘택의 하부 표면으로부터 콘택의 상부 표면까지 각각 측정된다.
소스/드레인 콘택(125) 및 게이트 콘택(130)은 이제 더 짧으므로, 제 1 금속화 층(135)은 트랜지스터 구조물(A)에 더 가깝게 형성된다. 이것은 결국 금속 라인(135a)과 게이트 구조물(110) 사이에 형성된 기생 용량을 증가시켜 회로의 RC 지연에 영향을 미친다. 일부 실시예들에서, 후속적인 기생 용량의 증가를 보상하기 위해, 에어 갭(140)이 제 1 칩 영역(A') 내에서 트랜지스터 구조물(A)의 게이트 구조물(110) 위에 층간 유전체(interlayer dielectric; ILD)(145) 및 금속간 유전체(inter-metal dielectric; IMD)(150)를 통해 형성된다. 일부 실시예들에서, ILD(145)는 전기적 격리 수단으로서 국부 상호접속부(예를 들어, 소스/드레인 콘택(125) 및 게이트 콘택(130)) 및 트랜지스터 구조물(A)의 게이트 구조물(110) 주위에 형성된다. 각각, IMD(150)는 제 1 금속화 층(135)의 금속 라인(135a) 사이의 전기적 격리 수단으로서 형성된다. 에어 갭(140)의 형성 공정 및 IMD(150)의 성막(deposit) 특성으로 인해, 에어 갭(140)은 금속 라인(155a) 및 금속 수직 상호접속 액세스 라인("비아")(155b)을 포함하는 제 2 금속화 층(155)의 IMD(150)로 연장될 수 있다. 제 1 및 제 2 금속화 층(135 및 155)과 같은 금속화 층은 또한 본 명세서에서 총체적으로 전역 상호접속부, 전역 상호접속 층 또는 상호접속 층으로 지칭된다. 일부 실시예들에서, 에어 갭(140)은 제 2 칩 영역(A")으로 연장되지 않는다. 따라서, 에어 갭(140)과 게이트 콘택(130) 사이에는 겹침이 없다.
제한이 아닌 예로서, 도 1b는 도 1a와 관련하여 위에서 논의된 칩 영역(A' 및 A")의 레이아웃도이다. 도 1b의 레이아웃도는 도 1a에 대한 선택적 요소를 도시한다. 일부 실시예들에서, 도 1a에 도시된 칩 영역(A')의 단면도는 도 1b의 라인(C-D)을 따라 취해진 단면도에 대응한다. 따라서, 도 1a에 도시된 칩 영역(A")의 단면도는 도 1b의 라인(E-F)을 따라 취해진 단면도에 대응한다. 도 1b에 도시되고 위에서 논의된 바와 같이, 점선으로 표시된 에어 갭(140)은 제 1 칩 영역(A')에 형성되고 제 2 칩 영역(A")으로 연장되지 않는다. 결과적으로, 에어 갭(140)과 게이트 콘택(130) 사이에는 겹침이 없다.
도 1a에 도시된 바와 같이, 에어 갭(140)의 내부 표면은 라이너(140a)로 라이닝된다. 일부 실시예들에서, 라이너(140a)는 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); Si3N4 및 SiC의 스택; ILD, Si3N4 및 IMD의 스택; ILD, Si3N4, SiC 및 IMD의 스택; 또는 이들의 임의의 조합과 같은 하나 이상의 유전체 층을 포함한다.
일부 실시예들에서, 금속 라인(160a) 및 비아(160b)를 갖는 제 3 금속화 층(160)과 같은 추가적인 금속화 층이 제 2 금속화 층(155) 위에 형성된다. 제한이 아닌 예로서, 금속화 층들은 에칭 정지 층(165)에 의해 분리될 수 있다. 또한, 콘택 에칭 정지 층(170)이 도 1a에 도시된 바와 같이 제 1 및 제 2 칩 영역(A' 및 A")에서 게이트 구조물(100) 상에 각각 형성될 수 있다. 또한, 콘택 에칭 정지 층(170)은 제 1 칩 영역(A')의 소스/드레인 영역(105) 상에 그리고 제 2 칩 영역(A")의 유전체 층(102') 상에 배치된 실리사이드 층(120) 상으로 연장될 수 있다. 에칭 정지 층들(예를 들어, 에칭 정지 층(165) 및 콘택 에칭 정지 층(170))은 소스/드레인 콘택(125), 게이트 콘택(130), 금속 라인(135a) 및 비아(155b/160b)와 같은 국부 및 전역 상호접속부의 형성을 용이하게 한다. 일부 실시예들에서, 추가적인 에칭 정지 층이 도 1a의 구조물 사이에 형성될 수 있다. 이러한 추가적인 에칭 정지 층은 간략화를 위해 도 1a 도시되지 않는다. 금속 라인, 비아 및 콘택에 포함된 장벽 층, 게이트 전극(110a)의 일 함수 층, 유전체 스택(110b)의 유전체 층, 캡핑 층, 또는 격리 구조물과 같은 추가적인 층이 설명의 용이함을 위해 도 1a에 도시되지 않을 수 있다.
일부 실시예들에서, ILD(145) 내의 에어 갭(140)은 소스/드레인 콘택(125)과 트랜지스터 구조물(A) 사이의 사용 가능한 공간의 약 30 % 내지 약 70 %를 차지한다. 또한, 제 1 금속화 층(135) 내의 에어 갭(140)은 제 1 금속화 층(135)의 금속 라인(135a) 사이의 사용 가능한 공간의 약 40 % 내지 약 90 %를 차지한다. 일부 실시예들에서, 에어 갭 (140)의 형상은 도 1a에 도시된 것과 상이할 수 있다. 예를 들어, 에어 갭(140)의 최하부는 소스/드레인 영역(105) 상에 배치된 실리사이드 층(120)을 향해 연장될 수 있거나, 소스/드레인 콘택(125)과 콘택 에칭 정지 층(170) 사이의 전체 공간을 차지할 수 있다. 일부 실시예들에서, IMD(150) 내의 에어 갭(140)의 체적은 ILD(145) 내의 에어 갭(140)의 체적보다 크다. 일부 실시예들에서, ILD(145)에서 약 30 % 미만을 차지하고 제 1 금속화 층(135)에서 약 40 % 미만을 차지하는 에어 갭은 더 짧은 S/D 콘택(125) 및 게이트 콘택(130)과 결합될 때 RC 지연을 충분히 감소시키지 않을 수 있다. 한편, 일부 실시예들에서, ILD(145)에서 약 70 % 초과하고 제 1 금속화 층(135)에서 약 90 % 초과하는 에어 갭은 ILD(145) 및 제 1 금속화 층(135)의 기계적 강도를 손상시킬 수 있다.
일부 실시예들에 따르면, 기생 용량 및 RC 지연을 추가로 감소시키기 위해, 에어 갭(140)은 도 2에 도시된 바와 같이 (예를 들어, z 방향을 따라) 제 2 금속화 층(155) 및 제 3 금속화 층(160)으로 연장될 수 있다. 일부 실시예들에서, 에어 갭(140)을 제 2 금속화 층(155)으로 연장하는 것은 제 1 금속화 층(135)으로만 연장되는 에어 갭과 비교하여 기생 용량 및 RC 지연을 추가로 감소시킨다. 일부 실시예들에서, 에어 갭(140)을 제 3 금속화 층(160)으로 연장하는 것은, 예를 들어, 제 2 금속화 층(155)으로만 연장되는 에어 갭과 비교하여 기생 용량 및 RC 지연을 추가로 감소시킬 수 있다. 일부 실시예들에서, 에어 갭(140)의 모든 부분은 나중에 논의되는 바와 같이 단일 또는 하나 이상의 동작으로 형성될 수 있다. 다른 실시예들에서, 에어 갭(140)은 ILD(145) 내에 형성되지 않을 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 에어 갭(140)은 제 1 금속화 층(135)에 선택적으로 형성될 수 있고, 제 2 금속화 층(155)으로 부분적으로 연장될 수 있다. 따라서, 기생 용량의 형성을 억제하기 위해 에어 갭(140)이 상이한 위치에 선택적으로 형성될 수 있다.
도 4 및 도 5는 도 1a에 도시된 실시예와 관련하여 위에서 설명된 바와 같이 감소된 높이 및 에어 갭을 갖는 국부 상호접속부를 형성하기 위한 제조 방법(400)의 흐름도이다. 도 2 및 도 3에 도시된 실시예들에 대한 에어 갭을 형성하기 위해 방법(400)에 대한 수정이 사용될 수 있다. 추가적인 제조 동작들이 방법(400)의 다양한 동작들 사이에서 수행될 수 있으며, 명확성과 설명의 용이함을 위해 생략될 수 있다. 이들 추가적인 제조 동작들은 본 개시의 사상 및 범위 내에 있다. 더욱이, 본 명세서에 제공된 개시를 수행하기 위해 모든 동작들이 요구되는 것은 아니다. 또한, 일부 동작들은 동시에 수행될 수 있거나, 도 4 및 도 5에 도시된 것과 상이한 순서로 수행될 수 있다. 일부 실시예들에서, 현재 설명된 동작들에 추가하여 또는 대신에 하나 이상의 다른 동작들이 수행될 수 있다. 예시적인 목적으로, 방법(400)은 도 6 내지 도 10에 도시된 실시예들을 참조하여 설명될 것이다. 방법(400)을 설명하기 위해 제공된 도면은 단지 예시적인 목적을 위한 것이며 실척도가 아니다. 일부 구조물, 필름 또는 기하학적 구조는 예시적인 목적을 위해 의도적으로 증강되었을 수 있다.
도 4를 참조하면, 방법(400)은 기판 상에 트랜지스터 구조물을 형성하는 동작(410) 및 공정으로 시작하며, 예를 들어, 도 6에 도시된 바와 같이 반도체 기판(102) 상에 트랜지스터 구조물(A)을 형성한다. 일부 실시예들에서, 도 1a 및 도 6에 도시된 트랜지스터 구조물(A)은 실질적으로 유사하다. 제한이 아닌 예로서, 반도체 기판(102)은 벌크 반도체 웨이퍼(예를 들어, 결정질 실리콘), 절연체 상의 반도체(semiconductor on insulator; SOI) 웨이퍼, 또는 벌크 반도체 웨이퍼 또는 SOI 웨이퍼 상에 형성된 반도체 핀 구조물일 수 있다. 일부 실시예들서, 트랜지스터 구조물(A)이 핀 구조물 상에 형성되면, 이들 핀 구조물은 도 1a 및 도 6의 x 방향을 따른 길이 및 도 1a 및 도 6의 y 방향을 따른 폭을 가질 것이다. 일부 실시예들에서, 채널 영역(100)은 반도체 기판(102)의 일부 또는 반도체 기판(102) 상에 형성되거나 반도체 기판으로부터 형성된 반도체 핀 구조물의 일부일 수 있다. 소스/드레인 영역(105)은 반도체 기판(102)의 리세스된 부분 또는 반도체 핀 구조물의 리세스된 부분에 형성된 하나 이상의 에피택셜 층(예를 들어, 에피택셜 성장된 실리콘-게르마늄 층, 또는 탄소 및 인으로 또는 탄소 및 비소로 도핑된 에피택셜 성장된 실리콘 층)을 포함한다. 일부 실시예들에서, 소스/드레인 영역(105)은 단지 반도체 기판(102)의 도핑된 영역일 뿐이다. 일부 실시예들에서, 실리사이드 층(120)은 성막된 금속과 존재하는 경우 하부 실리콘 원자 사이의 실리사이드화 공정의 생성물이다. 실리콘 원자가 존재하지 않으면, 실리사이드 형성이 발생하지 않을 것이다. 예를 들어, 게이트 전극(100a)이 금속 일 함수 층 및 금속 충전 물질을 포함하는 금속 스택인 경우, 실리사이드 층(120)은 게이트 구조물(110) 상에 형성되지 않는다. 그러나, 실리사이드 형성은 소스/드레인 영역(105)에 필수적이다. 일부 실시예들에서, 게이트 전극(110a)은 도핑된 폴리 실리콘 또는 대안적으로 금속 층을 포함할 수 있다. 게이트 전극(110a)이 금속인 경우, 게이트 유전체 스택(110b)은 최적의 성능을 위해 하이-k 유전체 물질을 포함한다. 금속 층은 하나 이상의 일 함수 층 및 금속 충전 물질을 포함한다.
도 4 및 도 6을 참조하면, 방법(400)은 제 1 및 제 2 칩 영역(A' 및 A")에서 트랜지스터 구조물(A)의 게이트 구조물(110) 상에 콘택 에칭 정지 층(170)을 성막하는 동작(415) 및 공정으로 계속된다. 콘택 에칭 정지 층(170)은 국부 상호접속부의 형성을 용이하게 하기 때문에, 국부 상호접속부(예를 들어, 소스/드레인 콘택 및 게이트 콘택)가 형성될 칩의 영역 위에 블랭킷 성막될 수 있다. 제한이 아닌 예로서, 콘택 에칭 정지 층(170)은 Si3N4와 같은 질화물 및 주변 물질(예를 들어, ILD(145))에 대해 우수한 에칭 선택성을 제공하는 임의의 다른 적합한 물질을 포함한다.
도 4를 참조하면, 방법(400)은 도 6에 도시된 바와 같이 트랜지스터 구조물(A)을 임베딩(embed)하기 위해 콘택 에칭 정지 층(170) 상에 ILD(145)를 성막하는 동작(420) 및 공정으로 계속된다. 위에서 논의된 바와 같이, ILD(145)는 이후에 형성되는 국부 상호접속부(예를 들어, 소스/드레인 콘택(125))로부터 트랜지스터 구조물(A)의 게이트 구조물(110)을 전기적으로 격리시킨다. 제한이 아닌 예로서, ILD(145)는 탄소로 도핑되고 질소, 수소 또는 임의의 다른 적합한 유전체 물질을 함유하는 실리콘 기반 유전체(예를 들어, 실리콘 산화물)일 수 있다. ILD(145)는 화학 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 유동성 CVD 등과 같은 임의의 적절한 성막 방법에 의해 성막될 수 있다.
도 4 및 도 6을 참조하면, 방법(400)은 원하는 높이로 제 1 칩 영역(A')에 소스/드레인 콘택(125)을 형성하고 제 2 칩 영역(A")에 게이트 콘택(130)을 형성하는 동작(425) 및 공정으로 계속된다. 도 1a와 관련하여 앞서 논의된 바와 같이, 각각의 소스/드레인 콘택(125) 및 게이트 콘택(130)의 높이(H1 및 H3)는, 소스/드레인 콘택(125)의 높이(H1)가 높이(H2)보다 크고 높이(H2)의 약 2.5 배보다 작거나 같고(예를 들어, 1 < H1/H2 ≤ 2.5), 게이트 콘택(130)의 높이(H3)가 높이(H2)의 약 0.25 배보다 크거나 같고 높이(H2)의 약 1.5 배보다 작거나 같도록(예를 들어, 0.25 < H3/H2 ≤ 1.5) 조정된다. 이들 높이 (및 높이 비율)는 제한되지 않으며 다른 값들이 본 개시의 사상 및 범위 내에 있다. 위에서 논의된 바와 같이, 일부 실시예들에서, 높이(H2)의 약 2.5 배보다 큰 소스/드레인 콘택(125) 및 높이(H2)의 약 1.5 배보다 큰 높이(H3)를 갖는 게이트 콘택은 더 저항적이고, 따라서 RC 지연의 저항 성분을 증가시킨다. 또한, 일부 실시예들에서, 높이(H2)보다 짧은 소스/드레인 콘택(125) 및 높이(H2)의 0.25 배보다 짧은 게이트 콘택(130)은 금속 라인(135a)과 게이트 구조물(110) 사이에 형성된 기생 용량을 증가시키며, 이는 바람직하지 않다.
위에서 언급한 높이 비율을 달성하는 몇 가지 방법이 있다. 제한이 아닌 예로서, 하나의 방법은 (예를 들어, 원하는 높이(H1 및 H3)보다 두껍게) 두꺼운 ILD(145)를 성막하는 단계, 포토 리소그래피 및 에칭 동작으로 ILD(145) 내에 콘택 개구부를 형성하는 단계, 콘택 개구부를 전도성 물질로 충전하는 단계, 및 H1 및 H3에 대한 원하는 비율을 달성하기 위해 적절한 양만큼 ILD(145)를 평탄화하는 단계를 포함한다. LD(145)의 평탄화는, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정으로 달성될 수 있다. CMP 공정이 칩 전체에 바람직하지 않은 두께 변동을 도입하는 경우, 대안적인 방법은 ILD(145)를 원하는 높이(H1 및 H3)에 가까운 두께로 성막하는 단계를 포함하여, CMP 공정은 연마 동안 소량의 ILD 물질을 제거한다. 위에 언급된 방법은 예시적인 것이며 제한적인 것은 아니다. 대안적인 방법이 가능하며 본 개시의 사상 및 범위 내에 있다.
각각의 소스/드레인 콘택(125) 및 게이트 콘택(130)에 대한 콘택 개구부를 형성하기 위해 사용된 에칭 화학 물질은 ILD(145)(예를 들어, 실리콘 산화물)와 비교하여 콘택 에칭 정지 층(170)(예를 들어, 실리콘 질화물)에 대해 낮은 선택성을 나타내도록 구성된다는 것을 유념한다. 이는 상이한 높이를 갖는 콘택의 형성을 용이하게 하기 때문에 유리하다. 예를 들어, 소스/드레인 콘택 개구부 및 게이트 콘택 개구부가 동시에 형성된다. 그러나, 게이트 콘택 개구부는 소스/드레인 콘택 개구부보다 짧기 때문에, 게이트 콘택 개구부가 먼저 형성될 것이다. 소스/드레인 콘택 개구부가 에칭 화학 물질로 계속 에칭되는 동안, 에칭 화학 물질은 콘택 에칭 정지 층(170)을 통해 에칭할 수 없기 때문에 게이트 콘택 개구부의 에칭은 실질적으로 느려진다. 소스/드레인 개구부 및 게이트 개구부 모두가 형성될 때, 에칭 화학 물질은 이제 콘택 에칭 정지 층(170)을 향해 선택적인 상이한 것으로 전환될 수 있어서, 에칭 정지 층은 제거될 수 있고 하부층(예를 들어, 게이트 전극(110a) 및 소스/드레인 영역(105))이 노출될 수 있다. 콘택 에칭 정지 층(170)의 두께는 소스/드레인 콘택 개구부를 형성하기 위해 요구되는 여분의 시간에 기초하여 조정될 수 있다. 일부 실시예들에서, 소스/드레인 영역(105) 상의 실리사이드 층(120)은 통합 방식에 따라 소스/드레인 개구부의 형성 후에 형성될 수 있다.
도 4를 참조하면, 방법(400)은 ILD(145) 상에 제 1 금속화 층을 형성하는 동작(430) 및 공정으로 계속된다. 도 1a를 참조하면, 예를 들어, 연마된 ILD(145) 상에 에칭 정지 층(165)을 성막하는 단계; 이어서 에칭 정지 층(165) 상에 IMD(150)를 성막하는 단계; 하부 국부 상호접속부를 노출시키기 위해 IMD(150) 및 에칭 정지 층(165) 내에 개구부를 에칭하는 단계; 개구부를 충전하고 라인(135a)을 형성하기 위해 하나 이상의 전도성 물질을 성막하는 단계; 및 라인(135a)의 상부 표면이 도 1a에 도시된 바와 같이 IMD(150)의 상부 표면과 동일 평면에 있도록 IMD(150) 위에 과잉 성막된 물질을 연마하는 단계에 의해, 제 1 금속화 층(135)이 형성될 수 있다.
콘택 에칭 정지 층(170)과 같이, 에칭 정지 층(165)은 또한 Si3N4와 같은 질화물을 포함할 수 있다. ILD(145)와 같은 추가의 IMD(150)는 유사한 실리콘 산화물 기반 유전체일 수 있으며, 예컨대, 수소 또는 질소를 함유하는 탄소 도핑된 실리콘 산화물일 수 있다. 일부 실시예들에서, IMD(150)는, 예를 들어, 기공을 갖는 실리콘 산화물과 같은 다공성 물질일 수 있다. 일부 실시예들에 따르면, 라인(135a)을 충전하기 위해 사용되는 전도성 물질은 소스/드레인 콘택(125) 및 게이트 콘택(130)을 충전하기 위해 사용되는 전도성 물질과 상이하다. 제한이 아닌 예로서, 라인(135a)은 구리로 충전될 수 있는 반면, 소스/드레인 콘택(125) 및 게이트 콘택(130)은 코발트 또는 텅스텐으로 충전될 수 있다. 또한, 라인(135a)은 소스/드레인 콘택(125) 및 게이트 콘택(130)보다 더 클 수 있다(예를 들어, 더 넓을 수 있다).
도 5를 참조하면, 방법(400)은 트랜지스터 구조물(A) 위의 ILD(145)를 노출시키기 위해 제 1 금속화 층(135) 내에 개구부를 형성하는 동작(435) 및 공정으로 계속된다. 일부 실시예들에서, 동작(435)에서 형성된 개구부는 도 1a에 도시된 에어 갭(140)을 형성하기 위해 사용될 것이다. 동작(435)의 개구부는 제 1 칩 영역(A')에 형성되고, 위에서 논의된 바와 같이 제 2 칩 영역(A")으로 연장되지 않는다. 제한이 아닌 예로서, 개구부는 IMD(150) 상에 포토 레지스트를 성막하는 단계, 포토 레지스트를 패턴화하는 단계, 포토 레지스트의 개구부를 통해 제 1 금속화 층(135)의 IMD(150)를 에칭하는 단계에 의해 형성될 수 있다. 제 1 금속화 층(135) 내에 개구부를 형성한 후, 포토 레지스트는 예를 들어 습식 에칭 공정으로 제거될 수 있다. 결과 구조물은 도 6에 도시되어 있으며, 여기서 개구부(600)는 ILD(145)를 노출시키기 위해 제 1 금속화 층(135)의 IMD(150) 내에 형성된다. 일부 실시예들에서, 개구부(600)는 ILD(145) 내에 부분적으로 형성된다.
일부 실시예들에 따르면, 개구부(600)의 측벽 각도(θ)는 약 90°, 약 90°초과(예를 들어, 110°), 또는 약 90°미만(예를 들어, 80°) 일 수 있다. 일부 실시예들에서, 측벽 각도(θ)는 약 90°± 20°이다. 그러나, 이들 각도는 제한적이지 않으며, 개구부(600)는 110°보다 크거나 약 80°보다 작은 각도로 형성될 수 있다. 제한이 아닌 예로서, 개구부(600)는 상부 개구부(600t)가 하부 개구부(600b)와 실질적으로 동일한(예를 들어, 600t = 600b) 실질적으로 수직 측벽을 가질 수 있거나, 상부 개구부(600t)가 하부 개구부(600b)보다 넓은(예를 들어, 600t > 600b) 포지티브 테이퍼 프로파일을 가질 수 있거나, 상부 개구부(600t)가 하부 개구부(600b)보다 좁은(예를 들어, 600t < 600b) 네거티브 테이퍼 프로파일을 가질 수 있다. 개구부(600)의 프로파일은 동작(450)에서 형성된 에어 갭의 형상을 어느 정도까지 결정한다. 일부 실시예들에서, 상부 개구부(600t)는 이웃 라인(135a) 사이의 거리(605)의 약 25 % 내지 약 30 %이다. 그러나, 이들 백분율은 제한적이지 않으며, 더 넓거나 더 좁은 상부 개구부(600t)가 형성될 수 있다.
개구부(600)와 같은 추가적인 개구부가 다른 트랜지스터 구조물 위의 칩의 다른 위치에서 제 1 금속화 층(135) 내에 형성될 수 있음을 유념한다. 제한이 아닌 예로서, 도 7은 도 6의 트랜지스터 구조물(A)의 예시적인 평면도이다. 도 7은 도 6의 선택적 부분을 도시하고, 다른 부분들은 명확성을 위해 생략되어 있다. 도 1a 및 도 1b의 경우와 유사하게, 도 6에 도시된 칩 영역(A')의 단면도는 도 7의 라인(C-D)을 따라 취해진 단면도에 대응한다. 따라서, 도 6에 도시된 칩 영역(A")의 단면도는 도 7의 라인(E-F)을 따라 취해진 단면도에 대응한다. 도 7에 도시되고 위에서 논의된 바와 같이, 점선으로 표시된 개구부(600)는 제 1 칩 영역(A')에 형성되고 제 2 칩 영역(A")으로 연장되지 않는다. 결과적으로, 개구부(600)와 게이트 콘택(130) 사이에는 겹침이 없다. 도 7의 평면도는 예시적인 것이며 제한적인 것은 아니다. 그러므로, 도 6의 요소에 대한 상이한 배치가 가능하며 본 개시의 사상 및 범위 내에 있다. 일부 실시예들에서, y 방향을 따른 개구부(600)의 크기는 해당 방향으로 에어 갭의 측 방향 크기를 정의할 수 있다.
도 5를 참조하면, 방법(400)은 도 8에 도시된 확장된 개구부(800)와 같은 확장된 개구부를 형성하기 위해 제 1 금속화 층(135)의 IMD(150)의 일부 및 ILD(145)의 일부를 개구부(600)를 통해 제거하는 동작(440) 및 공정으로 계속된다. 일부 실시예들에서, 확장된 개구부(800)는 도 8의 단면도에 도시된 x-z 평면에 추가하여 y 방향을 따라 연장된다. 일부 실시예들에서, 확장된 개구부(800)를 형성하기 위해 사용되는 에칭 공정은 건식 에칭 화학 물질, 습식 에칭 화학 물질 또는 이들의 조합을 포함한다. 일부 실시예들에 따르면, 에칭 화학 물질은 IMD(150) 및 ILD(145)와 같은 실리콘 산화물 기반 물질에 대한 선택성이 높고, 에칭 정지 층(165) 및 콘택 에칭 정지 층(170)(예를 들어, 실리콘 질화물 또는 질화물 물질)에 대한 선택성이 낮은 등방성 또는 등방성과 이방성의 조합이다. 또한, 에칭 화학 물질은 라인(135a) 및 소스/드레인 콘택(125)에 사용된 물질에 대해 낮은 선택성을 나타내도록 구성된다. 일부 실시예들에서, 에칭 공정의 등방성으로 인해, 확장된 개구부(800)는 만곡되거나 둥근 내부 표면(예를 들어, 볼록 또는 오목 표면), 직선 내부 표면 또는 이들의 조합을 발생시킬 수 있다. 동일한 이유로, 확장된 개구부(800)는 날카로운 코너, 둥근 코너 또는 이들의 조합을 발생시킬 수 있다. 따라서, 확장된 개구부(800)의 형상은 도 8에 도시된 것을 벗어날 수 있다.
제한이 아닌 예로서, 건식 에칭 화학 물질은 플루오르화 탄소 화학 물질에 기초할 수 있고, 테트라 플루오로 메탄(CF4), 옥타 플루오로 프로판(C3F8), 옥타 플루오로 시클로 부탄(C4F8), 플루오로 포름(CHF3), 삼플루오르화 질소(NF3), 삼플루오르화 황(SF3) 또는 이들의 조합을 포함할 수 있다. 건식 에칭 화학 물질은 또한 아르곤(Ar) 또는 헬륨(He)과 같은 완충 가스를 포함할 수 있다. 건식 에칭 화학 물질의 선택성은 가스 혼합물에 수소 또는 산소의 첨가에 의해 미세 조정될 수 있다.
제한이 아닌 예로서, 습식 에칭 화학 물질은 플루오르화 암모늄(NF4F)에 버퍼링된 플루오르화 수소산(HF)을 포함할 수 있으며, 이는 버퍼링된 산화물 에칭(BOE) 또는 버퍼링된 HF(BHF)로 지칭된다. 실리콘 산화물은 BOE에 노출될 때 등방성으로 에칭되는 비정질 물질이다.
에칭 공정은 확장된 개구부(800)의 크기가 제어될 수 있도록 시간이 정해질 수 있다. 일부 실시예들에서, 확장된 개구부(800)는 위에서 논의된 바와 같이 콘택 에칭 정지 층(170)과 소스/드레인 콘택(125) 사이의 영역(805)으로 확장될 수 있다.
도 5를 참조하면, 방법(400)은 확장된 개구부(800)에 라이너(예를 들어, 도 1a에 도시된 라이너(140a)와 같음)를 성막하는 동작(445) 및 공정으로 계속된다. 제한이 아닌 예로서, 도 9는 확장된 개구부(800)에 성막된 라이너(140a)를 도시한다. 일부 실시예들에서, 라이너(140a)는 또한 확장된 개구부(800) 외부에 (예를 들어, 에칭 정지 층(165)의 수평 표면 상에) 성막된다. 그러나, 확장된 개구부(800) 외부의 라이너(140a)의 일부는 원하는 경우 도 10에 도시된 바와 같이 이방성 에칭 동작을 통해 제거될 수 있다. 위에서 논의된 바와 같이, 라이너(140a)는 단일 층 또는 유전체 층들의 스택을 포함한다. 예를 들어, 라이너(140a)는 Si3N4; SiC; Si3N4 및 SiC의 스택; ILD, Si3N4 및 IMD의 스택; ILD, Si3N4, SiC 및 IMD의 스택; 또는 이들의 임의의 조합과 같은 하나 이상의 유전체 층을 포함한다. 제한이 아닌 예로서, 라이너(140a)의 두께는 약 10 nm 내지 약 50 nm의 범위이다. 라이너(140a)는 확장된 개구부(800)를 충전하지 않고 대신 도 10에 도시된 바와 같이 개구부(800)의 내부 측벽 (또는 내부 측벽 표면)을 커버한다. 라이너(140a)의 성막으로 인해, 확장된 개구부(800)의 상부 개구부(800t)는 상부 에칭 정지 층(165)의 측벽 상의 라이너(140a)의 두께만큼 감소된다. 일부 실시예들에서, 라이너(140a)의 성막 전에, 확장된 개구부(800)의 형성에 사용된 에칭 화학 물질이 에칭 정지 층(165)을 침식시키지 않는다면, 상부 개구부(800t)는 도 6에 도시된 개구부(600)의 상부 개구부(600t)와 실질적으로 동일하다.
일부 실시예들에서, 라이너(140a)는 원자 층 증착(atomic layer deposition; ALD), 플라즈마 강화 ALD(plasma-enhanced ALD; PEALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 또는 약 10 nm 내지 약 50 nm의 조합된 두께로 컨포멀 층을 성막할 수 있는 임의의 성막 공정과 같은 컨포멀 성막 공정으로 성막된다.
도 5를 참조하면, 방법(400)은 확장된 개구부(800)를 밀봉하고 에어 갭(140)을 형성하기 위해 제 1 금속화 층(135) 상에 제 2 금속화 층(예를 들어, 도 1a에 도시된 제 2 금속화 층(155)과 같음)을 형성하는 동작(450) 및 공정으로 계속된다. 도 1a를 참조하면, 예를 들어, 제 1 금속화 층(135)의 IMD(150) 상에 다른 에칭 정지 층(165)을 성막하는 단계; 하부 금속 라인(135a)을 노출시키고 비아 및 라인 개구부를 형성하기 위해 IMD(150) 및 에칭 정지 층(165)을 에칭하는 단계; 비아(155b) 및 금속 라인(155a)을 형성하기 위해, 예를 들어, 이중 다마신 공정으로 비아 및 라인 개구부를 충전하도록 하나 이상의 전도성 물질을 성막하는 단계; 및 금속 라인(155a)의 상부 표면이 도 1a에 도시된 바와 같이 IMD(150)의 상부 표면과 동일 평면에 있도록 IMD(150) 위에 과잉 성막된 물질을 연마하는 단계에 의해, 제 2 금속화 층(155)이 형성될 수 있다. 일부 실시예들에서, 추가적인 금속화 층(예를 들어, 제 3 금속화 층(160))이 제 2 금속화 층(155) 상에 형성될 수 있다.
일부 실시예들에 따르면, 제 2 금속화 층(155)의 IMD(150)의 성막 동안, 핀치 포인트 또는 둥근 상부 표면(140b)이 도 1a에 도시된 바와 같이 IMD(150) 내에 형성된다. 핀치 포인트 또는 둥근 상부 표면(140b)은 IMD 성막의 초기 단계 동안 IMD 물질에 의한 돌출부 형성에 기인할 수 있다. 일부 실시예들에서, 도 1a에 도시된 핀치 포인트 또는 둥근 상부 표면(140b)은 도 2 및 도 3 (그리고 이후 도 11 내지 도 16)에 도시된 바와 같은 에어 갭(140)의 특성이다. 일부 실시예들에서, 핀치 포인트 또는 둥근 상부 표면(140b)은 인접한 금속화 층의 높이의 약 60 % 이상에 대해 인접한 금속화 층 내로 연장되지 않는다. 예를 들어, 도 1a에서, 핀치 포인트 또는 둥근 상부 표면(140b)의 높이(140bh)는 제 2 금속화 층(155)의 높이(155h)의 약 60 % 미만(예를 들어, 140bh < 0.6 155h)이다. 돌출부가 도 10에 도시된 상부 개구부(800t)를 폐쇄함에 따라, 확장된 개구부(800)에서 IMD 물질의 성막이 방지될 수 있다. 따라서, 상부 개구부(800t) 및 IMD(150)의 성막 속도는 도 1a에 도시된 에어 갭(140)의 형성을 용이하게 한다.
제한이 아닌 예로서, 상부 개구부(800t)는 개구부(600)에 의해, 보다 구체적으로는 도 6에 도시된 상부 개구부(600t)에 의해 변조될 수 있다. 일부 실시예들에서, 측벽 각도(θ)는 에어 갭(140)의 형성을 용이하게 하기 위해 IMD(150)의 성막 속도에 기초하여 조정될 수 있다. 예를 들어, 상부 개구부(600t)가 하부 개구부(600b)보다 넓은 포지티브 테이퍼 프로파일(예를 들어, 600t > 600b)은 높은 성막 속도 공정에 적합할 수 있다. 한편, 상부 개구부(600t)가 하부 개구부(600b)보다 좁은 네거티브 테이퍼 프로파일(예를 들어, 600t < 600b)은 더 낮은 성막 속도 공정에 적합할 수 있다. 또한, 개구부(600)에 대한 네거티브 테이퍼 프로파일은 IMD(150)의 성막 동안 상부 개구부(800t)가 더 작아지고 더 빨리 밀봉될 것임을 의미한다. 제한이 아닌 예로서, 개구부(600)의 크기 및 프로파일은 개구부(600)를 형성하기 위해 사용되는 패턴화 및 에칭 공정에 의해 조정될 수 있으며, 이는 도 5의 동작(435)에서 설명된다.
위에서 논의된 바와 같이, 상부 개구부(800t)의 크기는 상부 개구부(600t)의 크기와 관련된다. 또한, 위에서 논의된 바와 같이, 상부 개구부(600t)는, 예를 들어, 도 6에 도시된 이웃 라인(135a) 사이의 거리(605)의 약 25 % 내지 약 30 %일 수 있다. 일부 실시예들에서, 상부 개구부(600t)가 거리(605)의 약 25 % 미만인 경우, 확장된 개구부(800)를 형성하기 위해 사용된 에칭 화학 물질은 ILD(145)에 도달할 수 없거나 더 긴 에칭 시간을 요구할 수 있으며, 이는 바람직하지 않다. 한편, 일부 실시예들에서, 상부 개구부(600t)가 거리(605)의 약 30 %보다 큰 경우, IMD 물질이 도 8에 도시된 확장된 개구부(800)에 성막되고 충전할 수 있기 때문에, 도 1a에 도시된 에어 갭(140)의 형성은 어려울 수 있다.
도 2에 도시된 에어 갭(140)을 형성하기 위해 방법(400)에 대한 수정이 사용될 수 있다. 일부 실시예들에서, 도 2에 도시된 에어 갭을 생성하기 위해, 방법은 제 1 및 제 2 금속화 층(135 및 155)을 형성하는 단계; 제 1 금속화 층(135) 및 ILD(145)로 연장되는 개구부(600)를 제 2 금속화 층(155) 내에 형성하는 단계; 제 2 및 제 1 금속화 층의 IMD(150) 및 ILD(145) 내에 확장된 개구부를 형성하는 단계; 라이너(140a)를 성막하는 단계; 및 제 3 금속화 층(160)을 형성하는 단계를 포함할 수 있다. 도 2에 도시된 에어 갭을 생성하는 대안적인 방법은 도 1a에 도시된 에어 갭(140)을 제 2 금속화 층(155)으로 연장하는 것이다. 예를 들어, 도 1a에 도시된 에어 갭(140)으로부터 시작하는 단계, 제 1 금속화 층(135)의 에어 갭(140)을 노출시키기 위해 제 3 금속화 층(160)을 형성하기 전에 제 2 금속화 층(155) 내에 개구부(600)를 형성하는 단계; 제 2 금속화 층(155) 내에 확장된 개구부(800)를 형성하는 단계; 새로운 확장된 개구부(800)에 라이너(140a)를 성막하는 단계; 및 도 2에 도시된 에어 갭(140)을 형성하기 위해 제 3 금속화 층(160)을 형성하는 단계를 포함한다. 일부 실시예들에서, 도 1a의 에어 갭(140)의 기존 라이너(104a)는 도 2의 제 2 금속화 층(155)에 에어 갭(140)을 형성하기 위해 사용되는 에칭 화학 물질에 의한 추가 에칭으로부터 제 1 금속화 층(135)의 주변 IMD(150) 및 ILD(145)를 보호한다.
일부 실시예들에서, 도 3에 도시된 에어 갭(140)을 형성하기 위해 방법(400)에 대한 수정이 사용될 수 있다. 일부 실시예들에서, 도 3에 도시된 에어 갭은 도 6에 도시되고 동작(435)에서 설명된 개구부(600)가 ILD(145) 위의 에칭 정지 층(165) 상에서 정지할 때, 예컨대 개구부(600)가 ILD(145)를 노출시키지 않을 때, 형성될 수 있다. 개구부(600)가 ILD(145)를 노출시키지 않으면, 동작(440)에서 사용되는 후속 에칭 공정은 ILD(145)를 제거하지 않을 것이다. 앞서 말한 수정으로, 동작들(440, 445 및 450)은 도 3에 도시된 에어 갭(140)을 초래할 것이다.
위에 설명된 방법(400)의 수정은 제한적이지 않으며 대안적인 수정이 가능하다. 방법(400)의 이러한 대안적인 수정은 본 개시의 사상 및 범위 내에 있다.
제한이 아닌 예로서, 도 11 내지 도 16은 위에서 설명된 방법(400)의 동작 또는 수정된 동작에 따라 제 1 칩 영역(A')에서 유사한 트랜지스터 구조물(A 및 B) 위에 형성된 에어 갭(140)의 예이다. 예를 들어, 도 11에서, 트랜지스터 구조물(A 및 B)은 제 2 금속화 층(155), 제 1 금속화 층(135) 및 ILD(145)를 통해 연장되는 에어 갭(140)을 갖는다. 도 12에서, 제 1 금속화 층(135) 및 제 2 금속화 층(155)의 에어 갭(140)은 트랜지스터 구조물(A 및 B) 모두 위에 형성된다. 도 13에서, 에어 갭(140)은 트랜지스터 구조물(A) 위에 선택적으로 형성되는 반면, 인접 트랜지스터 구조물(B)은 그 위에 에어 갭을 포함하지 않는다. 도 14에서, 도 11에서와 같이, 에어 갭(140)은 트랜지스터 구조물(A 및 B) 모두에 형성되지만; 제 2 금속화 층(155) 및 제 3 금속화 층(160)의 배선 레이아웃은 도 11에 도시된 것과 상이하다. 도 15에서, 트랜지스터 구조물(A 및 B)은 모두 제 3 금속화 층(160), 제 2 금속화 층 (155), 제 1 금속화 층(135) 및 ILD(145)를 통해 연장되는 에어 갭(140)을 갖는다. 마지막으로, 도 16은 유사한 트랜지스터 구조물(A 및 B)을 갖는 2 개의 칩 영역(K 및 R)의 단면도이다. 일부 실시예들에서, 칩 영역(K)은 소스/드레인 콘택(125)의 높이(H1)가 예를 들어 높이(H2)보다 크고 높이(H2)의 약 2.5 배보다 작거나 같도록 구성되는 위에서 논의된 제 1 칩 영역(A')과 실질적으로 유사하다. 또한, 에어 갭(140)이 트랜지스터 구조물(A) 위에 형성된다. 대조적으로, 칩 영역(R)에서, 소스/드레인 콘택(125')은 높이(H2)의 약 2.5 배보다 높고 트랜지스터 구조물(B) 위에 에어 갭이 없다. 제한이 아닌 예로서, 칩 영역(K) 내의 트랜지스터 구조물(A)은 RC 지연에 민감한 RF 회로의 일부이므로, 더 짧은 소스/드레인 콘택(125) 및 에어 갭(140)은 RC 지연을 감소시킬 수 있다. 한편, 칩 영역(R)의 트랜지스터 구조물(B)은 RC 지연에 덜 민감한 회로의 일부이다. 일부 실시예들에서, 격리 영역(1600)에 의해 분리되거나 칩의 다른 영역에 의해 분리된 칩 영역(K 및 R)은 서로 인접할 수 있다. 도 16의 예는 방법(400)이 RC 지연과 관련된 문제를 완화하기 위해 칩의 선택된 부분/영역에 적용될 수 있음을 보여준다.
상기 이외에, 도 1 내지 도 3 및 도 11 내지 도 16에 설명된 실시예들의 상이한 순열이 가능하며 본 개시의 사상 및 범위 내에 있다.
본 명세서에 설명된 실시예들은 RF 지연 감소로부터 이익을 얻을 수 있는 RF 디바이스 또는 다른 디바이스에서 RC 지연을 감소시키는 방법에 관한 것이다. 일부 실시예들에서, 상기 방법은 높이가 감소된 소스/드레인 콘택 및 게이트 콘택과 같은 국부 상호접속부를 형성하는 단계, 및 기생 용량을 감소시키기 위해 앞서 말한 콘택과 BE 금속화 층 사이에 에어 갭을 도입하는 단계를 포함한다. 본 명세서에 설명된 실시예들은 전체적으로 (예를 들어, 칩의 모든 영역에 적용됨) 또는 선택적으로 (예를 들어, 칩의 선택적 영역에 적용됨) 구현될 수 있다. 일부 실시예들에서, 국부 상호접속부의 사이에 형성된 에어 갭의 일부는 사용 가능한 체적의 약 30 % 내지 약 70 %를 차지하고, 트랜지스터 레벨 위에 (예를 들어, BE의 제 1 금속화 층 내에) 형성된 에어 갭의 일부는 사용 가능한 체적의 약 40 % 내지 약 90 %를 차지한다. 일부 실시예들에서, 에어 갭은 트랜지스터 레벨에 (예를 들어, 국부 상호접속부의 ILD에), 트랜지스터 레벨 위에 (예를 들어, 금속화 층의 IMD에), 또는 이들의 조합에 형성된다. 추가의 실시예들에서, 소스/드레인 콘택은 트랜지스터의 게이트 구조물의 높이보다 크지만 임의의 개재 실리사이드 층을 포함하는 트랜지스터의 게이트 구조물 높이의 약 2.5 배보다 크지 않다. 일부 실시예들에서, 게이트 콘택의 높이는 콘택 저항을 개선하기 위해 감소되고 트랜지스터의 게이트 구조물(트랜지스터 구조물 상의 임의의 개재 실리사이드 층을 포함함)의 높이의 약 0.25 배 내지 약 1.5 배의 범위에 이르도록 구성된다. 일부 실시예들에서, 국부 상호접속부에서의 콘택 높이 감소와 본 명세서에 설명된 바와 같은 에어 갭 존재의 결합은 회로에서 RC 지연 감소를 달성한다.
일부 실시예들에서, 구조물은 제 1 트랜지스터 및 제 2 트랜지스터가 위에 형성된 기판을 포함하고, 여기서 제 1 및 제 2 트랜지스터는 동일한 높이를 가지며, 각각은 소스/드레인 영역 및 게이트 구조물을 포함한다. 상기 구조물은 제 1 및 제 2 트랜지스터의 소스/드레인 영역 및 게이트 구조물에 각각 연결되는 소스/드레인 콘택 및 게이트 콘택을 포함하는 국부 상호접속 층을 더 포함하며, 여기서 소스/드레인 콘택은 제 1 및 제 2 트랜지스터의 게이트 구조물보다 크다. 상기 구조물은 또한 국부 상호접속 층 상의 제 1 상호접속 층 - 국부 상호접속 층의 소스/드레인 콘택 및 게이트 콘택에 연결된 금속 라인을 가짐 - 및 국부 상호접속 층 및 제 1 상호접속 층 내로 연장되는 에어 갭을 포함한다.
일부 실시예들에서, 구조물은 트랜지스터 구조물이 위에 형성된 기판 - 여기서 트랜지스터 구조물은 소스/드레인 영역 및 게이트 구조물을 포함함 - ; 트랜지스터 구조물의 소스/드레인 영역에 연결된 소스/드레인 콘택을 갖는 국부 상호접속 층; 국부 상호접속 층 상에 배치된 제 1 상호접속 층 - 국부 상호접속 층의 소스/드레인 콘택에 연결된 금속 라인을 가짐 - ; 및 제 1 상호접속 층의 에어 갭 - 여기서 에어 갭은 트랜지스터 구조물 위에 위치하고 제 1 상호접속 층의 이웃하는 금속 라인 사이에 연장됨 - 을 포함한다.
일부 실시예에서, 방법은 기판 상에 트랜지스터 구조물을 형성하는 단계 - 여기서 트랜지스터 구조물은 기판에 배치된 소스/드레인 영역 및 게이트 구조물을 포함함 - ; 트랜지스터 구조물을 임베딩하기 위해 기판 상에 제 1 유전체 층을 성막하는 단계; 제 1 유전체 층 내에, 트랜지스터 구조물의 소스/드레인 영역 상에 소스/드레인 콘택을 형성하는 단계; 제 1 유전체 층 상에 제 2 유전체 층을 성막하는 단계; 소스/드레인 콘택에 연결하기 위해 제 2 유전체 층에 금속 라인을 형성하는 단계; 제 1 유전체 층을 노출시키기 위해 금속 라인 사이에서 제 2 유전체 층 내에 개구부를 형성하는 단계; 확장된 개구부를 형성하기 위해, 개구부를 통해, 금속 라인 사이의 상기 제 2 유전체 층과 소스/드레인 콘택 사이의 제 1 유전체 층을 에칭하는 단계; 및 확장된 개구부를 밀봉하고 제 1 및 제 2 유전체 층 내에 그리고 트랜지스터 구조물 위에 에어 갭을 형성하기 위해 제 3 유전체 층을 성막하는 단계를 포함한다.
본 개시의 요약 섹션이 아닌 상세한 설명 섹션이 청구항을 해석하기 위해 사용되는 것으로 이해되어야 한다. 본 개시의 요약 섹션은 발명자(들)에 의해 고려되는 바와 같이 본 개시의 모든 가능한 실시예들이 아닌 하나 이상의 실시예들을 제시할 수 있으며, 따라서 하위 청구항을 어떤 식으로든 제한하려는 것은 아니다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부기>
1. 구조물에 있어서,
제 1 트랜지스터 및 제 2 트랜지스터가 위에 형성된 기판 - 상기 제 1 및 제 2 트랜지스터는 동일한 높이를 가지며, 각각은 소스/드레인 영역들 및 게이트 구조물을 포함함 - ;
상기 제 1 및 제 2 트랜지스터의 상기 소스/드레인 영역들 및 상기 게이트 구조물에 각각 연결되는 소스/드레인 콘택들 및 게이트 콘택들을 포함하는 국부 상호접속 층 - 상기 소스/드레인 콘택들은 상기 제 1 및 제 2 트랜지스터의 상기 게이트 구조물보다 높음 - ;
상기 국부 상호접속 층 상의 제 1 상호접속 층 - 상기 제 1 상호접속 층은, 상기 국부 상호접속 층의 상기 소스/드레인 콘택들 및 상기 게이트 콘택들에 연결된 금속 라인을 포함함 - ; 및
상기 국부 상호접속 층 및 상기 제 1 상호접속 층 내로 연장되는 에어 갭
을 포함하는 구조물.
2. 제 1 항에 있어서, 상기 제 1 상호접속 층 상의 제 2 상호접속 층 - 상기 에어 갭은 상기 제 2 상호접속 층 내로 연장됨 -
을 더 포함하는 구조물.
3. 제 1 항에 있어서,
상기 제 1 상호접속 층 상의 제 2 상호접속 층; 및
상기 제 2 상호접속 층 상의 제 3 상호접속 층
을 더 포함하며, 상기 에어 갭은 상기 제 2 상호접속 층 및 상기 제 3 상호접속 층 내로 연장되는 것인, 구조물.
4. 제 1 항에 있어서, 상기 에어 갭은, 상기 제 1 트랜지스터 위 및 상기 제 1 상호접속 층 아래의 상기 소스/드레인 콘택들 사이의 영역의 약 30 % 내지 약 70 %를 차지하는 것인, 구조물.
5. 제 1 항에 있어서, 상기 에어 갭은, 상기 제 1 상호접속 층의 금속 라인들 사이의 영역의 약 40 % 내지 90 %를 차지하는 것인, 구조물.
6. 제 1 항에 있어서, 상기 에어 갭은, 상기 국부 상호접속 층 및 상기 제 1 상호접속 층 내에서 상기 에어 갭의 내부 측벽 표면들을 커버하는 라이너를 포함하는 것인, 구조물.
7. 제 6 항에 있어서, 상기 라이너는, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함하는 하나 이상의 유전체 층을 포함하는 것인, 구조물.
8. 제 1 항에 있어서, 상기 게이트 콘택은, 상기 제 1 및 제 2 트랜지스터의 상기 게이트 구조물들의 높이의 약 0.25 배 내지 약 1.5 배인 것인, 구조물.
9. 제 1 항에 있어서, 상기 소스/드레인 콘택들 각각은, 상기 제 1 및 제 2 트랜지스터의 상기 게이트 구조물들의 높이의 약 2.5 배보다 짧은 것인, 구조물.
10. 구조물에 있어서,
트랜지스터 구조물이 위에 형성된 기판 - 상기 트랜지스터 구조물은 소스/드레인 영역들 및 게이트 구조물을 포함함 - ;
상기 트랜지스터 구조물의 상기 소스/드레인 영역들에 연결된 소스/드레인 콘택들을 포함하는 국부 상호접속 층;
상기 국부 상호접속 층 상에 배치된 제 1 상호접속 층 - 상기 제 1 상호접속 층은, 상기 국부 상호접속 층의 상기 소스/드레인 콘택들에 연결된 금속 라인들을 포함함 - ; 및
상기 제 1 상호접속 층의 에어 갭 - 상기 에어 갭은, 상기 트랜지스터 구조물 위에 위치하고, 상기 제 1 상호접속 층의 이웃하는 금속 라인들 사이에 연장됨 -
을 포함하는 구조물.
11. 제 10 항에 있어서,
상기 제 1 상호접속 층 상에 배치된 제 2 상호접속 층
을 더 포함하며, 상기 에어 갭의 일부는 상기 제 1 상호접속 층으로부터 상기 제 2 상호접속 층 내로 연장되는 것인, 구조물.
12. 제 11 항에 있어서, 상기 제 1 상호접속 층으로부터 상기 제 2 상호접속 층 내로 연장되는 상기 에어 갭의 부분은, 상기 제 2 상호접속 층의 금속 라인들 사이의 영역의 약 40 % 미만의 영역을 차지하는 것인, 구조물.
13. 제 11 항에 있어서, 상기 제 1 상호접속 층으로부터 상기 제 2 상호접속 층 내로 연장되는 에어 갭의 부분은, 상기 제 2 상호접속 층의 유전체 물질에 의해 둘러싸인 둥근 상부 표면을 갖는 것인, 구조물.
14. 제 10 항에 있어서, 상기 소스/드레인 콘택들은, 상기 게이트 구조물의 높이의 약 1.0 배 내지 약 2.5 배인 높이를 갖는 것인, 구조물.
15. 제 10 항에 있어서, 상기 에어 갭은, 상기 제 1 상호접속 층 내에서 상기 에어 갭의 내부 측벽 표면들을 커버하는 라이너 층을 포함하는 것인, 구조물.
16. 제 15 항에 있어서, 상기 라이너 층은, 상기 제 2 상호접속 층 내로 연장되지 않는 것인, 구조물.
17. 방법에 있어서,
기판 상에 트랜지스터 구조물을 형성하는 단계 - 상기 트랜지스터 구조물은 상기 기판에 배치된 소스/드레인 영역들 및 게이트 구조물을 포함함 - ;
상기 트랜지스터 구조물을 임베딩하기 위해 상기 기판 상에 제 1 유전체 층을 성막(deposit)하는 단계;
상기 제 1 유전체 층 내에, 상기 트랜지스터 구조물의 상기 소스/드레인 영역들 상에 소스/드레인 콘택들을 형성하는 단계;
상기 제 1 유전체 층 상에 제 2 유전체 층을 성막하는 단계;
상기 소스/드레인 콘택들에 연결하기 위해 상기 제 2 유전체 층에 금속 라인들을 형성하는 단계;
상기 제 1 유전체 층을 노출시키기 위해 상기 금속 라인들 사이에서 상기 제 2 유전체 층 내에 개구부를 형성하는 단계;
확장된 개구부를 형성하기 위해, 상기 개구부를 통해, 상기 금속 라인들 사이의 상기 제 2 유전체 층과 상기 소스/드레인 콘택들 사이의 상기 제 1 유전체 층을 에칭하는 단계; 및
상기 확장된 개구부를 밀봉하고 상기 제 1 및 제 2 유전체 층 내에 그리고 상기 트랜지스터 구조물 위에 에어 갭을 형성하기 위해, 제 3 유전체 층을 성막하는 단계
를 포함하는 방법.
18. 제 17 항에 있어서, 상기 소스/드레인 콘택들을 형성하는 단계는, 상기 게이트 구조물의 약 1.0 배 내지 약 2.5 배의 높이에서 상기 소스/드레인 콘택들을 형성하는 단계를 포함하는 것인, 방법.
19. 제 17 항에 있어서, 상기 에칭 단계 후에, 상기 확장된 개구부의 내부 표면을 커버하기 위해 라이너를 성막하는 단계를 더 포함하는 방법.
20. 제 19 항에 있어서, 상기 개구부의 상부 부분은, 상기 금속 라인들 사이의 거리의 약 25 % 내지 약 30 %인 것인, 방법.

Claims (10)

  1. 구조물에 있어서,
    제 1 트랜지스터 및 제 2 트랜지스터가 위에 형성된 기판 - 상기 제 1 및 제 2 트랜지스터들은 동일한 높이를 가지며, 각각은 소스/드레인 영역들 및 게이트 구조물을 포함함 - ;
    상기 제 1 및 제 2 트랜지스터들의 상기 소스/드레인 영역들 및 상기 게이트 구조물에 각각 연결되는 소스/드레인 콘택들 및 게이트 콘택들을 포함하는 국부 상호접속 층 - 상기 소스/드레인 콘택들은 상기 제 1 및 제 2 트랜지스터들의 상기 게이트 구조물들보다 높음 - ;
    상기 국부 상호접속 층 상의 제 1 상호접속 층 - 상기 제 1 상호접속 층은, 상기 국부 상호접속 층의 상기 소스/드레인 콘택들 및 상기 게이트 콘택들에 연결된 금속 라인들을 포함함 - ; 및
    상기 국부 상호접속 층 및 상기 제 1 상호접속 층 내로 연장되는 에어 갭
    을 포함하는 구조물.
  2. 제 1 항에 있어서, 상기 제 1 상호접속 층 상의 제 2 상호접속 층 - 상기 에어 갭은 상기 제 2 상호접속 층 내로 연장됨 -
    을 더 포함하는 구조물.
  3. 제 1 항에 있어서,
    상기 제 1 상호접속 층 상의 제 2 상호접속 층; 및
    상기 제 2 상호접속 층 상의 제 3 상호접속 층
    을 더 포함하며, 상기 에어 갭은 상기 제 2 상호접속 층 및 상기 제 3 상호접속 층 내로 연장되는 것인, 구조물.
  4. 제 1 항에 있어서, 상기 에어 갭은, 상기 제 1 트랜지스터 위 및 상기 제 1 상호접속 층 아래의 상기 소스/드레인 콘택들 사이의 영역의 30 % 내지 70 %를 차지하는 것인, 구조물.
  5. 제 1 항에 있어서, 상기 에어 갭은, 상기 제 1 상호접속 층의 상기 금속 라인들 사이의 영역의 40 % 내지 90 %를 차지하는 것인, 구조물.
  6. 제 1 항에 있어서, 상기 에어 갭은, 상기 국부 상호접속 층 및 상기 제 1 상호접속 층 내에서 상기 에어 갭의 내부 측벽 표면들을 커버하는 라이너를 포함하는 것인, 구조물.
  7. 제 1 항에 있어서, 상기 게이트 콘택은, 상기 제 1 및 제 2 트랜지스터들의 상기 게이트 구조물들의 높이의 0.25 배 내지 1.5 배인 것인, 구조물.
  8. 제 1 항에 있어서, 상기 소스/드레인 콘택들 각각은, 상기 제 1 및 제 2 트랜지스터들의 상기 게이트 구조물들의 높이의 2.5 배보다 짧은 것인, 구조물
  9. 구조물에 있어서,
    트랜지스터 구조물이 위에 형성된 기판 - 상기 트랜지스터 구조물은 소스/드레인 영역들 및 게이트 구조물을 포함함 - ;
    상기 트랜지스터 구조물의 상기 소스/드레인 영역들에 연결된 소스/드레인 콘택들을 포함하는 국부 상호접속 층;
    상기 국부 상호접속 층 상에 배치된 제 1 상호접속 층 - 상기 제 1 상호접속 층은, 상기 국부 상호접속 층의 상기 소스/드레인 콘택들에 연결된 금속 라인들을 포함함 - ; 및
    상기 제 1 상호접속 층의 에어 갭 - 상기 에어 갭은, 상기 트랜지스터 구조물 위에 위치하고, 상기 제 1 상호접속 층의 이웃하는 금속 라인들 사이에 연장됨 -
    을 포함하는 구조물.
  10. 방법에 있어서,
    기판 상에 트랜지스터 구조물을 형성하는 단계 - 상기 트랜지스터 구조물은 상기 기판에 배치된 소스/드레인 영역들 및 게이트 구조물을 포함함 - ;
    상기 트랜지스터 구조물을 임베딩(embed)하기 위해, 상기 기판 상에 제 1 유전체 층을 성막(deposit)하는 단계;
    상기 제 1 유전체 층 내에, 상기 트랜지스터 구조물의 상기 소스/드레인 영역들 상에 소스/드레인 콘택들을 형성하는 단계;
    상기 제 1 유전체 층 상에 제 2 유전체 층을 성막하는 단계;
    상기 소스/드레인 콘택들에 연결하기 위해, 상기 제 2 유전체 층에 금속 라인들을 형성하는 단계;
    상기 제 1 유전체 층을 노출시키기 위해, 상기 금속 라인들 사이에서 상기 제 2 유전체 층 내에 개구부를 형성하는 단계;
    확장된 개구부를 형성하기 위해, 상기 개구부를 통해, 상기 금속 라인들 사이의 상기 제 2 유전체 층과 상기 소스/드레인 콘택들 사이의 상기 제 1 유전체 층을 에칭하는 단계; 및
    상기 확장된 개구부를 밀봉하기 위해 그리고 상기 제 1 및 제 2 유전체 층들 내에 그리고 상기 트랜지스터 구조물 위에 에어 갭을 형성하기 위해, 제 3 유전체 층을 성막하는 단계
    를 포함하는 방법.
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