CN109786456B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109786456B
CN109786456B CN201711104250.XA CN201711104250A CN109786456B CN 109786456 B CN109786456 B CN 109786456B CN 201711104250 A CN201711104250 A CN 201711104250A CN 109786456 B CN109786456 B CN 109786456B
Authority
CN
China
Prior art keywords
side wall
fin
forming
sacrificial layer
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711104250.XA
Other languages
English (en)
Other versions
CN109786456A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, SMIC Advanced Technology R&D Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201711104250.XA priority Critical patent/CN109786456B/zh
Publication of CN109786456A publication Critical patent/CN109786456A/zh
Application granted granted Critical
Publication of CN109786456B publication Critical patent/CN109786456B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中半导体器件包括：半导体衬底；位于半导体衬底上的鳍部；位于半导体衬底上且覆盖鳍部部分侧壁的隔离结构；位于隔离结构上且横跨鳍部的第一栅极结构，第一栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；位于第一栅极结构两侧侧壁且横跨鳍部的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构表面且覆盖第一栅极结构部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部的顶部表面，顶侧墙区位于底侧墙区上和鳍部顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度；位于第一栅极结构和侧墙两侧鳍部中的源漏掺杂区。所述半导体器件的性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：在栅极结构施加电压，通过调节栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有的鳍式场效应晶体管构成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件，包括：半导体衬底；位于半导体衬底上的鳍部；位于半导体衬底上且覆盖鳍部部分侧壁的隔离结构；位于隔离结构上且横跨鳍部的第一栅极结构，第一栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；位于第一栅极结构两侧侧壁且横跨鳍部的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构表面且覆盖第一栅极结构部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部的顶部表面，顶侧墙区位于底侧墙区上和鳍部顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度；位于第一栅极结构和侧墙两侧鳍部中的源漏掺杂区。
可选的，所述鳍部的顶部宽度小于鳍部的底部宽度。
可选的，在垂直于半导体衬底表面的方向上，所述鳍部的顶部表面至所述隔离结构的顶部表面具有第一高度，所述底侧墙区具有第二高度，第二高度为第一高度的1/4～1/2。
可选的，所述底侧墙区的厚度为所述顶侧墙区厚度的1.1倍～1.5倍。
可选的，所述底侧墙区的厚度为5.5nm～15nm；所述顶侧墙区的厚度为5nm～10nm。
可选的，所述侧墙的材料为SiN、SiBCN、SiCN或SiBN。
本发明还提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部和覆盖鳍部部分侧壁的隔离结构；在隔离结构上形成横跨鳍部的第一栅极结构，第一栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在第一栅极结构两侧侧壁形成横跨鳍部的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构表面且覆盖第一栅极结构部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部的顶部表面，顶侧墙区位于底侧墙区上上和鳍部顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度；在第一栅极结构和侧墙两侧的鳍部中形成源漏掺杂区。
可选的，所述侧墙还位于第一栅极结构的平行于鳍部宽度方向的侧壁；形成所述侧墙的方法包括：在隔离结构上形成初始侧墙，初始侧墙位于第一栅极结构的平行于第一栅极结构延伸方向的侧壁、以及垂直于第一栅极结构延伸方向的侧壁；在隔离结构上形成覆盖部分初始侧墙侧壁的牺牲层，且牺牲层的顶部表面低于鳍部的顶部表面；以牺牲层为掩膜刻蚀初始侧墙以减薄牺牲层暴露出的初始侧墙，使初始侧墙形成所述侧墙；以牺牲层为掩膜刻蚀初始侧墙后，去除牺牲层。
可选的，形成所述初始侧墙的方法包括：在隔离结构和鳍部上、以及第一栅极结构侧壁和顶部形成侧墙膜；回刻蚀侧墙膜，使侧墙膜形成所述初始侧墙。
可选的，所述牺牲层的材料为底部反射层材料。
可选的，所述牺牲层的材料为含碳有机聚合物。
可选的，形成所述牺牲层的方法包括：在隔离结构和鳍部上、以及初始侧墙和第一栅极结构上形成牺牲材料膜；回刻蚀牺牲材料膜，形成所述牺牲层。
可选的，以牺牲层为掩膜刻蚀初始侧墙的工艺包括干法刻蚀工艺，参数包括：采用的气体包括CF4、CH3F和O2，CF4的流量为5sccm～100sccm，CH3F的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，源射频功率为50瓦～300瓦，偏置电压为30伏～100伏，腔室压强为10mtor～2000mtorr。
可选的，去除牺牲层的工艺为干法刻蚀工艺，参数包括：采用的气体包括N2和H2，N2的流量为2000sccm～4000sccm，H2的流量为300sccm～1000sccm，腔室压强为200mtorr～900mtorr，源射频功率为1000瓦～2700瓦，温度为100摄氏度～350摄氏度。
可选的，所述鳍部的顶部宽度小于鳍部的底部宽度。
可选的，在垂直于半导体衬底表面的方向上，所述鳍部的顶部表面至所述隔离结构的顶部表面具有第一高度，所述底侧墙区具有第二高度，第二高度为第一高度的1/4～1/2。
可选的，所述底侧墙区的厚度为所述顶侧墙区厚度的1.1倍～1.5倍。
可选的，所述侧墙的材料为SiN、SiBCN、SiCN或SiBN。
可选的，还包括：形成所述源漏掺杂层后，在半导体衬底、隔离结构和鳍部上形成介质层，介质层覆盖所述侧墙的侧壁且暴露出侧墙的顶部表面和第一栅极结构的顶部表面；形成介质层后，去除第一栅极结构，在介质层中形成栅开口；在栅开口中形成第二栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件中，第一栅极结构两侧侧壁具有横跨鳍部的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构表面且覆盖第一栅极结构部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部的顶部表面，顶侧墙区位于底侧墙区上和鳍部顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度。由于底侧墙区的厚度较大，而底侧墙区的厚度用于定义第一栅极结构中的底部区域边缘和源漏掺杂层中底部区域边缘之间的距离，因此第一栅极结构中底部区域两侧的源漏掺杂层之间的距离较大，降低了第一栅极结构中底部区域两侧的源漏掺杂层发生穿通现象的几率。由于顶侧墙区的厚度较小，而顶侧墙区的厚度用于定义第一栅极结构边缘至源漏掺杂层中顶部区域边缘之间的距离，因此第一栅极结构边缘至源漏掺杂层中的顶部区域边缘之间的距离较小，进而减小沟道区至源漏掺杂层之间的电阻，提高了半导体器件的驱动电流。综上，提高了半导体器件的性能。
本发明技术方案提供的半导体器件的形成方法中，在第一栅极结构两侧侧壁形成横跨鳍部的侧墙，侧墙中底侧墙区的厚度大于顶侧墙区的厚度。由于底侧墙区的厚度较大，因此第一栅极结构中底部区域两侧的源漏掺杂层之间的距离较大，降低了第一栅极结构中底部区域两侧的源漏掺杂层发生穿通现象的几率。由于顶侧墙区的厚度较小，因此第一栅极结构边缘至源漏掺杂层中的顶部区域边缘之间的距离较小，进而减小沟道区至源漏掺杂层之间的电阻，提高了半导体器件的驱动电流。综上，提高了半导体器件的性能。
附图说明
图1至图9是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部和覆盖鳍部部分侧壁的隔离结构；在隔离结构上形成横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在栅极结构两侧侧壁形成横跨鳍部的侧墙；在第一栅极结构和侧墙两侧的鳍部中形成源漏掺杂区。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
所述侧墙用于定义栅极结构和源漏掺杂层之间的距离。为了提高半导体器件的驱动电流，一种方式是：减小侧墙的厚度，进而减小栅极结构和源漏掺杂层之间的距离，进而减小沟道区至源漏掺杂层之间的电阻。
受到形成鳍部的刻蚀工艺的影响，所述鳍部的底部宽度大于所述鳍部的顶部宽度。所述底部宽度和顶部宽度均指的是平行于半导体衬底且垂直于鳍部延伸方向上的尺寸。由于鳍部的顶部宽度小于底部宽度，因此隔离结构暴露出的鳍部中鳍部底部区域的宽度较大。在隔离结构暴露出的鳍部中的鳍部顶部区域，鳍部在鳍部宽度方向上均耗尽，而在隔离结构暴露出的鳍部中的鳍部底部区域，鳍部中的耗尽层在平行于鳍部宽度方向由鳍部侧壁向鳍部内的深度占据鳍部宽度的比例过小。因此栅极结构两侧源漏掺杂层中底部区域之间相对于顶部区域之间容易发生穿通现象。随着半导体器件特征尺寸的不断减小，因此栅极结构两侧源漏掺杂层之间的距离不断减小，且侧墙的厚度较小。因此栅极结构和侧墙两侧源漏掺杂层之间的距离较小，导致栅极结构两侧源漏掺杂层中底部区域之间发生穿通现象。
在此基础上，本发明提供一种半导体器件的形成方法，在第一栅极结构两侧侧壁形成横跨鳍部的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构表面且覆盖第一栅极结构部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部的顶部表面，顶侧墙区位于底侧墙区上和鳍部顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度。所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9是本发明一实施例中半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和覆盖鳍部110部分侧壁的隔离结构101。
本实施例中，所述半导体衬底100的材料为单晶硅。所述半导体衬底100还可以是多晶硅或非晶硅。所述半导体衬底100的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部110通过图形化所述半导体衬底100而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
本实施例中，鳍部110的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。
受到形成鳍部110的刻蚀工艺的影响，所述鳍部110的顶部宽度小于鳍部110的底部宽度。所述底部宽度和顶部宽度均指的是平行于半导体衬底100表面且垂直于鳍部110延伸方向上的尺寸。
所述隔离结构101的顶部表面低于鳍部110的顶部表面。所述隔离结构110的材料包括氧化硅。
在垂直于半导体衬底100表面的方向上，所述鳍部110的顶部表面至所述隔离结构101的顶部表面具有第一高度。
继续参考图1，在隔离结构101上形成横跨鳍部110的第一栅极结构120，第一栅极结构120覆盖鳍部110的部分顶部表面和部分侧壁表面。
第一栅极结构120包括横跨鳍部110的第一栅介质层和位于第一栅介质层上的第一栅电极层。第一栅介质层位于隔离结构101的部分表面、且覆盖鳍部110的部分顶部表面和部分侧壁表面。
第一栅介质层的材料为氧化硅或高K(K大于3.9)介质材料。第一栅电极层的材料为多晶硅或金属。本实施例中，以第一栅介质层的材料为氧化硅，第一栅电极层的材料为多晶硅为示例进行说明。
第一栅极结构120的顶部表面还具有栅保护层121。
所述栅保护层121为SiN、SiBCN、SiCN或SiBN。
接着，在第一栅极结构120两侧侧壁形成横跨鳍部110的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构101表面且覆盖第一栅极结构120部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部110的顶部表面，顶侧墙区位于底侧墙区和鳍部110顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度。
所述侧墙还位于第一栅极结构120的平行于鳍部110宽度方向的侧壁；形成所述侧墙的方法包括：在隔离结构101上形成初始侧墙，初始侧墙位于第一栅极结构120的平行于第一栅极结构120延伸方向的侧壁、以及垂直于第一栅极结构120延伸方向的侧壁；在隔离结构101上形成覆盖部分初始侧墙侧壁的牺牲层，且牺牲层的顶部表面低于鳍部110的顶部表面；以牺牲层为掩膜刻蚀初始侧墙以减薄牺牲层暴露出的初始侧墙，使初始侧墙形成侧墙；以牺牲层为掩膜刻蚀初始侧墙后，去除牺牲层。
参考图2，在隔离结构101上形成初始侧墙130，初始侧墙130位于第一栅极结构120的平行于第一栅极结构120延伸方向的侧壁、以及垂直于第一栅极结构120延伸方向的侧壁。
位于第一栅极结构120的平行于第一栅极结构120延伸方向的侧壁的初始侧墙130横跨鳍部110。
所述初始侧墙130的材料为SiN、SiBCN、SiCN或SiBN。
本实施例中，初始侧墙130还位于栅保护层121的侧壁。
形成所述初始侧墙130的方法包括：在隔离结构101和鳍部110上、以及第一栅极结构120侧壁和顶部形成侧墙膜；回刻蚀侧墙膜，使侧墙膜形成所述初始侧墙130。具体的，在隔离结构101表面和鳍部110表面、第一栅极结构120侧壁、栅保护层121的侧壁以及栅保护层121的顶部表面形成侧墙膜，回刻蚀侧墙膜直至暴露出栅保护层121的顶部表面、隔离结构101表面和鳍部110表面，形成所述初始侧墙130。
参考图3，在隔离结构101上形成覆盖部分初始侧墙130侧壁的牺牲层140，且牺牲层140的顶部表面低于鳍部110的顶部表面。
本实施例中，所述牺牲层140的材料为底部反射层材料。
在其它实施例中，所述牺牲层的材料为含碳有机聚合物。
形成所述牺牲层140的方法包括：在隔离结构101和鳍部110上、以及初始侧墙130和第一栅极结构120上形成牺牲材料膜(未图示)；回刻蚀牺牲材料膜，形成所述牺牲层140。具体的，在隔离结构101、鳍部110、初始侧墙130、栅保护层121和第一栅极结构120上形成牺牲材料膜；回刻蚀牺牲材料膜，形成所述牺牲层140。
参考图4，以牺牲层140为掩膜刻蚀初始侧墙130以减薄牺牲层140暴露出的初始侧墙130，使初始侧墙130形成侧墙131。
所述侧墙131包括底侧墙区132和顶侧墙区133，底侧墙区132位于隔离结构101表面且覆盖第一栅极结构120部分侧壁和鳍部110部分侧壁，底侧墙区132的顶部低于鳍部110的顶部表面，顶侧墙区133位于底侧墙区132上和鳍部110顶部表面上，底侧墙区132的厚度大于顶侧墙区133的厚度。
所述侧墙131还位于第一栅极结构120的平行于鳍部110宽度方向的侧壁。
在垂直于半导体衬底100表面的方向上，所述底侧墙区132具有第二高度，第二高度为第一高度的1/4～1/2。选择此范围的意义在于：若第二高度小于第一高度的1/4，增加了工艺的难度，具体的，若第二高度小于第一高度的1/4，就需要以牺牲层140为掩膜刻蚀初始侧墙130后剩余的牺牲层140的厚度较薄，而这对刻蚀工艺的精度要求较高，其次，若第二高度小于第一高度的1/4，降低第一栅极结构中底部区域两侧的源漏掺杂层发生穿通现象的程度较小；若第二高度大于第一高度的1/2，降低第一栅极结构底部沟道区至源漏掺杂层之间的电阻的程度较小。
在一个实施例中，所述底侧墙区132的厚度为所述顶侧墙区133厚度的1.1倍～1.5倍。选择此范围的意义在于：若底侧墙区132的厚度大于顶侧墙区133厚度的1.5倍，降低第一栅极结构底部沟道区至源漏掺杂层之间的电阻的程度较小；若底侧墙区132的厚度小于顶侧墙区133厚度的1.1倍，降低第一栅极结构中底部区域两侧的源漏掺杂层发生穿通现象的程度较小。
具体的，在一个实施例中，所述底侧墙区132的厚度5.5nm～15nm；所述顶侧墙区133的厚度为5nm～10nm。
以牺牲层140为掩膜刻蚀初始侧墙130的工艺包括干法刻蚀工艺，参数包括：采用的气体包括CF4、CH3F和O2，CF4的流量为5sccm～100sccm，CH3F的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，源射频功率为50瓦～300瓦，偏置电压为30伏～100伏，腔室压强为10mtor～2000mtorr。
结合参考图5、图6和图7，图5为在图4基础上的示意图，图6为沿着图5中切割线M-M1的剖面图，图7为沿着图5中切割线M2-M3的剖面图，以牺牲层140(参考图4)为掩膜刻蚀初始侧墙130后，去除牺牲层140。
去除牺牲层140的工艺为干法刻蚀工艺，参数包括：采用的气体包括N2和H2，N2的流量为2000sccm～4000sccm，H2的流量为300sccm～1000sccm，腔室压强为200mtorr～900mtorr，源射频功率为1000瓦～2700瓦，温度为100摄氏度～350摄氏度。
结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，在第一栅极结构120和侧墙131两侧的鳍部110中形成源漏掺杂区150。
形成所述源漏掺杂层150的方法包括：在第一栅极结构120和侧墙131两侧的鳍部110中形成凹陷；在所述凹陷中外延生长源漏掺杂层150。
本实施例中，还包括：形成所述源漏掺杂层150后，在半导体衬底100、隔离结构101和鳍部110上形成介质层，介质层覆盖侧墙131侧壁且暴露出侧墙131的顶部表面和第一栅极结构120的顶部表面；形成介质层后，去除第一栅极结构120，在介质层中形成栅开口；在栅开口中形成第二栅极结构。
所述介质层还位于隔离结构101上。
所述第二栅极结构包括位于栅开口底部和侧壁的第二栅介质层、以及位于第二栅介质层上的第二栅电极层。第二栅介质层的材料为高K介质材料，第二栅电极层的材料为金属，如钨。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，请结合参考图8和图9，包括：半导体衬底100；位于半导体衬底100上的鳍部110；位于半导体衬底100上且覆盖鳍部110部分侧壁的隔离结构101；位于隔离结构101上且横跨鳍部110的第一栅极结构120，第一栅极结构120覆盖鳍部110的部分顶部表面和部分侧壁表面；位于第一栅极结构120两侧侧壁且横跨鳍部110的侧墙131，侧墙131包括底侧墙区132和顶侧墙区133，底侧墙区132位于隔离结构101表面且覆盖第一栅极结构120部分侧壁和鳍部部分侧壁，底侧墙区132的顶部低于鳍部110的顶部表面，顶侧墙区133位于底侧墙区132上和鳍部110顶部表面上，底侧墙区132的厚度大于顶侧墙区133的厚度；位于第一栅极结构120和侧墙131两侧鳍部110中的源漏掺杂区150。
所述鳍部110的顶部宽度小于鳍部的底部宽度。
在垂直于半导体衬底100表面的方向上，所述鳍部110的顶部表面至所述隔离结构101的顶部表面具有第一高度，所述底侧墙区132具有第二高度，第二高度为第一高度的1/4～1/2。
所述底侧墙区132的厚度为所述顶侧墙区133厚度的1.1倍～1.5倍。
在一个实施例中，所述底侧墙区132的厚度为5.5nm～15nm；所述顶侧墙区133的厚度为5nm～10nm。
所述侧墙131的材料为SiN、SiBCN、SiCN或SiBN。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有鳍部和覆盖鳍部部分侧壁的隔离结构；
在隔离结构上形成横跨鳍部的第一栅极结构，第一栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
在第一栅极结构两侧侧壁形成横跨鳍部的侧墙，侧墙包括底侧墙区和顶侧墙区，底侧墙区位于隔离结构表面且覆盖第一栅极结构部分侧壁和鳍部部分侧壁，底侧墙区的顶部低于鳍部的顶部表面，顶侧墙区位于底侧墙区上和鳍部顶部表面上，底侧墙区的厚度大于顶侧墙区的厚度；
在第一栅极结构和侧墙两侧的鳍部中形成源漏掺杂区；
所述侧墙还位于第一栅极结构的平行于鳍部宽度方向的侧壁；形成所述侧墙的方法包括：在隔离结构上形成初始侧墙，初始侧墙位于第一栅极结构的平行于第一栅极结构延伸方向的侧壁、以及垂直于第一栅极结构延伸方向的侧壁；在隔离结构上形成覆盖部分初始侧墙侧壁的牺牲层，且牺牲层的顶部表面低于鳍部的顶部表面；以牺牲层为掩膜刻蚀初始侧墙以减薄牺牲层暴露出的初始侧墙，使初始侧墙形成所述侧墙；以牺牲层为掩膜刻蚀初始侧墙后，去除牺牲层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述初始侧墙的方法包括：在隔离结构和鳍部上、以及第一栅极结构侧壁和顶部形成侧墙膜；回刻蚀侧墙膜，使侧墙膜形成所述初始侧墙。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为底部反射层材料。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为含碳有机聚合物。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述牺牲层的方法包括：在隔离结构和鳍部上、以及初始侧墙和第一栅极结构上形成牺牲材料膜；回刻蚀牺牲材料膜，形成所述牺牲层。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，以牺牲层为掩膜刻蚀初始侧墙的工艺包括干法刻蚀工艺，参数包括：采用的气体包括CF4、CH3F和O2，CF4的流量为5sccm～100sccm，CH3F的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，源射频功率为50瓦～300瓦，偏置电压为30伏～100伏，腔室压强为10mtor～2000mtorr。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除牺牲层的工艺为干法刻蚀工艺，参数包括：采用的气体包括N2和H2，N2的流量为2000sccm～4000sccm，H2的流量为300sccm～1000sccm，腔室压强为200mtorr～900mtorr，源射频功率为1000瓦～2700瓦，温度为100摄氏度～350摄氏度。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述鳍部的顶部宽度小于鳍部的底部宽度。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，在垂直于半导体衬底表面的方向上，所述鳍部的顶部表面至所述隔离结构的顶部表面具有第一高度，所述底侧墙区具有第二高度，第二高度为第一高度的1/4～1/2。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述底侧墙区的厚度为所述顶侧墙区厚度的1.1倍～1.5倍。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的材料为SiN、SiBCN、SiCN或SiBN。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成所述源漏掺杂层后，在半导体衬底、隔离结构和鳍部上形成介质层，介质层覆盖所述侧墙的侧壁且暴露出侧墙的顶部表面和第一栅极结构的顶部表面；形成介质层后，去除第一栅极结构，在介质层中形成栅开口；在栅开口中形成第二栅极结构。
CN201711104250.XA 2017-11-10 2017-11-10 半导体器件及其形成方法 Active CN109786456B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711104250.XA CN109786456B (zh) 2017-11-10 2017-11-10 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711104250.XA CN109786456B (zh) 2017-11-10 2017-11-10 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN109786456A CN109786456A (zh) 2019-05-21
CN109786456B true CN109786456B (zh) 2022-02-15

Family

ID=66484862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711104250.XA Active CN109786456B (zh) 2017-11-10 2017-11-10 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN109786456B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1527365A (zh) * 2003-03-05 2004-09-08 台湾积体电路制造股份有限公司 形成不同栅极间隙壁宽度的方法
WO2017156913A1 (zh) * 2016-03-17 2017-09-21 中国科学院微电子研究所 FinFET及其制造方法和包括其的电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391202B2 (en) * 2013-09-24 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US9536879B2 (en) * 2014-07-09 2017-01-03 International Business Machines Corporation FinFET with constrained source-drain epitaxial region
US9287403B1 (en) * 2014-12-05 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US9911824B2 (en) * 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1527365A (zh) * 2003-03-05 2004-09-08 台湾积体电路制造股份有限公司 形成不同栅极间隙壁宽度的方法
WO2017156913A1 (zh) * 2016-03-17 2017-09-21 中国科学院微电子研究所 FinFET及其制造方法和包括其的电子设备

Also Published As

Publication number Publication date
CN109786456A (zh) 2019-05-21

Similar Documents

Publication Publication Date Title
US9508850B2 (en) Epitaxial block layer for a fin field effect transistor device
US7824969B2 (en) Finfet devices and methods for manufacturing the same
CN105932060B (zh) 无轻掺杂漏极的半导体结构及其制造方法
US11049973B2 (en) Semiconductor device and fabrication method thereof
US20050101069A1 (en) Confined spacers for double gate transistor semiconductor fabrication process
CN102969345B (zh) 具有t型鳍部的鳍式场效应管及其形成方法
CN106158638B (zh) 鳍式场效应晶体管及其形成方法
CN107039520B (zh) 鳍式场效应晶体管及其形成方法
US10916479B2 (en) Fabrication method for fin-based semiconductor device
CN108573870B (zh) 鳍式场效应管及其形成方法
CN104347508B (zh) 半导体结构及其形成方法
CN109786456B (zh) 半导体器件及其形成方法
CN109216192B (zh) 半导体器件及其形成方法
CN107591327B (zh) 鳍式场效应管的形成方法
CN106206306B (zh) 鳍式场效应晶体管及其形成方法
CN110690218B (zh) 半导体器件及其形成方法
CN107968053A (zh) 半导体器件及其形成方法
CN108933083B (zh) 半导体结构及其形成方法
CN108630752B (zh) 半导体结构及其形成方法
CN113838934A (zh) 半导体结构及其形成方法
CN108155100B (zh) 半导体器件的形成方法
CN112017961A (zh) 半导体结构及其形成方法
CN111863963A (zh) 半导体器件及其形成方法
CN106384717B (zh) 鳍式场效应晶体管的形成方法
CN111383917B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant