TW201712866A - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體結構及其製造方法。半導體結構包含形成於一基底之上的一鰭板結構，以及橫跨鰭板結構的一閘極結構。半導體結構更包含形成於閘極結構的一側壁的一下部部分上的一底部間隔物，以及形成於閘極結構的側壁的一上部部分上的一上部間隔物。此外，上部間隔物包含形成於一介電材料中的一空氣間隙。

Description

半導體結構及其製造方法
本揭露係關於半導體結構及其製造方法。
半導體裝置使用於許多電子設備中，例如：個人電腦、行動電話、數位相機及其它電子設施。半導體裝置的製造通常係藉由依序地沉積絕緣層或介電層、導電層及半導體層的材料於半導體基底之上，以及使用微影技術圖案化不同的材料層以形成電路組件及元件於其上。
增進電腦效能的重要方式之一為電路的積集程度。這可藉由縮小或減小給定晶片上的裝置尺寸加以達成。然而，雖然現有之半導體的製造製程已大體能達到所要的功能，但隨著裝置持續地微縮化，它們並非在所有方面均令人完全地滿意。
在一些實施例中，提供一種半導體結構，包括：一鰭板結構，形成於一基底之上；一閘極結構，橫跨(across)該鰭板結構；一底部間隔物，形成於該閘極結構的一側壁的一下部部分上；一上部間隔物，形成於該閘極結構的該側壁的一上部部分上，其中該上部間隔物包括形成於一介電材料中的一空氣間隙。
在一些實施例中，亦提供一種半導體結構，包括：一鰭板結構，形成於一基底之上；一閘極結構，橫跨該鰭板結構；一底部間隔物，形成於該閘極結構的一側壁的一下部部分上；一源極/汲極結構，形成於該鰭板結構中；一接觸，形成於該源極/汲極結構之上；以及一上部間隔物，形成於該接觸及該閘極結構的該側壁的一上部部分之間，其中該上部間隔物包括形成於一介電材料中的一空氣間隙。
在一些實施例中，提供一種半導體結構的製造方法，包括：形成一鰭板結構於一基底之上；形成一閘極結構橫跨該鰭板結構；形成一底部間隔物於該閘極結構的一側壁的一下部部分之上；形成一虛設間隔層於該閘極結構的該側壁的一上部部分之上；移除至少一部分虛設間隔層，以形成暴露該閘極結構的該側壁的上部部分的一間隙；以及形成一上部間隔物於該間隙中。
100a、100b、100c、100d、100e、100f、100g、100h、100i、100j‧‧‧半導體結構
102‧‧‧基底
104‧‧‧介電層
106‧‧‧硬遮罩層
108‧‧‧鰭板結構
108d‧‧‧第一鰭板結構
108d’‧‧‧第二鰭板結構
110‧‧‧隔離結構
112‧‧‧閘極介電層
114‧‧‧虛設閘極結構
116‧‧‧介電層
118‧‧‧遮罩層
120‧‧‧第一間隔層
122a、122e‧‧‧閘極間隔物
122a’、122b’、122c’、122d’、122e’、122f’、122g’、122h’、122i’、122j‧‧‧底部間隔物
124‧‧‧鰭板間隔物
126‧‧‧源極/汲極結構
126d‧‧‧第一源極/汲極結構
126d’‧‧‧第二源極/汲極結構
128‧‧‧接觸蝕刻停止層
130‧‧‧底部抗反射塗層
132a、132e、132j‧‧‧虛設間隔層
132a’、132b’、132c’、132d’、132e’、132f’、132g’、132h’、132i’、132j’‧‧‧經蝕刻的虛設間隔層
134a、134b、134c、134d、134e‧‧‧層間介電層
134e’、134f’、134g’、134h’、134i’、134j’‧‧‧底部層間介電層
136‧‧‧接觸蝕刻停止層
138‧‧‧閘極介電層
140‧‧‧功函數金屬層
142‧‧‧閘極電極層
144‧‧‧閘極硬遮罩層
146‧‧‧矽化物層
146d‧‧‧第一矽化物層
146d’‧‧‧第二矽化物層
148、148d‧‧‧接觸
150、150d‧‧‧接觸硬遮罩層
152‧‧‧蝕刻製程
154a、154b、154c‧‧‧間隙
156a、156b、156c、156d、156e、 156f、156g、156h、156i、156j‧‧‧上部間隔物
158a、158b、158c、158d、158e、 158f、158g、158h、158i、158j‧‧‧空氣間隙
160b、160c、160f、160h、160i‧‧‧第二空氣間隙
234e、234f、234g、234h、234i、234j‧‧‧上部層間介電層
H1‧‧‧高度
H2‧‧‧高度
以下將配合所附圖式詳述本發明之實施例，應注意的是，依照工業上的標準實施，以下圖示並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵。而在說明書及圖式中，除了特別說明外，同樣或類似的元件將以類似的符號表示。
第1A圖至第1Q圖顯示根據一些實施例，形成半導體結構的不同階段之立體示意圖。
第2圖顯示根據一些實施例，第1Q圖所示之半導體結構的剖面示意圖。
第3A及3B圖顯示根據一些實施例，形成半導體結構的不同階段之剖面示意圖。
第4A及4B圖顯示根據一些實施例，形成半導體結構的不同階段之剖面示意圖。
第5圖顯示根據一些實施例，半導體結構的立體示意圖。
第6A圖至第6I圖顯示根據一些實施例，形成半導體結構的不同階段之立體示意圖。
第7圖顯示根據一些實施例，第6I圖所示之半導體結構的剖面示意圖。
第8圖顯示根據一些實施例，半導體結構的剖面示意圖。
第9A至9B圖顯示根據一些實施例，形成半導體結構的不同階段之立體示意圖。
第10圖顯示根據一些實施例，第9B圖所示之半導體結構的剖面示意圖。
第11A及11B圖顯示根據一些實施例，半導體結構的剖面示意圖。
第12A圖至第12F圖顯示根據一些實施例，形成半導體結構的不同階段之立體示意圖。
以下公開許多不同的實施方法或是例子來實行本發明之不同特徵，以下描述具體的元件及其排列的例子以闡述本發明。當然這些僅是例子且不該以此限定本發明的範圍。例如，在描述中提及第一個元件形成於第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括 有其它元件形成於第一個元件與第二個元件之間的實施例，其中第一個元件與第二個元件並未直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關的用詞，像是“在...下方”、“下部”、“較低的”、“上方”、“上部”及類似的用詞，這些關係詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
本揭露提供半導體結構及其形成方法之實施例。半導體結構可包含閘極結構、形成於閘極結構的側壁之下部部分(lower part)的底部間隔物、以及形成於閘極結構的側壁之上部部分(upper part)的上部間隔物。此外，下部間隔物包含空氣間隙(air gap)於內，因此介電常數可相對的低。
第1A圖至第1Q圖顯示根據一些實施例，形成半導體結構100a的不同階段之立體示意圖。如第1A圖所示，在一些實施例中，接收基底102。基底102可為半導體晶圓，例如，矽晶圓。替代地或額外地，基底102可包含元素半導體材料、化合物半導體材料及/或合金半導體材料。例如，元素半導體材料可為晶形矽、多晶矽、非晶矽、鎵(germanium)及/或鑽石，但不限於此。例如，化合物半導體材料可為碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或碲化銦(indium antimonide)，但不限於此。例如，合金半導體材料可為SiGe,GaAsP,AlInAs,AlGaAs,GaInAs,GaInP,及/或GaInAsP，但不限於此。
再者，基底102可包含例如，摻雜區、層間介電(interlayer dielectric,ILD)層、導電特徵及/或隔離區之結構。此外，基底102可更包含將被圖案化之單一層或多層。例如，材料層可包含矽層、介電層及/或摻雜多晶矽層。
如第1A圖所示，在一些實施例中，介電層104形成於基底102之上，且硬遮罩層106形成於介電層104之上。可利用介電層104作為基底102及遮罩層106之間的黏著層。此外，亦可利用介電層104作為蝕刻遮罩層106的蝕刻停止層。在一些實施例中，介電層104由氧化矽所形成。可利用熱氧化製程形成介電層104，雖然在另一些實施例中亦可使用其它沉積製程。
在接續的微影製程中，可利用遮罩層106作為硬遮罩。在一些實施例中，遮罩層106由氮化矽所形成。可藉由低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)或電漿加強式化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)形成遮罩層106，雖然在另一些實施例中亦可使用其它沉積製程。
接著，如第1B圖所示，在一些實施例中，藉由遮罩層106、介電層104及基底102形成鰭板結構108。在一些實施例中，鰭板結構108是藉由形成光阻層於遮罩層106之上以及接 著蝕刻遮罩層106、介電層104及基底102加以形成。
之後，如第1C圖所示，在一些實施例中，形成隔離結構110於基底102之上，且鰭板結構108被隔離結構110圍繞。此外，移除介電層104及遮罩層106。可藉由沉積絕緣層於基底102之上以及凹蝕(recess)上述絕緣層以形成隔離結構110。在一些實施例中，隔離結構110由氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluorine-doped silicate glass,FSG)或其它低介電常數(low-k)材料所形成。
接著，如第1D圖所示，在一些實施例中，形成閘極介電層112於基底102之上以覆蓋鰭板結構108及隔離結構110。在一些實施例中，閘極介電層112為虛設(dummy)閘極介電層。在一些實施例中，閘極介電層112由高介電常數(high-k)介電材料，例如，金屬氧化物、金屬氮化物、金屬矽化物、過渡(transition)金屬氧化物、過渡金屬氮化物、過渡金屬矽化物或金屬氮氧化物所形成。例如，高介電常數介電材料包含氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或其它適用的介電材料，但不限於此。
之後，如第1E圖所示，在一些實施例中，形成虛設閘極結構114橫跨鰭板結構108且延伸至隔離結構110之上。在一些實施例中，虛設閘極結構114由多晶矽所形成。在一些實施例中，設置介電層116及遮罩層118於虛設閘極結構114之上。用以形成介電層116及遮罩層118的材料及方法與形成介電 層104及遮罩層106的相似，於此不再贅述。
接著，如第1F圖所示，在一些實施例中，移除未被虛設閘極結構114所覆蓋之閘極介電層112的部分。之後，如第1G圖所示，在一些實施例中，形成第一間隔層120於基底102之上。更具體而言，第一間隔層120覆蓋虛設閘極結構114的側壁、隔離結構110的頂表面以及鰭板結構108的側壁及頂表面。在一些實施例中，第一間隔層120由碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、氮化矽、氧化矽、氮氧化矽、碳化矽或其它適用的介電材料所形成。在一些實施例中，第一間隔層120的厚度約在4nm至12nm的範圍。
如第1H圖所示，在一些實施例中，在形成第一間隔層120之後，實行蝕刻製程以形成閘極間隔物122a於虛設閘極結構114的側壁上以及形成鰭板間隔物124於鰭板結構108的側壁上。上述蝕刻製程可為濕蝕刻製程。同前述，閘極間隔物122a可由碳氧化矽(SiOC)或氮碳氧化矽(SiOCN)所形成，且閘極間隔物122a的厚度約在4nm至12nm的範圍。
如第1H圖所示，在一些實施例中，在形成閘極間隔物122a及其板間隔物124之後，源極/汲極結構126形成於鰭板結構108中。源極/汲極結構126可藉由凹蝕鰭板結構108形成凹槽以及成長應變材料(strain material)於凹槽中加以形成。在一些實施例中，可藉由實行磊晶(epi)製程以成長應變材料。此外，應變材料的晶格常數可不同於基底102之晶格常數。在一些實施例中，源極/汲極結構126包含Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。
如第1I圖所示，在一些實施例中，在形成源極/汲極結構126之後，接觸蝕刻停止層(contact etch stop layer,CESL)128及底部抗反射塗層(anti-reflective coating,BARC)130形成於基底102之上，且實行回蝕刻製程以蝕刻底部抗反射塗層130、接觸蝕刻停止層128以及第一間隔層122a。此外，移除遮罩層118以及介電層116。
更具體而言，在一些實施例中，形成接觸蝕刻停止層128以覆蓋源極/汲極結構126、隔離結構110以及虛設閘極結構114。在一些實施例中，接觸蝕刻停止層136由氮化矽、氮氧化矽及/或其它適用的材料所形成。可藉由電漿加強式化學氣相沉積、低壓化學氣相沉積、原子層沉積或其它適用的製程形成接觸蝕刻停止層136。
在形成接觸蝕刻停止層128之後，底部抗反射塗層130形成於接觸蝕刻停止層128之上。在一些實施例中，底部抗反射塗層130為光阻層。在一些實施例中，底部抗反射塗層130由非晶碳所形成。可藉由旋轉塗佈形成底部抗反射塗層130，雖然亦可使用其它塗佈製程。
接著，如第1I圖所示，在一些實施例中，實行回蝕刻製程以蝕刻底部抗反射塗層130至預設高度。在回蝕刻底部抗反射塗層130之後，實行另一回蝕刻製程以蝕刻未被底部抗反射塗層所覆蓋的部分接觸蝕刻停止層128及閘極間隔物122a。
如第1I圖所示，在回蝕刻製程中，蝕刻閘極間隔物122a以形成底部間隔物122a’於虛設閘極結構114的側壁的下部 部分。底部間隔物122a’的高度可由底部抗反射塗層130的高度所決定。在一些實施例中，底部間隔物122a’的高度實質上(substantially)等於底部抗反射塗層130的高度。在一些實施例中，底部間隔物122a’之高度H1約在20nm至60nm的範圍。底部間隔物122a’的高度可能影響所產生之半導體結構的效能，相關的詳細內容將於後續討論。在一些實施例中，底部間隔物122a’之厚度約在4nm至12nm的範圍。此外，如第1I圖所示，在實行回蝕刻製程後，亦暴露出一部分的源極/汲極結構126及鰭板結構108。
如第1J圖所示，在一些實施例中，在蝕刻閘極間隔物122a以形成底部間隔物122a’之後，移除底部抗反射塗層130，且形成虛設間隔層132a於基底102之上。虛設間隔層132a形成於蝕刻接觸停止層128之上且亦覆蓋未被底部間隔物112a’所覆蓋之虛設閘極結構114的側壁的上部部分及頂表面。
在一些實施例中，虛設間隔層132a及底部間隔物122a’由不同的材料所形成。在一些實施例中，用以形成虛設間隔層132a及底部間隔物122a’的材料被選擇以在接續的蝕刻製程中具有高蝕刻選擇性。在一些實施例中，虛設間隔層132a由高介電常數材料所形成。在一些實施例中，虛設間隔層132a由氧化鋁(Al2O3)、氮氧化鋁(AlON)或氮化矽所形成。在一些實施例中，虛設間隔層132a之厚度約在4nm至12nm的範圍。
如第1K圖所示，在一些實施例中，在形成虛設間隔層132a之後，層間介電(ILD)層134a形成於虛設間隔層132a之上。層間介電層134a可包含由多個介電材料所形成之多層， 例如，氧化矽、氮化矽、氮氧化矽及/或其它適用的低介電常數材料。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其它適用的製程形成層間介電層134a。
如第1k圖所示，在一些實施例中，在形成層間介電層134a之後，實行研磨製程以移除部分的層間介電層134a及虛設間隔層132a，直到暴露出虛設閘極結構114的頂表面為止。在一些實施例中，實行化學機械研磨(CMP)製程。
如第1K圖所示，底部間隔物122a’覆蓋虛設閘極結構114的側壁的下部部分，且虛設間隔層132a覆蓋虛設閘極結構114的側壁的上部部分。接著，如第1L圖所示，在一些實施例中，虛設閘極結構114被閘極結構136所取代。閘極結構136可藉由移除虛設閘極結構114及閘極介電層112以形成溝槽，且形成閘極結構136於溝槽中加以形成。應注意的是，雖然在第1L圖中閘極介電層112被移除，但在另一些實施例中，其並未被移除。
在一些實施例中，閘極結構136包含閘極介電層138、功函數金屬(work function metal)層140及閘極電極層142。在一些實施例中，閘極介電層138由高介電常數介電材料所形成，例如，金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物或金屬氮氧化物。例如，高介電常數介電材料可包含氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二 氧化鉿-氧化鋁(HfO2-Al2O3)合金或其它適用的介電材料，但不限於此。
在一些實施例中，功函數金屬層140形成於閘極介電層138之上。功函數金屬層140被定制為具有適當的功函數，例如，若所需是用於PMOS裝置之P型功函數金屬(P-金屬)，可使用TiN、WN或W。另一方面，若所需是用於NMOS裝置之N型功函數金屬(N-金屬)，則可使用TiAl、TiAlN或TaCN。
在一些實施例中，閘極電極層142形成於功函數金屬層140之上。在一些實施例中，閘極電極層142由導電材料所形成，例如，鋁、銅、鎢、鈦、鉭或其它適用的材料。可藉由任一適用的製程形成閘極介電層138、功函數金屬層140及閘極電極層142至任一適用的厚度。
應注意的是，可形成額外的膜層於閘極介電層138、功函數金屬層140及閘極電極層142之上方/或下方，例如，襯層、界面層、晶種層、黏著層、阻障層等。此外，閘極介電層138、功函數金屬層140及閘極電極層142可包含由各種材料所形成之多於一層之膜層。
接著，如第1M圖所示，在一些實施例中，移除閘極結構136的頂部部分以形成凹槽，以及形成閘極硬遮罩層144於凹槽中。在一些實施例中，閘極硬遮罩層144及虛設間隔層132a由不同材料所形成。在一些實施例中，用以形成閘極硬遮罩層144及虛設間隔層132a的材料被選擇為在接續的蝕刻製程中具有蝕刻選擇性。在一些實施例中，閘極硬遮罩層144由氧化矽、氮化矽、氮氧化矽及/或其它適用的低介電常數介電材 料所形成。在一些實施例中，閘極硬遮罩層144之厚度約在5nm至20nm的範圍。
之後，如第1N圖所示，在一些實施例中，形成矽化物層146及接觸148穿過(through)層間介電層134a以與源極/汲極結構126連接。更具體而言，可形成溝槽穿過層間介電層134a以暴露源極/汲極結構126，以及形成矽化物層146於源極/汲極結構126暴露的部分上。在矽化物層146形成之後，形成接觸148於矽化物層146之上，使得溝槽被接觸148所填充。
在一些實施例中，接觸148包含鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、硫化鎳(NiS)、矽化鈷(CoSi)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、氮碳化鉭(TaCN)、鋁化鈦(TiAl)、氮化鋁鈦(TiAlN)、其它適用的導電材料或前述之組合。
此外，接觸148可包含襯層及/或阻障層。例如，形成襯層(未繪示)於接觸溝槽的側壁及底部上。襯層可由氮化矽所形成，雖然亦可替代地使用其它適用之介電質。可使用電漿加強式化學氣相沉積(PECVD)製程形成襯層，雖然亦可替代地使用其它適用的製程，例如，物理氣相沉積或熱製程。可形成阻障層(未繪示)於襯層(若存在)之上且可覆蓋開口的側壁及底部。可利用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿加強式化學氣相沉積(PECVD)、電漿加強式物理氣相沉積(PEPVD)、原子層沉積(ALD)或其它適用的沉積製程形成阻障層。阻障層可由氮化鉭所形成，雖然亦可使用其它材料，例如，鉭、鈦、氮化鈦等。
接著，如第1O圖所示，在一些實施例中，移除接觸148的頂部部分以形成凹槽，以及形成接觸硬遮罩層150於凹槽中。在一些實施例中，接觸硬遮罩層150、虛設間隔層132a及閘極硬遮罩層144由不同的材料所形成。在一些實施例中，用以形成接觸硬遮罩層150、虛設間隔層132a及閘極硬遮罩層144的材料被選擇以在接續的蝕刻製程中具有蝕刻選擇性。在一些實施例中，接觸硬遮罩層150由氧化矽、氮化矽、氮氧化矽及/或其它適用的低介電常數介電材料所形成。在一些實施例中，接觸硬遮罩層150之厚度約在5nm至20nm的範圍。
如第1P圖所示，在一些實施例中，在形成接觸148及接觸硬遮罩層150之後，實行蝕刻製程152以移除形成於閘極結構136的側壁的上部部分上之部分虛設間隔層132a。在一些實施例中，蝕刻製程152為濕蝕刻製程。
如第1P圖所示，在實行蝕刻製程152之後，經蝕刻的虛設間隔層132a’仍然位於接觸蝕刻停止層128上。此外，在一些實施例中，間隙(gap)154a形成於閘極結構136及層間介電層134a之間。在一些實施例中，間隙154a之高度H2約在20nm至60nm的範圍。間隙154a的高度H2由底部間隔物122a’的高度H1所決定，且高度H1及H2可能會影響到半導體結構的效能(詳細內容將於後續討論)。
此外，閘極結構136的側壁的上部部分，其原先被虛設間隔層132a覆蓋，現在被間隙154a暴露。再者，如同前述，由於用以形成底部間隔物122a’的材料被選擇以與用以形成虛設間隔層132a的材料不同，因此在蝕刻製程152時，底部間隔 物122a’未被移除。如第1P圖所示，間隙154a暴露底部間隔物122a’的頂表面。
如第1Q圖所示，在一些實施例中，在移除形成於閘極結構136的側壁的上部部分上的部分虛設間隔層132a之後，上部間隔物156a形成於間隙154a中。在一些實施例中，藉由沉積介電材料於間隙154a中形成上部間隔物156a。在一些實施例中，由於間隙154a相對地薄，因此當介電材料沉積於間隙154a中時，可能形成空氣間隙(air gap)158a於介電材料中。具有空氣間隙158a的上部間隔物156a可具有相對低的介電常數，因此可改善所產生之半導體結構100a之效能。
如第1Q圖所示，在一些實施例中，上部間隔物156a的一部分位於層間介電層134a以及閘極結構136的側壁的上部部分之間。此外，在一些實施例中，上部間隔物156a的一部份位於接觸148以及閘極結構136的側壁的上部部分之間。
在一些實施例中，上部間隔物156a的厚度約在6nm至15nm的範圍。如同前述，上部間隔物156a形成於間隙154a中，間隙154a是藉由蝕刻部分的虛設間隔層132a所形成。在一些實施例中，在蝕刻製程期間，亦移除少量的層間介電層134a，因此上部間隔物156a比虛設間隔層132a厚。在一些實施例中，上部間隔物156a比底部間隔物122a’厚。
在一些實施例中，上部間隔物156a的高度實質上約等於高度H2，其約在20nm至60nm的範圍。如同前述，上部間隔物156a包含形成於介電材料中的空氣間隙158a，故上部間隔物156a的介電常數可相對地低。因此，可根據想要的介電常 數，調整上部間隔物156a的高度。然而，若上部間隔物156a過高，則可能難以完全地移除形成於閘極結構136的側壁的上部部分上之虛設間隔層132a，且可能破壞所產生之半導體結構的效能。另一方面，若上部間隔物156a過低，則可能不會有空氣間隙158a形成於其中，或者空氣間隙158a可能不夠大因而無法降低上部間隔物156a的介電常數。
第2圖顯示根據一些實施例，第1Q圖所示之半導體結構100a的剖面示意圖。如同前述，半導體裝置100a包含鰭板結構108及橫跨鰭板結構108的閘極結構136。此外，底部間隔物122a’形成於閘極結構136的側壁的下部部分，以及上部間隔物156a形成於閘極結構136的側壁的上部部分。在一些實施例中，藉由沉積介電材料於間隙154a中以形成上部間隔物156a，且包含形成於介電材料中的空氣間隙158a。
如第2圖所示，上部間隔物156a形成於底部間隔物122a’上方。此外，在一些實施例中，接觸蝕刻停止層128形成於底部間隔物122a’的側壁上且延伸於隔離結構110的頂表面之上。再者，在一些實施例中，經蝕刻的虛設間隔層132a’亦位於接觸蝕刻停止層128上。在一些實施例中，經蝕刻的虛設間隔層132a’的一部分係直接接觸上部間隔物156a，如第2圖所示。
第3A及3B圖顯示根據一些實施例，形成半導體結構100b的不同階段之剖面示意圖。用以形成半導體結構100b的一些製程及材料可與前述之用以形成半導體結構100a的製程及材料相似或相同，於此便不再贅述。
更具體而言，可實行如第1A至1O圖所示之製程。之後，蝕刻一部分的虛設間隔層以形成間隙154b於層間介電層134b及閘極結構136之間，且底部間隔物122b’被間隙154b暴露。此外，與第1P圖所示不同的是，間隙154b更延伸至實質上與閘極結構136的側壁垂直之方向。如第3A圖所示，在一些實施例中，接觸蝕刻停止層128的頂部部分亦被間隙154b所暴露。此外，所產生之經蝕刻的虛設間隔層132b’並未覆蓋接觸蝕刻停止層128及底部間隔物122b’的頂部部分。
如第3B圖所示，在一些實施例中，在形成間隙154b之後，上部間隔物156b形成於間隙154b中。上部間隔物156b的形成可與前述之上部間隔物156a的形成相似或相同。在一些實施例中，上部間隔物156b包含形成於介電材料中的空氣間隙158b。
此外，如第3B圖所示，在一些實施例中，上部間隔物156b並未完全地填充於間隙154b。在一些實施例中，未被上部間隔物156b填充之間隙154b的區域形成第二空氣間隙160b。如第3B圖所示，第二空氣間隙160b位於上部間隔物156b的末端。在一些實施例中，第二空氣間隙160b位於上部間隔物156b的一末端及經蝕刻的虛設間隔層132b’的一末端之間，使得上部間隔物156b及經蝕刻的虛設間隔層132b’未與彼此直接接觸。
第4A及4B圖顯示根據一些實施例，形成半導體結構100c的不同階段之剖面示意圖。用以形成半導體結構100c的一些製程及材料可與前述之用以形成半導體結構100a的製程 及材料相似或相同，於此便不再贅述。
更具體而言，可實行如第1A至1O圖所示之製程。之後，蝕刻虛設間隔層的一部分以形成間隙154c於層間介電層134c及閘極結構136之間，且底部間隔物122c’被間隙154c暴露。此外，與第1P圖所示不同的是，間隙154c更延伸於接觸蝕刻停止層128的一部分之上。如第4A圖所示，形成於與底部間隔物122c’平行之接觸蝕刻停止層的側壁之上的部分虛設間隔層亦被移除。據此，所產生之經蝕刻的虛設間隔層132c’以平行於基底102的頂表面之方向延伸，而非以平行於底部間隔物122c’的側壁之方向延伸。
如第4A圖所示，間隙154c延伸於底部間隔物122c’及接觸蝕刻停止層128的頂表面之上，且更延伸至接觸蝕刻停止層128及層間介電層134c之間的區域，使得底部間隔物122c'的頂表面、接觸蝕刻停止層128的頂表面及接觸蝕刻停止層128的側壁的一部分被間隙154c暴露。
如第4B圖所示，在一些實施例中，在形成間隙154之後，上部間隔物156c形成於間隙154c中。上部間隔物156c的形成可與前述之上部間隔物156a的形成相似或相同。上部間隔物156c包含形成於介電材料中的空氣間隙158c。
此外，如第4B圖所示，在一些實施例中，上部間隔物156c未完全地填充於間隙154c。在一些實施例中，未被上部間隔物156c填充之間隙154c的區域形成第二空氣間隙160c。如第4B圖所示，第二空氣間隙160c位於上部間隔物156c的末端。在一些實施例中，第二空氣間隙160c位於上部間隔物 156c及經蝕刻的虛設間隔層132c’之間，使得上部間隔物156c及經蝕刻的虛設間隔層132c’未與彼此直接接觸。在一些實施例中，接觸蝕刻停止層128的側壁的一部分暴露於第二空氣間隙160c中。
第5圖顯示根據一些實施例，半導體結構100d的立體示意圖。半導體結構100d與前述之半導體結構100a相似，除了閘極結構橫跨(across)兩個鰭板結構以及接觸形成於兩個源極/汲極結構之上，上述源極/汲極結構形成於兩個鰭板結構中。用以形成半導體結構100d的一些製程及材料可與前述之用以形成半導體結構100a的製程及材料相似或相同，於此便不再贅述。
如第5圖所示，在一些實施例中，半導體結構100d包含形成於基底102之上的第一鰭板結構108d及第二鰭板結構108d’，以及橫跨第一鰭板結構108d及第二鰭板結構108d’的閘極結構136。此外，第一源極/汲極結構126d形成於第一鰭板結構108d中，以及第二源極/汲極結構126d’形成於第二鰭板結構108d’中。第一矽化物層146d形成於第一源極/汲極結構126d之上，以及第二矽化物層146d’形成於第二源極/汲極結構126d’之上。接觸148d穿過位於第一矽化物層146d及第二矽化物層146d’之上的層間介電層134d。此外，如第5圖所示，在一些實施例中，接觸148d覆蓋第一源極/汲極結構126d的一部分及第二源極/汲極結構126d’的一部分。
再者，底部間隔物122d’形成於閘極結構136的側壁的下部部分，且上部間隔物156d形成於閘極結構136的側壁的 上部部分。此外，上部間隔物156d亦包含形成於其中的空氣間隙158d，使得上部間隔物156d的介電常數可相對的低，且可改善半導體裝置100d的效能。
第6A圖至第6I圖顯示根據一些實施例，形成半導體結構100e的不同階段之立體示意圖。用以形成半導體結構100e的一些製程及材料可與前述之用以形成半導體結構100a的製程及材料相似或相同，於此便不再贅述。
更具體而言，可實行如第1A至1H圖所示之製程。在一些實施例中，在形成閘極間隔物122e及源極/汲極間隔物124之後，接觸蝕刻停止層128及層間介電層134e形成於基底102之上。此外，如第6A圖所示，在一些實施例中，實行研磨製程以暴露虛設閘極結構114的頂表面。
接著，如第6B圖所示，在一些實施例中，閘極結構136取代虛設閘極結構114及閘極介電層112，上述閘極結構136包含閘極介電層138、功函數金屬層140及閘極電極層142。之後，如第6C圖所示，在一些實施例中，蝕刻閘極結構136且形成硬遮罩層144於閘極結構136之上。
如第6D圖所示，在一些實施例中，在形成閘極硬遮罩層144之後，回蝕刻層間介電層134e以形成底部層間介電層134e’。接著，如第6E圖所示，在一些實施例中，蝕刻未被底部層間介電層134e’覆蓋之部分的接觸蝕刻停止層128及閘極間隔物122e。實行蝕刻製程之後，形成底部間隔物122e’於閘極結構136的側壁的下部部分，以及接觸蝕刻停止層128位於底部間隔層122e’之上且延伸至隔離結構110的頂表面之上。在 一些實施例中，底部間隔物122e’的高度實質上等於底部層間介電層134e’的高度。此外，如第6E圖所示，由於一部分的閘極間隔物122e及形成於鰭板結構108之上的接觸蝕刻停止層128被移除，在此階段可能暴露一部分的鰭板結構108。
接著，如第6F圖所示，在一些實施例中，形成虛設間隔層132e以覆蓋底部層間介電層134e、源極/汲極結構126及閘極結構136。如第6F圖所示，虛設間隔層132e覆蓋閘極結構136的側壁的上部部分。之後，如第6G圖所示，在一些實施例中，上部層間介電層234e形成於虛設間隔層132e之上，以及實行研磨製程直到暴露閘極硬遮罩層144的頂表面為止。如第6G圖所示，在一些實施例中，一部分的虛設間隔層132e位於底部層間介電層134e’及上部層間介電層234e之間。
在一些實施例中，上部層間介電層234e可包含由多個介電材料所形成之多層，例如，氧化矽、氮化矽、氮氧化矽及/或其它適用的低介電常數材料。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈或其它適用的製程形成上部層間介電層234e。
在形成上部層間介電層234e之後，實行相似於第1N至1Q圖所示之製程。更具體而言，如第6H圖所示，在一些實施例中，矽化物層146、接觸148及接觸硬遮罩層150形成於源極/汲極結構126之上。如第6H圖所示，接觸148形成穿過上部層間介電層234e。
之後，如第6I圖所示，在一些實施例中，實行蝕刻製程以形成間隙於經蝕刻的虛設間隔層132e’之上，且上部間 隔物156e形成於間隙中。在一些實施例中，藉由沉積介電材料於相對地薄的間隙中以形成上部間隔物156e，因此空氣間隙158e形成於介電材料中。具有空氣間隙158e的上部間隔物156e可具有相對低的介電常數，因此可改善所產生之半導體結構100e的效能。
第7圖顯示根據一些實施例，第6I圖所示之半導體結構100e的剖面示意圖。同前述，半導體結構100e包含鰭板結構108及橫跨(across)鰭板結構108的閘極結構136。此外，底部間隔物122e’形成於閘極結構136的側壁的下部部分上，且上部間隔物156e形成於閘極結構136的側壁的上部部分上。
如第7圖所示，底部間隔物122e’的頂表面實質上與底部層間介電層134e’的頂表面齊平。在一些實施例中，底部層間介電層134e’形成於底部間隔物122e’周圍，且上部層間介電層234e形成於上部間隔物156e周圍。此外，經蝕刻的虛設間隔層132e'位於底部層間介電層134e’及上部層間介電層234e之間。用以形成經蝕刻的虛設間隔層132e’的材料可與用以形成底部層間介電層134e’及上部層間介電層234e的材料不同。在一些實施例中，經蝕刻的虛設間隔層132e’由高介電常數材料所形成，且底部層間介電層134e’及上部層間介電層234e由低介電常數材料所形成。
在一些實施例中，經蝕刻的虛設間隔層132e’以實質上垂直於閘極結構136的側壁之方向延伸，且底部間隔物122e’及上部間隔物156e形成於閘極結構136的側壁上。
第8圖顯示根據一些實施例，半導體結構100f的剖 面示意圖。用以形成半導體結構100f的一些製程及材料可與前述用以形成半導體結構100e的製程及材料相似或相同，於此便不再贅述。
更具體而言，可實行第6A至6H圖所示之製程。之後，一部分的虛設間隔層形成於閘極結構136及上部層間介電層234f之間，且移除形成於接觸蝕刻停止層128之上的部分虛設間隔層以形成間隙。接著，具有空氣間隙158f的上部間隔物156f形成於間隙中。然而，如第8圖所示，在一些實施例中，上部間隔物156f並未完全地填充間隙。在一些實施例中，未被上部間隔物156f填充之間隙的區域形成第二空氣間隙160f。
如第8圖所示，第二空氣間隙160f位於經蝕刻的虛設間隔層132f’的末端。在一些實施例中，第二空氣間隙160f位於上部間隔物156f及經蝕刻的虛設間隔層132f’之間，使得上部間隔物156f及經蝕刻的虛設間隔層132f’並未與彼此直接接觸。
第9A至9B圖顯示根據一些實施例，形成半導體結構100g的不同階段之立體示意圖。用以形成半導體結構100g的一些製程及材料可與前述用以形成半導體結構100e的製程及材料相似或相同，於此便不再贅述。
更具體而言，可實行第6A至6D圖所示之製程。之後，如第9A圖所示，在一些實施例中，回蝕刻層間介電層、閘極間隔物以及接觸蝕刻停止層。在實行蝕刻製程之後，底部間隔物122g’形成於閘極結構136的側壁的下部部分，以及接觸蝕刻停止層128位於底部間隔層122g’之上且延伸於隔離結構110 的頂表面之上。此外，如第9A圖所示，在一些實施例中，底部層間介電層134g’位於基底102之上，且底部間隔物122g’的頂表面高於底部層間介電層134g’的頂表面。
在一些實施例中，在形成底部間隔物122g’之後，實行相似於第6F至6I圖所示之製程。例如，形成虛設間隔層以覆蓋源極/汲極結構126及底部層間介電層134g’。之後，上部層間介電層234g形成於虛設間隔層之上，以及矽化物層146、接觸148及接觸間隔物150形成於源極/汲極結構126之上。接著，如第9B圖所示，在一些實施例中，移除形成於閘極結構136的側壁的上部部分之部分虛設間隔層以形成間隙，以及形成具有空氣間隙158g於其中的上部間隔物156g於間隙中。
第10圖顯示根據一些實施例，第9B圖所示之半導體結構100g的剖面示意圖。同前述，半導體結構100g包含鰭板結構108及橫跨鰭板結構108的閘極結構136。此外，底部間隔物122g'形成於閘極結構136的側壁的下部部分，以及上部間隔物156g形成於閘極結構136的側壁的上部部分。
如第10圖所示，底部間隔物122g’的頂表面在高於底部層間介電層134g’的頂表面之位置。在一些實施例中，底部間隔物122g’及底部層間介電層134g’的高度差約在5nm至20nm的範圍。此外，經蝕刻的虛設間隔層132g’位於底部層間介電層134g’上且延伸至接觸蝕刻停止層128的側壁的較高部分之上，使得經蝕刻的虛設間隔層132g’具有類似階梯(step-like)的形狀。在一些實施例中，經蝕刻的虛設間隔層132g’的一部分以實質上垂直於閘極結構136的側壁之方向延 伸，且經蝕刻的虛設間隔層132g’的另一部分以實質上平行於閘極結構136的側壁之方向延伸。
第11A及11B圖顯示根據一些實施例，半導體結構100h及100i的剖面示意圖。用以形成半導體結構100h及100i的一些製程及材料可與前述用以形成半導體結構100g的製程及材料相似或相同，於此便不再贅述。
如第11A圖所示，在一些實施例中，半導體結構100h實質上與半導體結構100g相同，除了形成第二空氣間隙160h之外。如第11A圖所示，半導體結構100h包含形成於閘極結構136的側壁的下部部分之底部間隔物122h’，以及形成於閘極結構136的側壁的上部部分之上部間隔物156g。此外，上部間隔物156g包含形成於上部間隔物156g內部之空氣間隙158g。
再者，接觸蝕刻停止層128形成於底部間隔物122h’的側壁上且延伸至隔離結構110之上。此外，底部間隔物122h’及接觸蝕刻停止層128的頂表面實質上齊平，而底部層間介電層134h’的頂表面在低於底部間隔物122h’的頂表面之位置。在一些實施例中，經蝕刻的虛設間隔層132h'形成於底部層間介電層134h’及上部層間介電層234h之間，且上部間隔物156h位於上部層間介電層234h及閘極結構136的側壁的較高部分之間。
如第11A圖所示，第二空氣間隙160h位於經蝕刻的虛設間隔層132h’的末端。在一些實施例中，第二空氣間隙160h位於上部間隔物156h的一末端及經蝕刻的虛設間隔層132h’的一末端之間，使得上部間隔物156h及經蝕刻的虛設間隔層132h’並未與彼此直接接觸。
如第11B圖所示，在一些實施例中，半導體結構100i實質上與半導體結構100h相同，除了形成於接觸蝕刻停止層的側壁的上部部分之虛設間隔層的部分亦被移除之外。如第11B圖所示，半導體結構100i包含形成於閘極結構136的側壁的下部部分之底部間隔層122i’，以及形成於閘極結構136的側壁的上部部分之上部間隔層156i。此外，上部間隔物156i包含形成於上部間隔物156i內之空氣間隙158i。
再者，接觸蝕刻停止層128形成於底部間隔物122i’的側壁上且延伸至隔離結構110之上。此外，底部間隔物122i’及接觸蝕刻停止層128的頂表面實質上齊平，而底部層間介電層134i’的頂表面低於底部間隔物122i’的頂表面。在一些實施例中，經蝕刻的虛設間隔層132i'形成於底部層間介電層134i’及上部層間介電層234i之間，以及上部間隔物156i位於上部層間介電層234i及閘極結構136的側壁的較高部分之間。
如第11B圖所示，第二空氣間隙160i位於經蝕刻的虛設間隔層132i的末端。在一些實施例中，第二空氣間隙160i位於上部間隔物156i的一末端及經蝕刻的虛設間隔層132i’的一末端之間，使得上部間隔物156i及經蝕刻的虛設間隔層132i’並未與彼此直接接觸。此外，如第11B圖所示，在一些實施例中，由於形成於接觸蝕刻停止層的側壁的上部部分上之部分虛設間隔層被移除，接觸蝕刻停止層128的角落暴露於第二空氣間隙160i中。
第12A圖至第12F圖顯示根據一些實施例，形成半導體結構100j的不同階段之立體示意圖。用以形成半導體結構 100j的製程及材料與用以形成半導體結構100e的製程及材料相似，除了虛設閘極結構114未被閘極結構136取代，直到底部層間介電層及上部層間介電層均形成為止。其使用之材料及製程與前述相似或相同，於此便不再贅述。
如第12A圖所示，鰭板結構108形成於基板102之上，且隔離結構110形成於鰭板結構108周圍。在一些實施例中，閘極介電層112及虛設閘極結構114橫跨鰭板結構108且延伸至隔離結構110之上。此外，底部間隔物122j’形成於虛設閘極結構114的側壁的底部部分，以及接觸蝕刻停止層128形成於底部間隔物122j’上且延伸至隔離結構110的頂表面。再者，底部層間介電層134j'形成於接觸蝕刻停止層128之上且實質上與底部間隔物122j’齊平。
接著，如第12B圖所示，在一些實施例中，形成虛設間隔層132j以覆蓋源極/汲極結構126、虛設閘極結構114及底部層間介電層134j’。之後，如第12C圖所示，在一些實施例中，上部層間介電層234j形成於虛設間隔層132j之上，且實行研磨製程直到暴露虛設閘極結構114的頂表面為止。如第12C圖所示，在一些實施例中，虛設間隔層132j的一部分位於底部層間介電層134j及上部層間介電層234j之間。
如第12D圖所示，在一些實施例中，在形成上部層間介電層234j之後，虛設閘極結構114被閘極結構136取代。在一些實施例中，閘極結構136包含閘極介電層138、功函數金屬層140及閘極電極層142。此外，閘極硬遮罩層144形成於閘極結構136之上。
在形成閘極結構136之後，實行與第1N至1Q圖相似之製程。更具體而言，如第12E圖所示，在一些實施例中，形成矽化物層146、接觸148及接觸硬遮罩層150於源極/汲極結構126之上。如第12E圖所示，形成接觸148穿過上部層間介電層234j。
之後，如第12F圖所示，在一些實施例中，實行蝕刻製程以形成間隙，以及形成上部間隔物156j於間隙中。如第12F圖所示，在實行蝕刻製程之後，經蝕刻的虛設間隔層132j’仍然位於接觸蝕刻停止層128上。在一些實施例中，藉由沉積介電材料於相對地薄的間隙中以形成上部間隔物156j，因此空氣間隙158j形成於介電材料中。具有空氣間隙158j的上部間隔物156j可具有相對低的介電常數，因此可改善所產生之半導體結構100j的效能。
半導體裝置100j的剖面示意圖可與第7或8圖所示之剖面示意圖相似或相同，故於此便不再重複。此外，可實行與第9A至9B圖相似的製程。即，在一些實施例中，底部層間介電層134j的頂表面可低於底部間隔物122j’的頂表面。
大體而言，寄生電容於半導體的效能中扮演重要角色，特別是當半導體結構的尺寸縮減時。因此，在本揭露的一些實施例中，半導體結構(例如，半導體結構100a至100j)包含形成用以降低半導體結構的寄生電容之低介電常數間隔物，因此可改善半導體結構的效能。
更具體而言，底部間隔物(例如，底部間隔物122a’至122j’)形成於閘極結構136的側壁的底部部分，以及上部間隔 物(例如，上部間隔物156a至156j)形成於閘極結構136的側壁的上部部分。此外，上部間隔物包含具有低介電常數之空氣間隙(例如，空氣間隙158a至158j)，因此上部間隔物可具有相對低的介電常數。
同前述，上部間隔物可藉由形成虛設間隔層(例如，虛設間隔層132a至132j)於閘極結構136的側壁的上部部分上、移除虛設間隔層的一部分以形成間隙以及形成上部間隔物於間隙中加以形成。因此，可藉由調整底部間隔物的高度(例如，高度H1)以控制上部間隔物的高度(例如，高度H2)。即，可據此調整上部間隔物的介電常數。
然而，底部間隔物的高度不應過小，否則可能會有過多的虛設間隔層形成於閘極結構136的側壁上，且可能難以完全地移除閘極結構136的側壁上的虛設間隔層。由於虛設間隔層可由高介電常數層所形成，可能損害所產生之半導體結構的效能。另一方面，若底部間隔物的高度過大，則空氣間隙可能不形成於上部間隔物中，或是形成於上部間隔物中的空氣間隙可能不夠大。
換言之，底部間隔物可用以控制上部間隔物的高度以及保護閘極結構136的側壁的底部部分。同前述，在一些實施例中，可藉由形成底部抗反射塗層(例如，底部抗反射塗層130)或形成底部層間介電層(例如，底部層間介電層134e’至134j’)以控制底部間隔物的高度。因此，包含多個間隔物(multi-spacer)結構(例如，底部間隔物及上部間隔物)的半導體結構可具有低寄生電容且可因而改善半導體結構的效能。
本揭露的一些實施例提供半導體結構及其形成方法。半導體結構包含形成於基底之上的閘極結構。底部間隔物形成於閘極結構的側壁的底部部分，以及上部間隔物形成於閘極結構的側壁的上部部分。此外，上部間隔物包含形成於其中之空氣間隙，因此上部間隔物可具有低介電常數，且可改善半導體結構的效能。
在一些實施例中，提供一種半導體結構。半導體結構包含形成於基底之上的鰭板結構，以及橫跨鰭板結構的閘極結構。半導體結構更包含形成於閘極結構的側壁的下部部分上之底部間隔物，以及形成於閘極結構的側壁的上部部分上之上部間隔物。此外，上部間隔物包含形成於介電材料中的空氣間隙。
在一些實施例中，提供一種半導體結構。半導體結構包含形成於基底之上的一鰭板結構，以及橫跨鰭板結構的閘極結構。半導體結構更包含形成於閘極結構的側壁的下部部分上之底部間隔物，以及形成於鰭板結構中的源極/汲極結構。半導體結構更包含形成於源極/汲極結構之上的接觸，以及；形成於接觸及閘極結構的側壁的上部部分之間的上部間隔物。此外，上部間隔物包含形成於介電材料中的空氣間隙。
在一些實施例中，提供一種半導體結構的製造方法。半導體結構的製造方法包含形成鰭板結構於基底之上，以及形成閘極結構橫跨鰭板結構。半導體結構的製造方法更包含形成底部間隔物於閘極結構的側壁的下部部分之上，以及形成虛設間隔層於閘極結構的側壁的上部部分之上。半導體結構的 製造方法更包含移除至少一部分虛設間隔層，以形成暴露閘極結構的側壁的上部部分的間隙，以及形成上部間隔物於間隙中。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以更佳的了解本發明的各個方面。本技術領域中具有通常知識者應該可理解，他們可以很容易的以本發明為基礎來設計或修飾其它製程及結構，並以此達到相同的目的及/或達到與本發明介紹的實施例相同的優點。本技術領域中具有通常知識者也應該了解這些相等的結構並不會背離本發明的發明精神與範圍。本發明可以作各種改變、置換、修改而不會背離本發明的發明精神與範圍。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100a‧‧‧半導體結構
102‧‧‧基底
108‧‧‧鰭板結構
110‧‧‧隔離結構
122a’‧‧‧底部間隔物
124‧‧‧鰭板間隔物
126‧‧‧源極/汲極結構
128‧‧‧接觸蝕刻停止層
132a’‧‧‧經蝕刻的虛設間隔層
134a‧‧‧層間介電層
136‧‧‧接觸蝕刻停止層
138‧‧‧閘極介電層
140‧‧‧功函數金屬層
142‧‧‧閘極電極層
144‧‧‧閘極硬遮罩層
146‧‧‧矽化物層
148‧‧‧接觸
150‧‧‧接觸硬遮罩層
156a‧‧‧上部間隔物
158a‧‧‧空氣間隙
H2‧‧‧高度

Claims (10)

  1. 一種半導體結構，包括：一鰭板結構，形成於一基底之上；一閘極結構，橫跨該鰭板結構；一底部間隔物，形成於該閘極結構的一側壁的一下部部分上；一上部間隔物，形成於該閘極結構的該側壁的一上部部分上，其中該上部間隔物包括形成於一介電材料中的一空氣間隙。
  2. 如申請專利範圍第1項所述之半導體結構，更包括：一接觸蝕刻停止層，形成於該底部間隔物之上；一虛設間隔層，形成於該接觸蝕刻停止層之上；以及一第二空氣間隙，設置於該虛設間隔層及該上部間隔物之間。
  3. 如申請專利範圍第1項所述之半導體結構，其中一底部層間介電層，形成於該底部間隔物周圍；一上部層間介電層，形成於該上部間隔物周圍；以及一虛設間隔層，設置於該底部層間介電層及該上部層間介電層之間，其中該底部層間介電層的一頂表面在低於該底部間隔物的一頂表面的位置，其中該虛設間隔層及該底部間隔物由不同材料所形成。
  4. 如申請專利範圍第3項所述之半導體結構，更包括：一第二空氣間隙，設置於該虛設間隔層及該上部間隔物之間。
  5. 如申請專利範圍第1項所述之半導體結構，更包括：一第二空氣間隙，設置於該上部間隔物的一末端。
  6. 一種半導體結構，包括：一鰭板結構，形成於一基底之上；一閘極結構，橫跨該鰭板結構；一底部間隔物，形成於該閘極結構的一側壁的一下部部分上；一源極/汲極結構，形成於該鰭板結構中；一接觸，形成於該源極/汲極結構之上；以及一上部間隔物，形成於該接觸及該閘極結構的該側壁的一上部部分之間，其中該上部間隔物包括形成於一介電材料中的一空氣間隙。
  7. 底部層間介電層，形成於該源極/汲極結構周圍；一虛設間隔層，形成於該底部層間介電層之上；以及一上部層間介電層，形成於該虛設間隔層之上。
  8. 一種半導體結構的製造方法，包括：形成一鰭板結構於一基底之上；形成一閘極結構橫跨該鰭板結構；形成一底部間隔物於該閘極結構的一側壁的一下部部分之上；形成一虛設間隔層於該閘極結構的該側壁的一上部部分之上；移除至少一部分虛設間隔層，以形成暴露該閘極結構的該側壁的上部部分的一間隙；以及 形成一上部間隔物於該間隙中。
  9. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該上部間隔物包括形成一空氣間隙於一介電材料中。
  10. 如申請專利範圍第8項所述之半導體結構的製造方法，更包括：在形成虛設間隔層之前，形成一底部層間介電層於該基底之上，其中該虛設間隔層更延伸於該底部層間介電層的一頂表面上；以及形成一上部層間介電層於該虛設間隔層之上，其中該上部間隔物位於該上部層間介電層及該閘極結構之間，其中該上部間隔物並未完全地填充於藉由移除至少一部分虛設間隔層所形成之該間隙中，使得一第二空氣間隙形成於該虛設間隔層的一末端，該虛設間隔層延伸於該底部層間介電層的頂表面上。
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