CN104821332B - 半导体器件结构和制造方法 - Google Patents

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Abstract

本发明的实施例提供了半导体器件结构及其形成方法。该半导体器件结构包括位于衬底上方的金属栅极。第一间隔件形成在金属栅极的侧壁上方并且具有第一高度。第二间隔件形成在金属栅极的侧壁上方并且具有第二高度。第一高度高于第二高度。第一间隔件比第二间隔件更远离金属栅极的侧壁。此外，该半导体器件结构包括在衬底上方形成的介电层以围绕第一间隔件和金属栅极。

Description

半导体器件结构和制造方法
技术领域
本发明涉及半导体器件结构和制造方法。
背景技术
半导体集成电路(IC)工业通过不断地减小最小部件尺寸(这允许更多的部件集成到给定区域)而不断地提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代均具有比前一代更小和更复杂的电路。然而，这些进步已经增加了处理和制造IC的复杂性。
在IC演化的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以产生的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
在缩放趋势期间，各种材料已经应用于诸如互补金属氧化物半导体(CMOS)器件的半导体器件的栅电极和栅极电介质。然而，仍存在许多与IC处理和制造相关的挑战。
发明内容
为了解决现有技术中的问题，本发明提供了一种半导体器件结构，包括：介电层，位于衬底上方并且具有开口；第一间隔件，位于所述开口的侧壁上方并且具有第一高度；第二间隔件，位于所述第一间隔件的侧壁上方并且具有第二高度，其中，所述第一间隔件比所述第二间隔件更远离所述开口的中心，并且所述第二高度低于所述第一高度；以及导电材料，填充在所述开口中。
在上述半导体器件结构中，其中，所述导电材料的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件。
在上述半导体器件结构中，其中，所述导电材料的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件；所述导电材料的顶面与所述介电层的顶面在同一水平面上。
在上述半导体器件结构中，其中，所述开口中的所述导电材料的顶部宽度大于底部宽度。
在上述半导体器件结构中，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。
在上述半导体器件结构中，还包括：第三间隔件，位于所述第一间隔件和所述第二间隔件之间，其中，所述第三间隔件的第三厚度小于所述第二间隔件的所述第二厚度，并且所述第三间隔件的顶面高于所述第一间隔件和所述第二间隔件的顶面。
在上述半导体器件结构中，其中，所述第一间隔件的材料与所述第二间隔件的材料相同。
根据本发明的另一个方面，提供了一种半导体器件结构，包括：金属栅极，位于衬底上方；第一间隔件，位于所述金属栅极的侧壁上方并且具有第一高度；第二间隔件，位于所述金属栅极的所述侧壁上方并且具有第二高度，其中，所述第一间隔件比所述第二间隔件更远离所述金属栅极的所述侧壁，并且所述第一高度高于所述第二高度；源极/漏极区，位于所述金属栅极的相对两侧上；以及介电层，位于所述衬底上方以围绕所述第一间隔件和所述金属栅极。
在上述半导体器件结构中，其中，所述金属栅极包括栅极电介质和位于所述栅极电介质上方的金属栅电极，所述金属栅极的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件。
在上述半导体器件结构中，其中，所述金属栅极包括栅极电介质和位于所述栅极电介质上方的金属栅电极，所述金属栅极的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件；其中，所述金属栅极包括靠近所述衬底的底部和位于所述底部之上的顶部，并且所述顶部的宽度大于所述底部的宽度。
在上述半导体器件结构中，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。
在上述半导体器件结构中，还包括：第三间隔件，位于所述第一间隔件和所述第二间隔件之间。
在上述半导体器件结构中，还包括：第三间隔件，位于所述第一间隔件和所述第二间隔件之间；所述第一间隔件的材料与所述第二间隔件的材料相同，并且所述第三间隔件的材料与所述第一间隔件和所述第二间隔件的材料不同。
根据本发明的又一个方面，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成伪栅极；在所述伪栅极的侧壁上方形成具有第一高度的第一间隔件；在所述伪栅极的所述侧壁上方形成具有第二高度的第二间隔件，其中，所述第一间隔件比所述第二间隔件更远离所述伪栅极的所述侧壁，并且所述第二高度低于所述第一高度；去除所述伪栅极以形成开口；以及形成金属栅极以填充在所述开口中并且覆盖所述第一间隔件和所述第二间隔件。
在上述方法中，其中，形成所述金属栅极的步骤包括：在所述介电层、第一间隔件和所述第二间隔件上方及所述开口中沉积所述金属栅极的材料层；以及去除所述材料层的一部分以形成所述金属栅极。
在上述方法中，其中，形成所述金属栅极的步骤包括：在所述介电层、第一间隔件和所述第二间隔件上方及所述开口中沉积所述金属栅极的材料层；以及去除所述材料层的一部分以形成所述金属栅极；所述金属栅极的顶面与所述介电层的顶面在同一水平面上，并且所述金属栅极的截面图具有T形轮廓以覆盖所述第一间隔件和所述第二间隔件。
在上述方法中，其中，形成所述金属栅极的步骤包括：在所述介电层、第一间隔件和所述第二间隔件上方及所述开口中沉积所述金属栅极的材料层；以及去除所述材料层的一部分以形成所述金属栅极；去除所述材料层的一部分的步骤还包括去除所述介电层的一部分和所述第一间隔件的一部分，直到所述金属栅极的顶面与所述第二间隔件的顶面在同一水平面上。
在上述方法中，其中，形成所述第一间隔件和所述第二间隔件包括：将所述第一间隔件的原始高度降低至所述第一高度；以及将所述第二间隔件的原始高度降低至所述第二高度，其中，所述第一间隔件的所述原始高度等于所述第二间隔件的所述原始高度。
在上述方法中，其中，形成所述第一间隔件和所述第二间隔件包括：将所述第一间隔件的原始高度降低至所述第一高度；以及将所述第二间隔件的原始高度降低至所述第二高度，其中，所述第一间隔件的所述原始高度等于所述第二间隔件的所述原始高度；所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度，所述第一间隔件的材料与所述第二间隔件的材料相同，并且同时实施降低所述第一间隔件和所述第二间隔件的步骤。
在上述方法中，其中，形成所述第一间隔件和所述第二间隔件包括：将所述第一间隔件的原始高度降低至所述第一高度；以及将所述第二间隔件的原始高度降低至所述第二高度，其中，所述第一间隔件的所述原始高度等于所述第二间隔件的所述原始高度；所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度，所述第一间隔件的材料与所述第二间隔件的材料相同，并且同时实施降低所述第一间隔件和所述第二间隔件的步骤；还包括：在所述第一间隔件和所述第二间隔件之间形成第三间隔件，其中，所述第三间隔件的第三厚度小于所述第一间隔件的所述第一厚度和所述第二间隔件的所述第二厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1D示出了根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。
图1E示出了根据一些实施例的半导体器件的截面图。
图2示出了根据一些实施例的半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。在以下描述中，在第二工艺之前实施第一工艺可以包括在第一工艺之后立即实施第二工艺的实施例，并且也可以包括在第一工艺和第二工艺之间可以实施额外的工艺的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚的目的，而且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作相应的解释。
用于形成金属栅极的技术可以归类为前栅极工艺和后栅极工艺。对于前栅极工艺，在形成晶体管的源极/漏极区之前形成金属栅极。后栅极工艺在衬底内形成源极/漏极区并且在层间电介质(ILD)内形成伪栅极。去除伪栅极以在ILD内形成开口。然后，将金属栅极填充入开口内。前栅极和后栅极工艺可以用于形成P型晶体管、N型晶体管或互补金属氧化物半导体(CMOS)晶体管的金属栅极。
在后栅极工艺中，用于金属栅极的材料层沉积在ILD上方并且填充通过去除伪栅极形成的开口。如果栅极长度减小至约32nm以下并且栅极高度增大至约45nm以上，则开口将具有高高宽比。在一些实施例中，难以用金属栅极的材料填充具有高高宽比的开口。因此，在金属栅电极中将产生凹坑缺陷和/或空隙缺陷。
在一些实施例中，提供了后栅极工艺以克服金属栅极的凹坑缺陷和/或空隙缺陷。金属栅极的材料层沉积在ILD上方和开口(例如，T形轮廓开口)内。T形轮廓开口具有期望的宽度和低高宽比以容易地填充金属栅极的材料而没有凹坑缺陷和/或空隙缺陷。此外，通过去除伪栅极而形成的开口的深度和宽度没有改变。通过将形成在金属栅极的侧壁上方的间隔件的高度降低至低于ILD的高度来获得T形轮廓开口。由于T形轮廓开口，填充开口以形成金属栅极的能力将不由后栅极工艺中的伪栅极的尺寸限制。因此，改进了金属栅极填充工艺窗口。也提高了半导体器件的性能。
图1A至图1D示出了根据本发明的一些实施例的用于形成半导体器件100的工艺的各个阶段的截面图。
参照图1A，根据一些实施例，示出了半导体器件100的截面图，半导体器件100包括具有伪栅极130的晶体管100a。在一些实施例中，晶体管100a是在衬底101上形成的P型晶体管。P型晶体管包括在衬底101内形成阱区103。阱区103是N阱区。N阱区配置为提供P型晶体管的沟道区。在一些实施例中，晶体管100a是在衬底101上形成的N型晶体管。N型晶体管包括在衬底101内形成的阱区103。阱区103是P阱区。P阱区配置为提供N型晶体管的沟道区。在一些实施例中，晶体管100a是CMOS晶体管的P型晶体管或N型晶体管。
在一些实施例中，衬底101包括元素半导体，元素半导体包括晶体硅或锗、多晶结构或非晶结构。在一些其他实施例中，衬底101包括化合物半导体，化合物包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟。在一些实施例中，衬底101包括合金半导体，合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP、其他合适的材料或它们的组合。
在一些实施例中，合金半导体衬底具有梯度硅锗(SiGe)部件，其中，Si和Ge组分从梯度SiGe部件的一个位置处的一个比率改变为另一位置处的另一比率。在一些实施例中，合金SiGe形成在硅衬底上方。在一些其他实施例中，SiGe衬底是拉紧的。
在一些实施例中，衬底101是诸如绝缘体上硅(SOI)衬底的绝缘体上半导体。在一些实例中，衬底101包括掺杂的外延层或隐埋层。在一些其他实例中，衬底101包括多层化合物半导体结构。
在一些实施例中，半导体器件100包括在晶体管100a和另一邻近的晶体管之间形成的隔离结构108。隔离结构108使晶体管100a与邻近的晶体管绝缘。在一些实施例中，隔离结构108是浅沟槽隔离(STI)结构、硅的局部氧化(LOCOS)结构、其他合适的隔离结构或它们的组合。
在一些实施例中，半导体器件100包括分别邻近源极/漏极区107a和107b形成的应力源结构105a和105b。例如，应力源结构105a和105b是SiGe结构。邻近晶体管100a的沟道区形成源极/漏极区107a和107b。在一些实施例中，晶体管100a是P型晶体管，并且源极/漏极区107a和107b是p型源极/漏极区。在一些其他实施例中，晶体管100a是N型晶体管，并且源极/漏极区107a和107b是n型源极/漏极区。p型源极/漏极区107a和107b具有诸如硼(B)或其他III族元素的掺杂剂。n型源极/漏极区107a和107b具有诸如砷(As)、磷(P)、其他V族元素或它们的组合的掺杂剂。本发明的实施例具有许多变化。在一些实施例中，不形成应力源结构105a和105b。
参照图1A，根据一些实施例，在衬底101上方形成伪栅极130。伪栅极130包括栅极介电结构120和在栅极介电结构120上方形成的伪栅电极121。在一些其他实施例中，伪栅极130仅包括伪栅电极121。在去除伪栅电极121之后，在衬底101上方形成栅极介电结构120。伪栅电极121具有宽度W0和高度D0。在一些实施例中，在伪栅极130的侧壁上形成第一间隔件111、第二间隔件113和第三间隔件115。第一间隔件111比第二间隔件113更远离伪栅极130。第一间隔件111也称为外侧壁间隔件。第二间隔件113也称为内密封膜。第三间隔件115形成在第一间隔件111和第二间隔件113之间。第三间隔件115也称为缓冲密封膜。第一间隔件111、第二间隔件113和第三间隔件115结合起来称为栅极间隔件。
在一些实施例中，栅极间隔件仅具有诸如间隔件111的单个间隔件。在一些其他实施例中，栅极间隔件具有诸如间隔件111和113的两个间隔件。在一些实施例中，栅极间隔件还包括一个或多个其他间隔件。
如图1A所示，根据一些实施例，第一间隔件111的原始高度H0等于第二间隔件113的原始高度H0。第一间隔件111具有第一厚度T1。第二间隔件113具有第二厚度T2。第三间隔件115具有第三厚度T3。在一些实施例中，第一厚度T1大于第二厚度T2，并且第二厚度T2大于第三厚度T3。在一些实例中，伪栅电极121的宽度W0在从约26nm到约32nm的范围内。对于这些实例，第一厚度T1在从约10nm到约15nm的范围内。第二厚度T2在从约4.5nm到约5.5nm的范围内。第三厚度T3在从约1.5nm到约2.0nm的范围内。然而，厚度T1、T2和T3以及宽度W0不限于以上范围。
在一些实施例中，第一间隔件111、第二间隔件113和第三间隔件115包括诸如氧化物、氮化物、氮氧化物和/或其他介电材料的材料。在一些实施例中，第一间隔件111和第二间隔件113由氮化硅制成。第三间隔件115由氧化硅制成。通过沉积、光刻图案化、蚀刻工艺或它们的组合形成第一间隔件111、第二间隔件113和第三间隔件115。沉积工艺为诸如原子层沉积(ALD)、CVD、物理汽相沉积(PVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射、其他合适的工艺和/或它们的组合。在一些实施例中，通过LPCVD熔炉工艺沉积第一间隔件111和第二间隔件113。通过ALD熔炉工艺沉积第三间隔件115。
光刻图案化工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或它们的组合。光刻曝光工艺也由诸如无掩模光刻、电子束成像、离子束成像或分子印迹的其他适当的方法来实现或替代。蚀刻工艺包括干蚀刻、湿蚀刻或其他蚀刻方法(例如，反应离子蚀刻)。而且，蚀刻工艺也是纯化学蚀刻(等离子体蚀刻)、纯物理蚀刻(离子研磨)或它们的组合。
栅极介电结构120可以是单层或多层结构。在一些实施例中，栅极介电结构120包括两个栅极介电层117和119。例如，下部栅极介电层117是氧化硅层，而上部栅极介电层119是高k介电层。通过沉积、光刻图案化、蚀刻工艺或它们的组合形成栅极介电层117和119。
在一些实施例中，高k介电层119的高k材料包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、其他合适的高k介电材料或它们的组合。在一些实施例中，高k材料选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的材料或它们的组合。
在一些实施例中，伪栅电极121包括诸如硅、多晶硅、非晶硅的材料或对栅极介电层117和119以及间隔件111、113和115具有期望的蚀刻选择性的其他材料。通过沉积、光刻图案化、蚀刻工艺或它们的组合形成伪栅电极121。沉积工艺包括CVD、ALD、其他合适的方法或它们的组合。
参照图1A，根据一些实施例，在衬底101上方形成介电层109以围绕第一间隔件111。在一些实施例中，介电层109包括诸如氧化物、氮化物、氮氧化物、低介电常数(低k)介电材料、超低k介电材料、极低k介电材料、其他合适的介电材料或它们的组合的材料。例如，通过化学汽相沉积(CVD)工艺、高密度等离子体CVD(HDPCVD)工艺、旋涂工艺、其他可应用的沉积工艺或它们的组合来沉积介电层109。在一些实施例中，介电层109称为层间电介质(ILD)。在一些其他实施例中，在介电层109下方或上方形成额外的介电层(未示出)。在一些实施例中，在介电层109和衬底101之间形成接触蚀刻停止层(未示出)。
在一些实施例中，在形成伪栅极130以及间隔件111、113和115之后，在衬底101上方沉积介电层109的介电材料。然后，通过诸如化学机械抛光(CMP)工艺的平坦化工艺去除介电材料的一部分以提供具有基本上平坦的顶面的介电层109。在一些实施例中，介电层109的顶面与伪栅极130的顶面以及间隔件111、113和115的顶面基本上在同一水平面上。也就是说，伪栅极130以及间隔件111、113和115位于介电层109的开口内。间隔件111、113和115位于介电层109的开口侧壁上方以围绕伪栅极130。间隔件111、113和115也称为内衬。
参照图1B，根据一些实施例，去除工艺210去除了伪栅电极121以形成开口140。开口140具有与伪栅电极121的宽度W0和高度D0基本上相同的宽度W0’和深度D0’。在一些实施例中，去除工艺210是湿蚀刻工艺、干蚀刻工艺、其他可应用的去除工艺或它们的组合。在一些其他实施例中，栅极介电结构120还包括在高k介电层119上方形成的覆盖层(未示出)。覆盖层能够保护高k介电层119免受去除工艺210的损坏。在一些实施例中，覆盖层包括诸如TiN、TaN、可以抵抗去除工艺的其他合适的材料或它们的组合的材料。
参照图1C，根据一些实施例，去除工艺220去除了第一间隔件111的一部分以形成第一凹槽112。根据一些实施例，如图1C所示，去除工艺220也去除了第二间隔件113的一部分以形成第二凹槽114。在去除工艺220之后，第一间隔件111的原始高度H0(如图1A所示)减小至第一高度H1。第二间隔件113的原始高度H0(如图1A所示)减小至第二高度H2。在一些实施例中，第二间隔件113的第二高度H2低于第一间隔件111的第一高度H1。在一些实施例中，基本上未去除第三间隔件115以保持原始高度H0。
在一些实施例中，第一间隔件111的材料与第二间隔件113的材料相同。第三间隔件115的材料与第一间隔件111和第二间隔件113的材料不同。因此，第一间隔件111和第二间隔件113的部分由去除工艺220一起去除，但是第三间隔件115基本上未由去除工艺220去除。在一些实施例中，第一间隔件111的第一厚度T1(如图1A所示)大于第二间隔件113的第二厚度T2(如图1A所示)。因此，第二间隔件113以比第一间隔件111更快的速度去除。结果，第一凹槽112的深度D1小于第二凹槽114的深度D2。在一些实施例中，深度D1在从约10nm至约25nm的范围内。深度D2在从约25nm至约40nm的范围内。然而，深度D1和D2不限于以上范围。通过各个半导体器件的几何尺寸调整深度D1和D2的范围以使内间隔件113低于外间隔件111。
在一些实施例中，第一间隔件111和第二间隔件113由相同的氮化硅材料制成。第三间隔件115由氧化硅制成。在相同的工艺操作中将第一间隔件111的一部分和第二间隔件113的一部分一起去除以分别形成第一凹槽112和第二凹槽114。通过干蚀刻或湿蚀刻工艺实施第一间隔件111和第二间隔件113的去除工艺。在一些实施例中，干蚀刻工艺是使用若干气体的混合物(例如，O2/Cl2/HBr)的等离子体干蚀刻工艺。在一些其他实施例中，使用H3PO4实施湿蚀刻工艺。在第一间隔件111和第二间隔件113的蚀刻工艺期间，基本上未去除第三间隔件115。
根据一些实施例，如图1C所示，开口140与凹槽112和114结合以形成的截面图中为T形轮廓开口150。在一些其他实施例中，开口140与凹槽112和114结合以形成具有除了T形轮廓之外的轮廓的开口。第三间隔件115的厚度T3远薄于第一间隔件111和第二间隔件113的厚度T1和T2。因此，可以忽略第三间隔件115的影响。在一些其他实施例中，部分地去除第三间隔件115。在一些其他实施例中，未形成第三间隔件115。如图1C所示，在衬底101上方的介电层109中形成开口140。开口140由诸如第一间隔件111和第二间隔件113的栅极间隔件围绕。根据一些实施例，如图1C所示，第一间隔件111比第二间隔件113更远离开口140的中心。
参照图1D，根据一些实施例，在介电层109上方以及T形轮廓开口150中沉积用于形成金属栅极的材料层122。与开口140(如图1B所示)的高宽比相比，T形轮廓开口150(如图1C所示)具有比开口140的高宽比低的高宽比。较低的高宽比改进了材料层122在T形轮廓开口150中的的填充能力。因此，这基本上防止了在T形轮廓开口150内的材料层122处产生凹坑缺陷和空隙缺陷。
在一些实施例中，参照图1B，开口140的宽度W0’在从约26nm至约32nm的范围内。开口140的深度D0’在从约45nm至约65nm的范围内。在以上范围的一个实例中，开口140具有约1.95的高宽比。
然而，在一些实施例中，参照图1C，第一间隔件111的第一厚度T1在从约10nm至约15nm的范围内。第一凹槽112的深度D1在从约10nm至约25nm的范围内。第二间隔件113的第二厚度T2在从约4.5nm至约5.5nm的范围内。第二凹槽114的深度D2在从约25nm至约40nm的范围内。开口140的宽度W0’在从约26nm至约32nm的范围内。开口140的深度D0’在从约45nm至约65nm的范围内。在以上范围的一个实例中，T形轮廓开口150具有约1.14的高宽比。
因此，T形轮廓开口150将高宽比从1.95减小至1.14。与具有1.95的高宽比的开口140相比，更易于以材料层122填充具有1.14的高宽比的T形轮廓开口150。
在一些实施例中，材料层122可以是单层或多层结构。在T形轮廓开口150中沉积材料层122以形成金属栅电极。材料层122包括用于P型晶体管的p型功函金属层或用于N型晶体管的n型功函金属层。p型功函金属层可以调整P型晶体管的金属栅电极的功函值。n型功函金属层可以调整N型晶体管的金属栅电极的功函值。
在一些实施例中，p型和n型功函金属层包括诸如金属、金属碳化物、金属氮化物的材料或者可以为晶体管提供期望的功函的其他合适的材料。在一些实施例中，p型功函金属层包括诸如钌、钯、铂、钴、镍或导电金属氧化物(例如，氧化钌)的材料、能够调节P型晶体管的金属栅电极的功函值的其他p型金属材料、或它们的组合。在一些其他实施例中，p型功函金属层包括TiN。在一些实施例中，n型功函金属层包括诸如铪、锆、钛、钽、铝、金属碳化物的材料、能够调节N型晶体管的金属栅电极的功函值的其他n型金属材料、或它们的组合。在一些其他实施例中，n型功函金属层包括TiAl。
在一些实施例中，通过诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、溅射、电镀的合适的工艺、其他合适的工艺或它们的组合来沉积p型和n型功函金属层。
在一些实施例中，材料层122还包括扩散势垒和金属栅电极的材料。在一些实施例中，扩散势垒的材料包括TiN和Ti。例如，金属栅电极的材料是Al。
在一些实施例中，通过使用诸如溅射和蒸发的PVD；电镀；诸如PECVD、大气压CVD(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)和原子层CVD(ALCVD)的CVD；其他合适的沉积工艺或它们的组合来沉积扩散势垒和金属栅电极。
在一些实施例中，在T形轮廓开口150内连续地沉积功函材料、扩散势垒材料和金属栅电极材料。功函材料和扩散势垒材料沉积在开口150的侧壁上以及开口150的底部。沉积在侧壁上的功函材料和扩散势垒材料减小开口150的开口宽度。然而，根据本发明的一些实施例，T形轮廓开口150具有1.14以下的高宽比。因此，更易于以金属栅电极材料填充T形轮廓开口150。T形轮廓开口150可以防止或减少在金属栅电极处出现凹坑缺陷和/或空隙缺陷。
参照图1D，根据一些实施例，去除工艺230去除了材料层122的一部分。根据一些实施例，如图1E所示，当去除工艺230在介电层109的顶面处停止时，在T形轮廓开口150中形成金属栅电极123。金属栅电极123的顶面与介电层109的顶面在同一水平面上。去除工艺230包括化学机械抛光(CMP)工艺、干蚀刻工艺、湿蚀刻工艺、其他可应用的工艺或它们的组合。金属栅电极123与栅极介电层117和119结合以在衬底101上方形成金属栅极160。在一些实施例中，金属栅电极123的栅极高度D0”在从约45nm至约65nm的范围内。金属栅电极123的栅极高度D0”与伪栅电极121的栅极高度D0(如图1A所示)相同。金属栅电极123的栅极高度D0”也与开口140的深度D0’(如图1B所示)相同。在一些实施例中，金属栅极160的截面图具有T形轮廓并且覆盖第一间隔件111和第二间隔件113。根据一些实施例，如图1E所示，完成了半导体器件200。
如图1E所示，半导体器件200包括在金属栅极160的侧壁上形成并且具有第一高度H1的第一间隔件111。在一些实施例中，半导体器件200还包括在金属栅极160的侧壁上形成并且具有第二高度H2的第二间隔件113。第一间隔件111比第二间隔件113更远离金属栅极160的侧壁。第一高度H1高于第二高度H2。在一些实施例中，半导体器件200包括在第一间隔件111和第二间隔件113之间形成的第三间隔件115。第三间隔件具有高于第一高度H1和第二高度H2的第三高度H3。第一间隔件111具有第一厚度T1。第二间隔件113具有第二厚度T2。第三间隔件115具有第三厚度T3。在一些实施例中，第一厚度T1大于第二厚度T2。在一些实施例中，第二厚度T2大于第三厚度T3。
在一些实施例中，半导体器件200包括在金属栅极160的相对两侧上形成的源极/漏极区107a和107b。半导体器件200还包括在衬底101上方形成的介电层109以围绕金属栅极160的第一间隔件111和金属栅电极123。金属栅极160具有靠近衬底101的底部和位于底部之上的顶部。在一些实施例中，顶部的宽度W1大于底部的宽度W0”。在一些实施例中，金属栅极160的顶面与介电层109的顶面在同一水平面上。
在一些其他实施例中，如图1E所示，半导体器件200包括在衬底101上方形成的介电层109。介电层109具有开口110。第一间隔件111形成在开口110的侧壁上。第二间隔件113形成在第一间隔件111的侧壁上。第一间隔件111比第二间隔件113更远离开口110的中心。第二间隔件113的第二高度H2低于第一间隔件111的第一高度H1。半导体器件200还包括填充在开口110中并且由第一间隔件111、第二间隔件113和介电层109围绕的导电材料123。在一些实施例中，导电材料123的截面图具有T形轮廓并且覆盖第一间隔件111和第二间隔件113。在一些实施例中，导电材料123的顶面和介电层109的顶面在同一水平面上。在一些实施例中，开口110中的导电材料123具有底部宽度W0”和顶部宽度W1。顶部宽度W1大于底部宽度W0”。半导体器件200也包括位于第一间隔件111和第二间隔件113之间的第三间隔件115。第三间隔件115的顶面高于第一间隔件111和第二间隔件113的顶面。在一些实施例中，第一间隔件111具有第一厚度T1。第二间隔件113具有第二厚度T2。第一厚度T1大于第二厚度T2。在一些实施例中，第三间隔件115具有第三厚度T3。第三厚度T3小于第二厚度T2。
参照图1D和图2，根据一些实施例，去除工艺230去除了材料层122的一部分、第一间隔件111的一部分和第三间隔件115的一部分。如图2所示，当去除工艺230在第二间隔件113的顶面处停止时，形成半导体器件300的金属栅电极125。在一些实施例中，金属栅电极125的顶面与第二间隔件113的顶面在同一水平面上。金属栅电极125与栅极介电层117和119结合以形成金属栅极160。在一些实施例中，金属栅电极125的栅极高度D3在从约25nm至约45nm的范围内。金属栅电极125的栅极高度D3低于半导体器件200的金属栅电极123的栅极高度D0”。半导体器件300的金属栅电极125不具有T形轮廓。然而，由于金属栅电极125的材料层122在制造工艺中也填充T形轮廓开口150，则这可以防止或减少在金属栅电极125处出现凹坑缺陷和/或空隙缺陷。
在一些其他实施例中，半导体器件的各个部件的尺寸不限于以上描述的范围。提供了以上描述的范围以作为栅极长度在从约26nm至约32nm的范围内的实例。可以调整各个部件的尺寸以用于期望应用于任意代的IC(例如，25nm以下技术)的半导体器件。
如上所述，沉积用于形成半导体器件200的金属栅电极123或半导体器件300的金属栅电极125的材料层122以填充T形轮廓开口150。在一些实施例中，T形轮廓开口150由第一凹槽112、第二凹槽114和开口140组成。因此，对于要填充入开口中的材料层122，T形轮廓开口150的宽度比开口140的宽度大。因此，这可以分别防止在半导体器件200的金属栅电极123和半导体器件300的金属栅电极125中产生凹坑和空隙。
根据本发明的实施例，由于减小了用于填充金属栅电极的材料的开口的高宽比，因此扩大了金属栅极填充工艺窗口。在一些实施例中，伪栅极的较小的宽度使得金属栅电极中的凹坑缺陷和/或空隙缺陷更严重。在一些实施例中，伪栅极的较大宽度提高了金属栅极填充能力，但是这将降低半导体器件的性能。然而，根据本发明的一些实施例，在后栅极工艺中，金属栅极填充能力不由伪栅极的宽度限制。在一些实施例中，伪栅极的宽度(即，栅极长度)在从约26nm至约32nm的范围内。因此，本发明的半导体器件的性能没有降低。此外，也减少了本发明的金属栅电极的凹坑缺陷和/或空隙缺陷。从而提高了本发明的半导体器件的产品产量。
根据一些实施例，提供了改进金属栅极的凹坑缺陷和/或空隙缺陷的半导体器件及其制造方法。
在一些实施例中，提供了一种半导体器件结构。该半导体器件结构包括位于衬底上方并且具有开口的介电层。该半导体器件结构也包括位于开口的侧壁上方并且具有第一高度的第一间隔件。该半导体器件结构还包括位于第一间隔件的侧壁上方并且具有第二高度的第二间隔件。第一间隔件比第二间隔件更远离开口的中心。第二高度低于第一高度。此外，该半导体器件结构包括填充在开口中的导电材料。
在一些实施例中，提供了一种半导体器件结构。该半导体器件结构包括位于衬底上方的金属栅极。该半导体器件结构也包括位于金属栅极的侧壁上方并且具有第一高度的第一间隔件。该半导体器件结构还包括位于金属栅极的侧壁上方并且具有第二高度的第二间隔件。第一间隔件比第二间隔件更远离金属栅极的侧壁。第一高度高于第二高度。此外，该半导体器件结构包括在金属栅极的相对两侧上形成的源极/漏极区。该半导体器件结构也包括在衬底上方形成的介电层以围绕第一间隔件和金属栅极。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方的介电层中形成开口。该方法也包括形成围绕开口并且具有第一高度的第一间隔件。该方法还包括形成围绕开口并且具有第二高度的第二间隔件。第一间隔件比第二间隔件更远离开口。第二高度低于第一高度。此外，该方法包括在开口中形成金属栅极。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种半导体器件结构，包括：
介电层，位于衬底上方并且具有开口；
第一间隔件，位于所述开口的侧壁上方并且具有第一高度；
第二间隔件，位于所述第一间隔件的侧壁上方并且具有第二高度，其中，所述第一间隔件比所述第二间隔件更远离所述开口的中心，并且所述第二高度低于所述第一高度；
第三间隔件，位于所述第一间隔件和所述第二间隔件之间；
凹槽，位于所述第一间隔件的上方并且位于所述介电层和所述第三间隔件之间；以及
导电材料，填充在所述开口和所述凹槽中。
2.根据权利要求1所述的半导体器件结构，其中，所述导电材料的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件。
3.根据权利要求2所述的半导体器件结构，其中，所述导电材料的顶面与所述介电层的顶面在同一水平面上。
4.根据权利要求1所述的半导体器件结构，其中，所述开口中的所述导电材料的顶部宽度大于底部宽度。
5.根据权利要求1所述的半导体器件结构，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。
6.根据权利要求1所述的半导体器件结构，
其中，所述第三间隔件的第三厚度小于所述第二间隔件的所述第二厚度，并且所述第三间隔件的顶面高于所述第一间隔件和所述第二间隔件的顶面。
7.根据权利要求1所述的半导体器件结构，其中，所述第一间隔件的材料与所述第二间隔件的材料相同。
8.一种半导体器件结构，包括：
金属栅极，位于衬底上方；
第一间隔件，位于所述金属栅极的侧壁上方并且具有第一高度；
第二间隔件，位于所述金属栅极的所述侧壁上方并且具有第二高度，其中，所述第一间隔件比所述第二间隔件更远离所述金属栅极的所述侧壁，并且所述第一高度高于所述第二高度；
源极/漏极区，位于所述金属栅极的相对两侧上；
第三间隔件，位于所述第一间隔件和所述第二间隔件之间；
介电层，位于所述衬底上方以围绕所述第一间隔件和所述金属栅极；以及
凹槽，位于所述第一间隔件的上方并且位于所述介电层和所述第三间隔件之间，其中，所述金属栅极的一部分沉积在所述凹槽中。
9.根据权利要求8所述的半导体器件结构，其中，所述金属栅极包括栅极电介质和位于所述栅极电介质上方的金属栅电极，所述金属栅极的截面图具有T形轮廓并且覆盖所述第一间隔件和所述第二间隔件。
10.根据权利要求9所述的半导体器件结构，其中，所述金属栅极包括靠近所述衬底的底部和位于所述底部之上的顶部，并且所述顶部的宽度大于所述底部的宽度。
11.根据权利要求8所述的半导体器件结构，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。
12.根据权利要求8所述的半导体器件结构，其中，所述第一间隔件的材料与所述第二间隔件的材料相同，并且所述第三间隔件的材料与所述第一间隔件和所述第二间隔件的材料不同。
13.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成伪栅极和介电层；
在所述伪栅极的侧壁上方形成具有第一高度的第一间隔件；
在所述伪栅极的所述侧壁上方形成具有第二高度的第二间隔件，其中，所述第一间隔件比所述第二间隔件更远离所述伪栅极的所述侧壁，并且所述第二高度低于所述第一高度；
在所述第一间隔件和所述第二间隔件之间形成第三间隔件；
去除所述伪栅极以形成开口；
在所述第一间隔件的上方并且在所述介电层和所述第三间隔件之间形成凹槽；以及
形成金属栅极以填充在所述开口和所述凹槽中并且覆盖所述第一间隔件和所述第二间隔件。
14.根据权利要求13所述的方法，其中，形成所述金属栅极的步骤包括：
在所述介电层、第一间隔件和所述第二间隔件上方及所述开口中沉积所述金属栅极的材料层；以及
去除所述材料层的一部分以形成所述金属栅极。
15.根据权利要求14所述的方法，其中，所述金属栅极的顶面与所述介电层的顶面在同一水平面上，并且所述金属栅极的截面图具有T形轮廓以覆盖所述第一间隔件和所述第二间隔件。
16.根据权利要求14所述的方法，其中，去除所述材料层的一部分的步骤还包括去除所述介电层的一部分和所述第一间隔件的一部分，直到所述金属栅极的顶面与所述第二间隔件的顶面在同一水平面上。
17.根据权利要求13所述的方法，其中，形成所述第一间隔件和所述第二间隔件包括：
将所述第一间隔件的原始高度降低至所述第一高度；以及
将所述第二间隔件的原始高度降低至所述第二高度，
其中，所述第一间隔件的所述原始高度等于所述第二间隔件的所述原始高度。
18.根据权利要求17所述的方法，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度，所述第一间隔件的材料与所述第二间隔件的材料相同，并且同时实施降低所述第一间隔件和所述第二间隔件的步骤。
19.根据权利要求18所述的方法，
其中，所述第三间隔件的第三厚度小于所述第一间隔件的所述第一厚度和所述第二间隔件的所述第二厚度。
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