CN107689376A - 半导体器件和方法 - Google Patents

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Abstract

用于制造鳍式场效应晶体管(FinFET)的代表性方法包括：在衬底上方形成多个鳍结构以及形成插入在鳍结构的邻近的一对之间的多个隔离结构的步骤。蚀刻鳍结构和隔离结构的上部。在相应的鳍结构上方形成外延结构，其中，外延结构的每个均邻接邻近的外延结构。在多个外延结构上方沉积介电层，其中，在介电层中形成空隙区域。空隙区域插入在鳍结构的邻近的一对之间。本发明的实施例还涉及半导体器件和方法。

Description

半导体器件和方法
技术领域
本发明的实施例涉及半导体器件和方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘层、导电层和半导体材料层来制造半导体器件。使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件。
半导体工业通过最小部件尺寸的持续减小而持续地改进各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成到给定的区域。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一鳍和第二鳍，设置在衬底的源极/漏极区域上方；第一外延再生长区域，位于所述第一鳍上方；第二外延再生长区域，位于所述第二鳍上方，所述第二外延再生长区域接触所述第一外延再生长区域；介电层，位于所述第一外延再生长区域和所述第二外延再生长区域上方；以及空隙区域，位于所述介电层中，所述空隙区域设置在所述第一外延再生长区域的最上表面下方以及所述第二外延再生长区域的最上表面下方。
本发明的另一实施例提供了一种半导体器件，包括：多个鳍，设置在衬底上方；多个隔离结构，插入在所述多个鳍的相应的一对鳍之间；多个外延再生长结构，每个均设置在所述多个鳍的相应的鳍上方，其中，所述多个外延再生长结构的每个均邻接所述多个外延再生长结构的邻近的外延再生长结构；介电层，密封所述多个外延再生长结构；以及多个空隙区域，位于所述介电层中，所述多个空隙区域的每个均横向插入在所述多个外延再生长结构的相应的一对外延再生长结构之间。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在衬底中形成源极/漏极区域；在所述源极/漏极区域上方形成多个鳍结构；形成横向插入在所述多个鳍结构的相应的一对鳍结构之间的多个隔离结构；蚀刻所述多个鳍结构的上部；在所述多个鳍结构的相应的鳍结构上方形成多个外延再生长区域，其中，所述多个外延再生长区域的每个均邻接所述多个外延再生长区域的邻近的外延再生长区域；以及在所述多个外延再生长区域上方和上沉积介电层，其中，在所述介电层中形成多个空隙区域，并且所述多个空隙区域的每个均横向插入在所述多个鳍结构的相应的一对鳍结构之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的在形成鳍式场效应晶体管(FinFET)器件的工艺中的代表性的中间结构。
图2代表性地示出了根据一些实施例的源极/漏极区域的形成。
图2A和图2B示出了根据一些实施例的在图2中示出的结构的截面图。
图3A至图3C示出了根据一些实施例的代表性地示出第一开口的形成的沿着A-A’截面的正视图。
图4是根据一些实施例的代表性地示出第一源极/漏极接触部件中的第二开口的形成的沿着A-A’截面的正视图。
图5是根据一些实施例的代表性地示出第二源极/漏极接触部件的形成的沿着A-A’截面的正视图。
图6、图7和图8是根据一些实施例的代表性地示出外延源极/漏极区域的形成的沿着B-B’截面的正视图。
图9是根据一些实施例的图2中代表性地示出的沿着B-B’的正视图。
图10至图18是根据一些实施例的代表性地示出外延源极/漏极区域的形成的沿着B-B’截面的正视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1代表性地示出了诸如鳍式场效应晶体管(FinFET)器件的半导体器件100的立体图。在实施例中，半导体器件100包括衬底101，其中，衬底101中形成有第一沟槽103。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗的其它衬底。衬底101可以是p型半导体，但是在其它实施例中，可以是n型半导体。
第一沟槽103可以形成为最终形成第一隔离区域105的初始步骤。可以使用掩模层(未在图1中单独示出)与合适的蚀刻工艺形成第一沟槽103。例如，掩模层可以是包括通过诸如化学汽相沉积(CVD)形成的氮化硅的硬掩模，但是可以利用诸如氧化物、氮氧化物、碳化硅、这些的组合等的其它材料以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至氧化硅形成之后的氮化的其它工艺。一旦形成，可以通过合适的光刻工艺图案化掩模层以暴露衬底101的将被去除的那些部分以形成第一沟槽103。
然而，本领域中普通技术人员将意识到，以上描述的形成掩模层的工艺和材料并不是可以用于保护衬底101的部分同时暴露衬底101的用于形成第一沟道103的其它部分的唯一方法。诸如图案化的和显影的光刻胶的任何合适的工艺均可以用于处理衬底101的部分以形成第一沟槽103。所有这些方法均包括在此处描述的代表性实施例的范围内。
一旦已经形成并且图案化掩模层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适的工艺去除暴露的衬底101部分，以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有从衬底101的表面的小于约的深度，诸如约
然而，本领域中普通技术人员将意识到，以上描述的形成第一沟槽103的工艺仅仅是代表性的实例。可以可选地、结合地或顺序地利用可以形成第一沟槽103的任何合适的工艺。可以使用包括任何数量的掩模和去除步骤的任何合适的工艺。
此外，如果需要，鳍内第一沟槽(那些第一沟槽103位于共有共同的栅极的邻近的鳍107之间)可以形成为具有比鳍间第一沟槽103(那些第一沟槽103位于共有共同的栅极的邻近的鳍107的外侧)更小的深度。例如，将用于形成PEFT器件的的鳍107可以利用具有类似深度的鳍内第一沟槽103和鳍间第一沟槽103，而将用于形成NFET器件的鳍107可以利用比鳍间第一沟槽103更小深度的鳍内第一沟槽103。然而，可以利用任何合适的组合。
除了形成第一沟槽103之外，掩模和蚀刻工艺额外地从衬底101的处理之后剩余的部分形成鳍107。为了简便，鳍107已经在图中示出为通过虚线与衬底101分隔开，但是物理分隔开的显示可以是存在或不存在的。可以使用鳍107形成用于多栅极FinFET晶体管的沟道区域，如本文之后讨论的。虽然图1代表性地示出了从衬底101形成的三个鳍107，但是可以利用任何数量的鳍107。
可以形成鳍107，从而使得它们在衬底101的表面处具有介于约5nm和约80nm之间的宽度，诸如约30nm。此外，鳍107可以彼此间隔开介于约10nm和约100nm之间的距离，诸如约50nm。通过以这种方式间隔开鳍107，鳍107可以形成每个基本分隔开的沟道区域的同时仍足够接近以共有共同的栅极。
一旦已经形成第一沟槽103和鳍107，则可以用介电材料填充第一沟槽103，并且可以使介电材料凹进至第一沟槽103内以形成第一隔离区域105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洗和内衬之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或者本领域已知的其它合适的形成方法来形成介电材料。
可以通过用介电材料过填充第一沟槽103和衬底101并且之后去除第一沟槽103和鳍107的外侧的过量的材料(例如，通过诸如化学机械抛光(CMP)、蚀刻、这些的组合等的合适的工艺)来填充第一沟槽103。在实施例中，去除工艺也消除了位于鳍107上方的介电材料，使得介电材料的去除将暴露鳍107的表面以用于随后的处理。
一旦已经用介电材料填充第一沟槽103，则之后可以使介电材料凹进远离鳍107的表面。可以实施凹进以暴露邻近于鳍107的顶面的鳍107的侧壁的至少部分。可以使用等离子体蚀刻(利用包括CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2和/或He的一种或多种蚀刻剂的等离子体)使介电材料凹进。可以在介于约3mTorr至约20mTorr之间的压力下以及介于约30℃和约80℃之间的温度下实施凹进，但是可以利用任何合适的温度和压力。然而，可以可选地、结合地或顺序地采用诸如湿蚀刻(使用诸如HF或H2的蚀刻剂)、干蚀刻(使用诸如NH3/NF3的蚀刻剂)、化学氧化去除或干化学清洗的其它去除方法。可以使介电材料从鳍107的表面凹进至介于约和约之间的距离，诸如约此外，凹进也可以去除位于鳍107上方的剩余的介电材料，以确保鳍107暴露以用于进一步处理。
然而，本领域中普通技术人员将意识到，以上描述的步骤可以仅仅是用于填充介电材料和使介电材料凹进的整个工艺流程的一部分。例如，内衬步骤、清洗步骤、退火步骤、间隙填充步骤、这些的组合等也可以用于形成第一沟槽103并且用介电材料填充第一沟槽103。所有这些潜在的工艺步骤均包括在此处描述的代表性实施例的范围内。
在已经形成隔离区域105之后，可以在每个鳍107上方均形成伪栅极电介质109、位于伪栅极电介质109上方的伪栅电极111以及第一间隔件113。在实施例中，可以通过热氧化、化学汽相沉积(CVD)、溅射或用于形成栅极电介质的任何其它方法(无论是本领域已知的还是之后推导得出的)来形成伪栅极电介质109。根据栅极电介质形成的技术，位于鳍107的顶部上的伪栅极电介质109的厚度可以与位于鳍107的侧壁上的栅极电介质的厚度不同。
伪栅极电介质109可以包括诸如二氧化硅或氮氧化硅的材料，其厚度在从约3埃至约的范围，诸如约伪栅极电介质109可以由高介电常数(高k)材料(例如，具有大于约5的相对介电常数)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合，其中，等效氧化物厚度为约至约诸如约或更小。此外，二氧化硅、氮氧化硅和/或高k材料的任意组合也可以用于伪栅极电介质109。
伪栅电极111可以包括导电材料并且可以选自包括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等的组。可以通过化学汽相沉积(CVD)、溅射沉积或本领域中已知和使用的用于沉积导电材料的其它技术来沉积伪栅电极111。伪栅电极111的厚度可以在从约至约的范围内。伪栅电极111的顶面可以具有非平面表面，并且可以在伪栅电极111的图案化或栅极蚀刻之前平坦化。此时，可以向伪栅电极111中引入或者不引入离子。例如，可以通过离子注入技术引入离子。
一旦形成，则可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列堆叠件115。堆叠件115限定了位于伪栅电介质109下面的鳍107的每侧上的多个沟道区域。可以通过使用例如本领域中已知的沉积和光刻技术沉积和图案化伪栅电极111上的栅极掩模(未在图1中单独示出)来形成堆叠件115。栅极掩模可以包含通用的掩蔽和牺牲材料，诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或者氮化硅，并且可以沉积为介于约和约之间的厚度。可以使用干蚀刻工艺蚀刻伪栅电极111和伪栅极电介质109以形成图案化的堆叠件115。
一旦已经图案化堆叠件115，则可以形成第一间隔件113。第一间隔件113可以形成在堆叠件115的相对侧上。可以通过在先前形成的结构上毯式沉积间隔件层(未在图1中单独示出)来形成第一间隔件113。间隔件层可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等并且可以通过用于形成这种层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、溅射和本领域中已知的其它方法)来形成。间隔件层可以包括与第一隔离区域105内的介电材料具有不同蚀刻特性的不同的材料或相同的材料。之后，可以图案化第一间隔件113(诸如通过一个或多个蚀刻从结构的水平表面去除间隔件层)以形成第一间隔件113。
在实施例中，第一间隔件113可以形成为具有介于约和约之间的第一厚度T1。此外，一旦已经形成第一间隔件113，则邻近于一个堆叠件115的第一间隔件113可以与邻近于另一个堆叠件115的第一间隔件113分隔开第一距离D1。然而，可以可选地、结合地或顺序地利用任何合适的厚度和距离。
图2、图2A和图2B示出了从未由堆叠件115和第一间隔件113保护的那些区域去除鳍107以及源极/漏极区域201的再生长(其中，图2A示出了沿着线A-A’的图2的截面图以及图2B示出了沿着线B-B’的图2的截面图)。可以通过使用堆叠件115和第一间隔件113作为硬掩模的反应离子蚀刻(RIE)或通过任何其它合适的去除工艺来实施从未由堆叠件115和第一间隔件113保护的区域去除鳍107。该去除可以持续直至鳍107与第一隔离区域105的表面基本共面(如示出的)或位于第一隔离区域105的表面之下。虽然图2中代表性地示出了鳍107的凹进，其中，凹进的鳍部分107’、107”、107”’的上表面与第一隔离区域105的上表面处于基本相同的水平，但是应该理解，可以使鳍107凹进至第一隔离区域105的上表面之下，或在其它实施例中，甚至凹进至第一隔离区域105的底面之下。
一旦已经去除鳍107的部分，则放置并且图案化硬掩模(未在图中单独示出)以覆盖伪栅电极111以防止生长，并且源极/漏极区域201可以再生长为与每个鳍107接触。在实施例中，源极/漏极区域201可以再生长，并且在一些实施例中，源极/漏极区域201可以再生长以形成应力源，该应力源将对位于堆叠件115下面的鳍107的沟道区域施加应力。在实施例中，其中，鳍107包括硅并且FinFET是p型器件，可以通过使用例如硅的材料或诸如硅锗的材料(具有与沟道区域的材料不同的晶格常数)的选择性外延工艺再生长源极/漏极区域201。外延生长工艺可以在介于约400℃和约1000℃之间(诸如600℃)的温度下和介于约5Torr和约1000Torr的压力下使用诸如硅烷、二氯硅烷、锗烷等的前体。然而，可以利用任何合适的工艺参数。
在特定实施例中，其中，鳍部分107’、107”和107”’具有约30nm的第一间距P1，外延生长保持介于约20和约25分钟之间的时间以获得外延结构201-7b、201-7b’、201-7b”，外延结构201-7b、201-7b’、201-7b”是彼此横向邻接的离散外延结构。也就是说，外延结构201-7b具有接触外延结构201-7b’的第一横向延伸件的横向延伸件，并且外延结构201-7b”也具有接触外延结构201-7b’的相对的第二横向延伸件的横向延伸件。然而，可以利用任何合适的时间。
在实施例中，源极/漏极区域201可以形成为具有超越第一隔离区域105的第一高度H1。在这种实施例中，源极/漏极区域201可以形成为具有超过第一隔离区域105的上表面介于约5nm和约250nm之间的高度，诸如约100nm。然而，可以利用任何合适的高度。
一旦形成源极/漏极区域201，则可以通过注入适当的掺杂剂将掺杂剂注入至源极/漏极区域201以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。可选地，可以注入诸如磷、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模注入掺杂剂。应该注意，本领域中普通技术人员将意识到，许多其它工艺、步骤等可以用于注入掺杂剂。例如，本领域中普通技术人员将意识到，可以使用间隔件和衬垫的各种组合来实施多种注入以形成适合于特定目的的具有特定形状或特性的源极/漏极区域。任何这种工艺均可以用于注入掺杂剂，并且以上描述不意味着仅将本发明限制为以上描述的步骤。
此外，此时，去除在源极/漏极区域201的形成期间覆盖伪栅电极111的硬掩模。在代表性实施例中，可以使用例如对硬掩模的材料具有选择性的湿蚀刻工艺或干蚀刻工艺去除硬掩模；然而，可以利用任何合适的去除工艺。
图3A和图3B示出了位于堆叠件115和源极/漏极区域201上方的层间介电(ILD)层203(为了清楚，同样在图2中以虚线示出)的形成。ILD层203可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的介电材料或材料的组合。ILD层203可以形成为介于约和约之间的厚度。一旦形成，则可以使用诸如化学机械抛光(CMP)工艺的平坦化工艺用第一间隔件113来平坦化ILD层203。
在特定实施例中，可以在介于约50℃和约300℃之间的温度下以及介于约0.5Torr和约760Torr之间的压力下使用诸如低压化学汽相沉积(LPCVD)、等离子体CVD、可流动CVD、PVD、PECVD等的沉积工艺来形成ILD层203。此外，可以实施沉积工艺介于约100秒和约800秒之间的时间，诸如介于约500秒和约800秒之间。然而，可以利用任何合适的沉积工艺条件。
通过用这些沉积参数和给定的源极/漏极区域201的形状来沉积ILD203，在外延结构201-7b、201-7b’、201-7b”下面的ILD 203的材料内形成空隙区域1150和1150’。在实施例中，空隙区域1150和1150’将具有介于约8nm和约15nm之间的第二高度H2以及介于约9nm和约10nm之间的第一宽度W1。然而，可以利用任何合适的尺寸。
此外，空隙区域1150和1150’可以形成为使得空隙区域1150和1150’与外延结构201-7b、201-7b’、201-7b”以及第一隔离区域105分隔开。例如，在一些实施例中，空隙区域1150和1150’可以与外延结构201-7b、201-7b’、201-7b”之间的接触点间隔开(在垂直于衬底101的主表面的方向上)介于约5nm和约30nm之间(诸如约15nm)的第二距离D2。类似地，空隙区域1150和1150’可以与第一隔离区域105间隔开介于约2nm和约20nm之间(诸如约5nm)的第三距离D3。因此，第二距离D2和第三距离D3之间的比率可以介于约5和约15之间，诸如约3。然而，可以利用任何合适的距离和比率。
图3C示出了图3A和图3B的结构的俯视图。可以看出，空隙区域1150和1150’(因为源极/漏极区域201位于空隙区域1150和1150’上面，因此示出为虚线)位于不同的栅极堆叠件205和它们相应的第一间隔件113之间。具体地，空隙区域1150和1150’位于第一隔离区域105(未在图3C中单独示出)上方的源极/漏极区域201内。
图3A也示出了穿过ILD层203的第一开口305的形成以暴露源极/漏极区域201以为第一接触件401(未在图3A中示出，但是以下参照图4示出和描述)的形成做准备。此外，为了简便，以简化的形式示出了栅极堆叠件205，而没有示出其组件层。在实施例中，可以首先通过在源极/漏极区域201上方放置和图案化硬掩模301来形成第一开口305。在实施例中，硬掩模301可以包括诸如氮化硅的介电材料，但是可以利用任何合适的掩模材料。
一旦已经放置硬掩模301，则图案化硬掩模301。在实施例中，可以通过在硬掩模301上沉积并且之后曝光感光材料来图案化第一光刻胶。能量的影响将引起曝光于图案化的能量源的感光材料的那些部分中的化学反应，从而改变感光材料的曝光部分的物理性质，使得感光材料的曝光部分的物理性质与感光材料的未曝光部分的物理性质不同。之后，可以用例如显影剂(未在图中单独示出)显影感光材料，以将感光材料的曝光部分与感光材料的未曝光部分分隔开。之后，可以使用感光材料的曝光部分作为掩模的各向异性蚀刻图案化硬掩模301。
一旦已经图案化硬掩模301，可以使用硬掩模301作为掩模形成第一开口305。在实施例中，可以使用第一蚀刻工艺(在图3A中以标记为303的曲线箭头表示)形成第一开口305，其可以是诸如反应离子蚀刻工艺的各向异性蚀刻工艺；然而，可以使用诸如湿蚀刻工艺的任何合适的工艺和任何合适的反应物。
第一蚀刻工艺303可以用于形成第一开口305以为第一接触件401的形成做准备。在特定实施例中，第一蚀刻工艺303可以用于将源极/漏极区域201的材料去除到足以暴露源极/漏极区域201的距离。然而，可以利用任何合适的深度。此外，第一开口305在邻近于第一间隔件113的顶部的点处可以具有介于约10nm和约50nm之间的宽度(从硬掩模301)，并且在第一开口305的底部处还可以具有介于约8nm和约40nm之间的宽度；然而，可以利用任何合适的尺寸。
一旦已经形成第一开口305，则可以去除硬掩模301。在实施例中，可以使用例如采用对硬掩模301的材料具有选择性的蚀刻剂的湿蚀刻工艺或干蚀刻工艺来去除硬掩模301；然而，可以利用任何合适的去除工艺。
图3A也示出了在ILD层203的形成之后，可以去除并且替换伪栅电极111的材料以形成栅极堆叠件205。在代表性实施例中，可以使用例如采用对伪栅电极111的材料具有选择性的蚀刻剂的湿蚀刻工艺或干蚀刻工艺来去除伪栅电极111；然而，可以利用任何合适的去除工艺。
一旦已经去除伪栅电极111，可以重新填充留下的开口以形成栅极堆叠件205。在特定实施例中，栅极堆叠件205包括第一介电材料211、第一金属材料213、第二金属材料215和第三金属材料217。在实施例中，第一介电材料211是通过诸如原子层沉积(ALD)、化学汽相沉积(CVD)等的工艺沉积的高k材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等。第一介电材料211可以沉积至介于约和约之间的厚度。可以利用任何合适的材料、材料沉积工艺或材料厚度。
第一金属材料213可以形成为邻近于第一介电材料211并且可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、这些的组合等的金属材料形成。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、溅射等的沉积工艺将第一金属材料213沉积至介于约和约之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第二金属材料215可以形成为邻近于第一金属材料213并且在特定实施例中，可以与第一金属材料213类似。例如，第二金属材料215可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、这些的组合等的金属材料形成。此外，可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、溅射等的沉积工艺将第二金属材料215沉积至介于约和约之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第三金属材料217填充了由伪栅电极111的去除留下的开口的剩余部分。在实施例中，第三金属材料217是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等的金属材料并且可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、溅射等的沉积工艺来沉积以填充或过填充由伪栅电极111的去除留下的开口。在特定实施例中，第三金属材料217可以沉积至介于约和约之间的厚度，但是可以使用任何合适的材料、沉积工艺或材料厚度。
一旦已经填充由伪栅电极111的去除留下的开口，则可以平坦化材料以去除由伪栅电极111的去除留下的开口的外侧的任何材料。在特定实施例中，可以使用诸如化学机械抛光(CMP)的平坦化工艺来实施去除；然而，可以利用任何合适的平坦化或其它去除工艺。
在已经形成并且平坦化栅极堆叠件205的材料之后，可以使栅极堆叠件205的材料凹进并且用覆盖层221覆盖。在实施例中，可以使用例如采用对栅极堆叠件205的材料具有选择性的蚀刻剂的湿蚀刻工艺或干蚀刻工艺来使栅极堆叠件205的材料凹进。可以利用任何合适的凹进工艺或凹进距离。
一旦已经使栅极堆叠件205的材料凹进，则可以沉积覆盖层221并且用第一间隔件113平坦化。在实施例中，覆盖层221包括使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、溅射等的沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、这些的组合等的材料。覆盖层221可以沉积至介于约和约之间的厚度，并且之后使用诸如化学机械抛光(CMP)的平坦化工艺平坦化，从而使得覆盖层221基本与第一间隔件113共面。
图4示出了第一接触件401的形成以及第一蚀刻停止层403和第一介电层405的形成。可选地，在第一接触件401的形成之前，可以形成硅化物接触件。硅化物接触件可以包括钛、镍、钴或铒以减小接触件的肖特基势垒高度；然而，也可以使用诸如铂、钯等的其它金属。可以通过适当的金属层的毯式沉积和随后的退火步骤来实施硅化，退火步骤引起金属与下面暴露的硅反应。之后，去除未反应的金属，诸如使用选择性蚀刻工艺。硅化物接触件的厚度可以介于约5nm和约50nm之间。
在代表性实施例中，第一接触件401可以包括诸如Ti、W、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo或WN的导电材料，但是可以使用诸如铝、铜、这些的合金、这些的组合等的任何合适的材料。可以使用诸如溅射、化学汽相沉积(CVD)、电镀、化学镀等的沉积工艺将导电材料沉积至第一开口305，以填充和/或过填充由第一蚀刻工艺303形成的第一开口305。一旦填充(或过填充)，可以使用诸如化学机械抛光(CMP)的平坦化工艺来去除第一开口305的外侧沉积的任何材料；然而，可以利用任何合适的材料去除工艺。
在代表性实施例中，第一时刻停止层403可以使用等离子体化学气相沉积(PECVD)由氮化硅形成，但是可以可选地使用SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其它电介质、这些的组合等的其它材料以及形成第一蚀刻停止层403的可选技术，诸如低压CVD(LPCVD)、PVD等。第一蚀刻停止层403可以具有介于约和约之间的厚度。
一旦已经形成第一蚀刻停止层403，则形成第一介电层405。第一介电层405可以由一种或多种合适的介电材料制成，诸如低k电介质(例如，碳掺杂的氧化物)、极低k电介质(例如，多孔碳掺杂的二氧化硅)、氧化硅、氮化硅、聚合物(例如，聚酰亚胺)、这些的组合等。可以通过诸如旋涂工艺或化学汽相沉积(CVD)的工艺形成第一介电层405，但是可以利用任何合适的工艺。
图4也示出了第一介电层405和第一蚀刻停止层403的图案化以形成暴露第一接触件401的第二开口407。在代表性实施例中，可以首先通过在第一介电层405上方放置和图案化第二光刻胶409来图案化第一介电层405和第一蚀刻停止层403。在实施例中，第二光刻胶409可以是用图案化的能量曝光以图案化第二光刻胶409的三层光刻胶。之后，可以显影和蚀刻第二光刻胶409以图案化第二光刻胶409。
一旦已经图案化第二光刻胶409，则第二光刻假409的图案可以使用第二光刻胶409作为掩模转移至第一介电层405和第一蚀刻停止层403。在实施例中，可以使用第二蚀刻工艺(在图4中以标记为411的曲线箭头表示)图案化第一介电层405，第二蚀刻工艺可以是诸如反应离子蚀刻工艺的各向异性蚀刻工艺；然而，可以使用诸如湿蚀刻工艺的任何合适的工艺和任何合适的反应物。
第二蚀刻工艺411可以用于去除第一介电层405的材料以形成第二开口407以为第二接触件501(未在图4中示出，但是一下参照图5示出和讨论)的形成做准备。在特定实施例中，第二蚀刻工艺411可以用于去除第一介电层405的材料直至暴露第一蚀刻停止层403；然而，可以利用诸如湿蚀刻的任何合适的去除工艺。
一旦已经暴露第一蚀刻停止层403，则第一介电层405的图案可以穿过第一蚀刻停止层403转移以暴露第一接触件401。在代表性实施例中，可以使用例如诸如反应离子蚀刻的各向异性蚀刻工艺(使用对第一蚀刻停止层403的材料具有选择性的蚀刻剂)来转移图案；然而，也可以利用任何合适的蚀刻剂或工艺，诸如湿蚀刻。此外，在第一蚀刻停止层403已经被打开以暴露下面的第一接触件401之后，该蚀刻可以停止而没有延伸至第一接触件401内，或可以略微持续地过蚀刻并且形成部分地延伸至第一接触件401内的第二开口407。
图5代表性地示出了第二光刻胶409的去除，以及第二接触件501的形成。在实施例中，可以使用例如灰化工艺去除第二光刻胶409，从而增加第二光刻胶409的温度直至第二光刻胶409经历热分解，此时，可以容易地去除第二光刻胶409；然而，也可以利用诸如湿蚀刻的任何合适的去除工艺。
在已经暴露第一接触件401之后，可以沉积导电材料以填充和/或过填充第二开口407以制成与第一接触件401的电连接。在代表性实施例中，第二接触件501可以包括诸如钨(W)的导电材料，但是可以可选地或结合地使用诸如铝、铜、这些的合金、这些的组合等的任何合适的材料。可以使用诸如溅射、化学汽相沉积(CVD)、电镀(使用晶种层)、化学镀等的沉积工艺来沉积导电材料，以填充和/或过填充第二开口407。一旦填充或过填充，可以使用平坦化工艺(诸如化学机械抛光(CMP))去除沉积在第二开口407的外侧的任何材料。
图6示出了如果外延生长工艺(以上参照图2、图2A和图2B描述的)没有允许进行充分的时间以用于将离散结构合并或彼此接触，或如果鳍间距P1减小时，位于相应的鳍部分107’、107”、107”’上方的外延源极/漏极结构201-6b、201-6b’、201-6b”的形成的另一实施例。在这个实施例中，可以形成外延结构201-6b、201-6b’、201-6b”(如图6中代表性地示出的)。如果在接触之前终止外延生长工艺(例如，在产生图2B中代表性地示出的结构的时间之前)，外延结构将保持彼此分隔开的离散外延结构201-6b、201-6b’、201-6b”。在特定实施例中，外延生长工艺可以持续一段时间，诸如介于约15分钟和20分钟之间的时间(用于约20-30循环)，以配置为产生彼此间隔开介于约30nm和约100nm之间的第四距离D4的基本离散的外延结构201-6b、201-6b’、201-6b”。然而，可以利用任何合适的距离。
图7示出了外延源极/漏极结构的形成的又另一实施例，其中，离散结构不仅彼此接触(如以上参照图2、图2A和图2B描述的)，并且合并成单个合并的外延结构201-8b，其包括具有不规则表面拓扑结构的上表面和/或下表面(通常对应于最初在鳍部分107’、107”、107”’上方形成的用于先前的离散外延结构的外延生长的平面)。在特定实施例中，不规则表面拓扑结构可以具有介于约2nm和约10nm之间的表面粗糙度，并且可以通过持续以上描述的沉积工艺介于约25分钟和约30分钟之间的时间来实现。然而，可以利用任何合适的时间和表面粗糙度。
如图8中代表性地示出的，如果外延生长工艺在时间上进一步延伸(例如，超过产生以上图7中示出的合并的外延结构201-8b的时间)，则可以填充图7中代表性地示出的不规则表面拓扑结构以产生基本平坦的上表面和/或下表面。此外，如此处使用的，术语“平坦”通常可以被理解为意味着通常与工艺变化一致的局部和/或全局表面形貌差异的水平，而不是表面必须是平坦的或甚至基本上平坦的。
在特定实施例中，可以通过持续大于约30分钟的时间周期的沉积工艺来形成合并的外延结构201-9b。这种时间周期将形成合并的外延结构201-9b以具有介于约45nm和约60nm之间的高度(从第一隔离区域105)以及介于约60nm和约150nm之间的宽度。此外，合并的外延结构201-9b的平坦的顶面与合并的外延结构201-9b的邻接的小侧面可以形成小于30°的角。然而，可以利用任何合适的时间和尺寸。
图9至图17代表性地示出了其中可以根据需要调整第一隔离区域105(例如，浅沟槽隔离(STI)部件)的形状的实施例。在图9至图17示出的代表性实施例中，第一隔离区域105的顶面的形状可以调整为具有鳍部分107’、107”、107”’之间的凹形1000，其中，邻近的鳍之间的距离包括第一间距P1。在特定实施例中，可以在第一隔离区域105和鳍107的蚀刻期间暴露鳍部分107’、107”、107”’，通过在已经暴露鳍部分107’、107”、107”’之后实施第一隔离区域105的一种或多种过蚀刻来获得凹形。例如，可以实施以上参照图1描述的凹进，并且蚀刻工艺可以持续额外的30％的工艺时间(初始用于凹进步骤)。通过利用这种过蚀刻，第一隔离区域105可以形成为具有凹形，该凹形具有例如介于约1nm和约15nm之间(诸如约5nm)的凹度的距离DC(相对于平面的最低点的距离)。然而，可以利用任何合适的凹度。
图9和图10代表性地示出了实施例，其中离散外延结构201-7b、201-7b’、201-7b”(如以上参照图2、图2A和图2B描述的，由于外延生长的持续时间和/或配置的鳍间距，至少彼此公称接触)位于第一隔离区域105的凹形1000上方并且密封在ILD 203中。在特定实施例中，可以如以上描述的包括在介于约50℃和约300℃之间的温度下以及在介于约0.5Torr和约760Torr之间的压力下，使用诸如低压化学汽相沉积(LPCVD)、等离子体CVD、可流动CVD、PVD、PECVD等的沉积工艺来形成ILD 203。此外，沉积工艺可以实施介于约100秒和约800秒之间的时间，诸如介于约500秒和约800秒之间。这种沉积工艺以及外延结构201-7b的接触形状将形成图10中的空隙区域1150和1150’以具有介于约8nm和约15nm之间的第三高度H3和介于约9nm和约10nm之间的第二宽度W2。然而，可以利用任何合适的尺寸或工艺条件。
此外，可以形成空隙区域1150、1150’，从而使得1150、1150’与外延结构201-7b、201-7b’、201-7b”以及第一隔离区域105分隔开。例如，在一些实施例中，空隙区域1150、1150’可以与外延结构201-7b、201-7b’、201-7b”之间的接触点间隔开(在垂直于衬底101的主表面的方向上)介于约2nm和约15nm之间(诸如约5nm)的第五距离D5。类似地，空隙区域1150、1150’可以与第一隔离区域105间隔开介于约1nm和约10nm之间(诸如约3nm)的第六距离D6。因此，第五距离D5和第六距离D6之间的比率可以介于约1和约10之间，诸如约5，而第六距离D6和凹度的距离DC的比率介于约1和约15之间，诸如约2。然而，可以利用任何合适的距离和比率。
图11和图12代表性地示出了其中凹形第一隔离区域105和合并的外延结构201-8b(如以上参照图7描述的)密封在ILD 203中的实施例。在ILD 203的沉积期间，空隙区域1350、1350’形成在ILD 203内并且位于外延结构201-8b下面。在特定实施例中，ILD 203沉积介于约300秒和约500秒之间的时间周期，如以上参照图3A至图3B描述的。这种沉积工艺以及源极/漏极区域201-8b的接触形状和第一隔离区域105的凹形1000将形成空隙区域1350和1350’，该空隙区域1350和1350’具有介于约8nm和约15nm之间的第四高度H4以及介于约9nm和约10nm之间的第三宽度W3。然而，可以利用任何合适的尺寸或工艺条件。
此外，虽然可以形成空隙区域1350、1350’使得空隙区域1350、1350’暴露外延结构201-8b的底面，但是也可以形成与第一隔离区域105分隔开的空隙区域1350、1350’。例如，在一些实施例中，空隙区域1350、1350’可以与第一隔离区域105间隔开介于约1nm和约10nm之间(诸如约3nm)的第七距离D7。因此，第四高度H4和第四距离D7之间的比率可以介于约5和约20之间，诸如约15，而第七距离D7和凹度的距离DC的比率介于约1.6和约20之间，诸如约5。然而，可以利用任何合适的距离和比率。
图13和图14代表性地示出了其中当合并的外延结构201-9b是平面时(如以上参照图8描述的)，第一隔离区域105的凹形1000与合并的外延结构201-9b一起使用的实施例，在图14中，其中，合并的外延结构201-9b密封在ILD 203中。在这种实施例中，用于ILD 203的沉积工艺可以持续如以上描述的介于约100秒和约300秒之间的时间周期。然而，可以利用任何合适的沉积时间。
通过利用所描述的沉积和时间，空隙区域1550、1550’形成在形成ILD 203的材料内并且位于外延结构201-9b下面。在特定实施例中，第一隔离区域105的凹形1000和合并的外延结构201-9b的平面形状将形成空隙区域1550、1550’以暴露合并的外延结构201-9b的下侧的部分，并且空隙区域1550、1550’可以具有小于约5nm的第四宽度W4和小于约10nm的第五高度H5。然而，可以利用任何合适的尺寸。
此外，虽然可以形成空隙区域1550、1550’使得空隙区域1550、1550’暴露外延结构201-9b的底面，但是也可以形成与第一隔离区域105分隔开的空隙区域1550、1550’。例如，在一些实施例中，空隙区域1550、1550’可以与第一隔离区域105间隔开介于约1nm和约10nm之间(诸如约4nm)的第八距离D8。因此，第五高度H5和第八距离D8之间的比率可以介于约0.5和约2之间，诸如约1，而第八距离D8和凹度的距离DC的比率介于约0.2和约2之间，诸如约0.8。然而，可以利用任何合适的距离和比率。
图15代表性地示出了ILD 203的沉积(例如，通过CVD)的持续时间可以延长或以其它方式调整以在离散外延结构201-7b、201-7b’、201-7b”(如以上参照图10描述的)下面形成更小的空隙区域1650、1650’的实施例。在特定实施例中，在这个实施例中沉积的时间可以延长至比以上参照图10描述的时间更长，但仍介于约100秒和约800秒之间。这样的时间形成的空隙区域1650、1650’具有介于约2nm和约8nm之间的第六高度H6以及介于约3nm和约5nm之间的第五宽度W5。然而，可以利用任何合适的时间和尺寸。
此外，可以形成空隙区域1650、1650’使得空隙区域1650、1650’与外延结构201-7b、201-7b’、201-7b”以及第一隔离区域105分隔开。例如，在一些实施例中，空隙区域1650、1650’可以与外延结构201-7b、201-7b’、201-7b”之间的接触点间隔开(在垂直于衬底101的主表面的方向上)介于约10nm和约50nm之间(诸如约25nm)的第九距离D9。类似地，空隙区域1650、1650’可以与第一隔离区域105间隔开介于约1nm和约10nm之间(诸如约3nm)的第十距离D10。因此，第九距离D9和第十距离D10之间的比率可以介于约10和约50之间，诸如约18，而第十距离D10和凹度的距离DC的比率介于约0.5和约5之间，诸如约1。然而，可以利用任何合适的距离和比率。
图16代表性地示出了ILD 203的沉积的持续时间可以延长或以其它方式调整以在合并的外延结构201-8b(如以上参照图12描述的)下方形成更小的空隙区域1750、1750’的实施例。在特定实施例中，在这个实施例中沉积的时间可以延长至比以上参照图12描述的时间更长，但仍介于约100秒和约800秒之间。这样的时间形成的空隙区域1750、1750’具有小于约10nm的第七高度H7以及小于约5nm的第六宽度W6。然而，可以利用任何合适的时间和尺寸。
此外，可以形成空隙区域1750、1750’使得空隙区域1750、1750’与合并的外延结构201-8b以及第一隔离区域105分隔开。例如，在一些实施例中，空隙区域1750、1750’可以与合并的外延结构201-8b间隔开(在垂直于衬底101的主表面的方向上)介于约1nm和约20nm之间(诸如约5nm)的第十一距离D11。类似地，空隙区域1750、1750’可以与第一隔离区域105间隔开介于约1nm和约10nm之间(诸如约3nm)的第十二距离D12。因此，第十一距离D11和第十二距离D12之间的比率可以介于约1和约20之间，诸如约1.6，而第十二距离D12和凹度的距离DC的比率介于约0.5和约3之间，诸如约1。然而，可以利用任何合适的距离和比率。
图17代表性地示出了ILD 203的沉积的持续时间可以延长或以其它方式调整以在合并的外延结构201-9b(如以上参照图14描述的)下方形成更小的空隙区域1850、1850’的实施例。在特定实施例中，在这个实施例中沉积的时间可以延长至比以上参照图14描述的时间更长，但仍介于约100秒和约800秒之间。这样的时间形成的空隙区域1850、1850’具有小于约8nm的第八高度H8以及小于约3nm的第七宽度W7。然而，可以利用任何合适的时间和尺寸。
此外，虽然可以形成空隙区域1850、1850’使得空隙区域1850、1850’暴露外延结构201-9b的底面，但是也可以形成与第一隔离区域105分隔开的空隙区域1850、1850’。例如，在一些实施例中，空隙区域1850、1850’可以与第一隔离区域105间隔开介于约1nm和约10nm之间(诸如约5nm)的第十三距离D13。因此，第八高度H8和第十三距离D13之间的比率可以介于约1和约10之间，诸如约3，而第十三距离D13和凹度的距离DC的比率介于约1和约10之间，诸如约1.8。然而，可以利用任何合适的距离和比率。
图18代表性地示出了在锥形凹部2000上方形成ILD空隙区域2050、2050’的实施例。根据代表性实施例，为了获得锥形凹部2000，用第一主蚀刻步骤形成第一隔离区域105。在实施例中，第一主蚀刻步骤可以是以上参照形成第一隔离区域105的凹进描述的工艺。例如，在主蚀刻步骤中，来自包括CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2和/或He的一种或多种蚀刻剂的等离子体可以用于蚀刻介电材料并且形成第一隔离区域。可以在介于约3mTorr至约20mTorr之间的压力下以及在介于约30℃和约80℃之间的温度下实施主蚀刻步骤，但是可以利用任何合适的温度和压力。
一旦已经形成第一隔离区域105，则可以掩蔽外部第一隔离区域105(没有位于邻近的鳍107之间的那些)，并且可以对内部第一隔离区域105(位于鳍107之间的那些)实施一系列过蚀刻以形成锥形凹部2000。在实施例中，第一过蚀刻可以是主蚀刻的简单延续并且可以在主蚀刻的正常终点之后实施一段时间以形成第一隔离区域105。在特定实施例中，第一过蚀刻可以延续超过主蚀刻的时间的介于30％至约80％之间的主蚀刻的时间。然而，可以利用任何合适的时间量。
第二过蚀刻用于形成锥形凹部2000的最终锥形并且使用用于蚀刻第一隔离区域105的来自包括CH3F、CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2、SF6和/或He的一种或多种蚀刻剂的等离子体。可以在介于约5mTorr至约10mTorr之间的压力下以及介于约30℃和约60℃之间的温度下实施第二过蚀刻步骤，但是可以利用任何合适的温度和压力。
一旦已经形成第一隔离区域105，可以如以上描述的通过ILD层203的形成来继续处理。然而，通过形成锥形，可以形成空隙区域2050、2050’使得空隙区域2050、2050’与外延结构201-7b、201-7b’、201-7b”以及第一隔离区域105分隔开。例如，在一些实施例中，空隙区域2050、2050’可以与外延结构201-7b、201-7b’、201-7b”间隔开(在垂直于衬底101的主表面的方向上)介于约5nm和约25nm之间(诸如约14nm)的第十四距离D14。类似地，空隙区域2050、2050’可以与第一隔离区域105间隔开介于约1nm和约5nm之间(诸如约2nm)的第十五距离D15。因此，第十四距离D14和第十五距离D15之间的比率可以介于约1和约8之间，诸如约2，而第十五距离D15和凹度的距离DC的比率介于约1和约20之间，诸如约2。此外，空隙区域2050、2050’可以形成为具有介于约5nm和约15nm之间(诸如约10nm)的第九高度H9，并且具有介于约1nm和约10nm之间(诸如约3nm)的第八宽度W8。然而，可以利用任何合适的距离和比率。
通过利用如本文描述的工艺和结构，源极/漏极区域的外延轮廓可以是稳定的。因此，可以最小化Ion-Ioff的退化和漏致势垒降低。这种最小化可以提高器件均匀性并且有助于提高晶圆允收测试结果。
在实施例中，代表性半导体器件包括：设置在衬底的源极/漏极区域上方的第一鳍和第二鳍；位于第一鳍上方的第一外延再生长区域；位于第二鳍上方的第二外延再生长区域，第二外延再生长区域接触第一外延再生长区域；位于第一外延再生长区域和第二外延再生长区域上方的介电层；以及位于介电层中的空隙区域，该空隙区域设置在第一外延再生长区域的最上表面下方以及第二外延再生长区域的最上表面下方。空隙区域可以设置在第一外延再生长区域和第二外延再生长区域的接触部分下方。第一外延再生长区域和第二外延再生长区域的接触部分可以包括空隙区域的边界。空隙区域可以邻接第一外延再生长区域和第二外延再生长区域的接触部分。代表性半导体器件还可以包括插入在第一鳍和第二鳍之间的隔离区域。隔离区域可以具有基本平坦、凹形或v形的上表面。介电层可以密封第一外延再生长区域和第二外延再生长区域。
在另一实施例中，代表性半导体器件包括：设置在衬底上方的多个鳍；插入在多个鳍的相应的一对之间的多个隔离结构；每个均设置在相应的多个鳍上方的多个外延再生长结构，其中，多个外延再生长结构的每个均邻接多个外延再生长结构的邻近的外延再生长结构；密封多个外延再生长结构的介电层；以及位于介电层中的多个空隙区域，多个空隙区域的每个均横向插入在多个外延再生长结构的相应的一对之间。多个空隙区域的每个均可以设置在多个外延再生长结构的相应的邻近的一对的接触部分下方。多个外延再生长结构的相应的邻近的一对的接触部分可以包括多个空隙区域的每个的边界。多个空隙区域的每个均可以邻接多个外延再生长结构的相应的邻近的一对的接触部分。代表性半导体器件还可以包括插入在多个鳍之间的多个隔离区域。多个隔离区域均可以具有基本平坦、凹形或v形的上表面。介电层可以密封多个外延再生长结构。
在又另一实施例中，用于制造半导体器件的代表性方法包括以下步骤：在衬底中形成源极/漏极区域；在源极/漏极区域上方形成多个鳍结构；形成横向插入在多个鳍结构的相应的一对之间的多个隔离结构；蚀刻多个鳍结构的上部；在相应的多个鳍结构上方形成多个外延再生长区域，其中，多个外延再生长区域的每个均邻接多个外延再生长区域的邻近的外延再生长区域；并且在多个外延再生长区域上方和上沉积介电层，其中，在介电层中形成多个空隙区域，并且多个空隙区域的每个均横向插入在多个鳍结构的相应的一对之间。蚀刻多个鳍结构的上部还可以包括蚀刻多个隔离结构。多个空隙区域可以设置在邻接邻近的外延再生长区域的接触部分下方。邻接邻近的外延再生长区域的接触部分可以形成多个空隙区域的每个的边界。多个空隙区域的每个均可以邻接相应的邻接邻近的外延再生长区域的相应的接触部分。代表性方法还可以包括形成插入在多个鳍结构的相应的一对之间的多个隔离区域的步骤，其中，多个隔离区域具有基本平坦、凹形或v形的上表面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一鳍和第二鳍，设置在衬底的源极/漏极区域上方；
第一外延再生长区域，位于所述第一鳍上方；
第二外延再生长区域，位于所述第二鳍上方，所述第二外延再生长区域接触所述第一外延再生长区域；
介电层，位于所述第一外延再生长区域和所述第二外延再生长区域上方；以及
空隙区域，位于所述介电层中，所述空隙区域设置在所述第一外延再生长区域的最上表面下方以及所述第二外延再生长区域的最上表面下方。
2.根据权利要求1所述的半导体器件，其中，所述空隙区域设置在所述第一外延再生长区域和所述第二外延再生长区域的接触部分下方。
3.根据权利要求2所述的半导体器件，其中，所述第一外延再生长区域和所述第二外延再生长区域的所述接触部分包括所述空隙区域的边界。
4.根据权利要求2所述的半导体器件，其中，所述空隙区域邻接所述第一外延再生长区域和所述第二外延再生长区域的所述接触部分。
5.根据权利要求1所述的半导体器件，还包括插入在所述第一鳍和所述第二鳍之间的隔离区域。
6.根据权利要求5所述的半导体器件，其中，所述隔离区域具有平坦、凹形或v形的上表面。
7.根据权利要求1所述的半导体器件，其中，所述介电层密封所述第一外延再生长区域和所述第二外延再生长区域。
8.一种半导体器件，包括：
多个鳍，设置在衬底上方；
多个隔离结构，插入在所述多个鳍的相应的一对鳍之间；
多个外延再生长结构，每个均设置在所述多个鳍的相应的鳍上方，其中，所述多个外延再生长结构的每个均邻接所述多个外延再生长结构的邻近的外延再生长结构；
介电层，密封所述多个外延再生长结构；以及
多个空隙区域，位于所述介电层中，所述多个空隙区域的每个均横向插入在所述多个外延再生长结构的相应的一对外延再生长结构之间。
9.根据权利要求8所述的半导体器件，其中，所述多个空隙区域的每个均设置在所述多个外延再生长结构的相应的邻近的一对外延再生长结构的接触部分下方。
10.一种形成半导体器件的方法，包括：
在衬底中形成源极/漏极区域；
在所述源极/漏极区域上方形成多个鳍结构；
形成横向插入在所述多个鳍结构的相应的一对鳍结构之间的多个隔离结构；
蚀刻所述多个鳍结构的上部；
在所述多个鳍结构的相应的鳍结构上方形成多个外延再生长区域，其中，所述多个外延再生长区域的每个均邻接所述多个外延再生长区域的邻近的外延再生长区域；以及
在所述多个外延再生长区域上方和上沉积介电层，其中，在所述介电层中形成多个空隙区域，并且所述多个空隙区域的每个均横向插入在所述多个鳍结构的相应的一对鳍结构之间。
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