CN106504983B - 半导体器件制造方法 - Google Patents
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Abstract
一种半导体器件制造方法，包括：在衬底上的ILD中形成栅极开口；在栅极开口中以及ILD上形成栅极堆叠；回刻去除部分栅极堆叠，留下的栅极堆叠顶部高于ILD；在ILD上形成覆盖层；平坦化覆盖层和留下的栅极堆叠，直至暴露ILD。依照本发明的半导体制造方法，回刻露出部分栅极堆叠之后利用额外的覆盖层保护栅极堆叠，避免了后续平坦化对金属栅极的损伤，提高了器件的可靠性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种金属栅极的平坦化方法。
背景技术
随着高K/金属栅工程在45纳米技术节点上的成功应用,使其成为亚30纳米以下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(gate last)路线的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星、台积电、英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向gate last工程。后栅工艺由于与当前工艺兼容并且可以使用金属栅极以避免高温效应，逐渐成为主流的MOS工艺。
具体的，后栅工艺是在衬底上形成多晶硅等材质的伪栅极堆叠，沉积层间介质层(ILD)3覆盖衬底以及伪栅极堆叠，选择性刻蚀去除伪栅极堆叠之后在ILD 3中留下栅极开口，随后在栅极开口中沉积高k材料的栅极介质层4、氮化物或金属的功函数层5以及金属的栅极导电层6以形成最终的栅极堆叠。
在上述栅极堆叠的填充过程中，由于沉积工艺的各向异性程度较低，因此各个子层基本上共形地沉积在栅极开口中，覆盖了ILD的顶部。为了形成后续的源漏接触以及各种布线，需要平坦化栅极堆叠重新露出ILD顶部。
然而，如图6所示，现有技术的CMP等工艺直接应用于栅极堆叠时，由于栅极开口自身的小尺寸以及沉积工艺的台阶覆盖特性，最顶部的金属层6自身较为疏松，特别是平坦化工艺的中央凹陷效应，使得在平坦化过程中金属层6容易被过度刻蚀而损伤，导致作为栅极接触的金属层6可能低于ILD 3的顶部、甚至是低于功函数层5或栅极介质层4，由此造成器件性能降低乃至完全失效。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种创新性的平坦化金属栅极的方法，避免损伤金属栅极。
为此，本发明一方面提供了一种半导体器件制造方法，包括：在衬底上的ILD中形成栅极开口；在栅极开口中以及ILD上形成栅极堆叠；回刻去除部分栅极堆叠，留下的栅极堆叠顶部高于ILD；在ILD上形成覆盖层；平坦化覆盖层和留下的栅极堆叠，直至暴露ILD。
其中，形成栅极开口之间进一步包括，在衬底上形成伪栅极，在伪栅极和衬底上形成ILD，刻蚀去除伪栅极，在衬底上留下栅极开口。
其中，衬底上包括多个鳍片，栅极开口暴露每个鳍片。
其中，栅极堆叠包括栅极介质层、功函数层、栅极导电层，栅极介质层为高k材料，功函数层为金属或金属氮化物，栅极导电层为金属。
其中，在ILD上形成覆盖层的步骤进一步包括：在ILD和留下的栅极堆叠上沉积覆盖层，去除部分覆盖层以暴露留下的栅极堆叠的顶部。
其中，留下的覆盖层的厚度为留下的栅极堆叠在ILD上高度的一半。
其中，覆盖层为以TEOS为原料的氧化硅。
其中，调整CMP工艺参数使得最终栅极堆叠与ILD顶部齐平。
其中，形成栅极开口之前进一步包括在衬底中形成源漏区，并且在平坦化之后进一步包括在ILD中形成源漏接触塞。
其中，形成源漏接触塞的步骤进一步包括，刻蚀ILD形成接触孔，在接触孔中填充接触金属，在ILD上形成第二覆盖层，平坦化第二覆盖层和接触金属直至暴露ILD。
依照本发明的半导体制造方法，回刻露出部分栅极堆叠之后利用额外的覆盖层保护栅极堆叠，避免了后续平坦化对金属栅极的损伤，提高了器件的可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图5为依照本发明的方法的剖视图；
图6为现有技术的剖视图；以及
图7为本发明方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了避免损伤金属栅极的平坦化金属栅极的方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图7和图1所示，在ILD中的栅极开口中填充栅极堆叠。
提供衬底1S，其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1S优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。在本发明一个优选实施例中，为了形成FinFET器件，对衬底1S进行图形化，例如利用硬掩模进行选择性刻蚀或者选择性外延生长，在衬底1S上形成多个鳍片结构1F(图中仅示出一个)，用作后续器件的有源区。任选地，在衬底1S/鳍片1F上通过热氧化、LPCVD、PECVD等工艺形成氧化物例如氧化硅的衬垫层2，用于在后续工艺中保护衬底表面以降低界面缺陷密度。
在衬底1S/鳍片1F上形成伪栅极(未示出)，其材质通常为非晶硅、非晶锗、非晶碳(例如DLC)、多晶硅、无定形碳氮、多晶硼氮、非晶氟化氢化碳、非晶氟化碳、氟化四面体碳及其任意组合，沉积工艺为PECVD、LPCVD、蒸发、溅射等。以伪栅极为掩模，对衬底1S/鳍片1F进行掺杂离子注入，形成源漏区(图中未示出，沿垂直纸面方向分布在鳍片1F中)。随后在整个晶片上，也即衬底1S、鳍片1F以及任选的衬垫层2上形成层间介质层(ILD)3，其材质例如氧化硅、或低k材料，形成工艺为LPCVD、PECVD、丝网印刷、压印、喷涂、旋涂等。低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。选择性刻蚀去除伪栅极(例如TMAH湿法工艺针对Si材料的伪栅极，或者氧等离子干法刻蚀针对非晶碳材料的伪栅极)，在ILD 3中形成暴露衬底1S/鳍片1F的栅极开口(未示出)。
接着，在栅极开口中依次共形沉积栅极介质层4、功函数层5、以及栅极导电层6，填充覆盖了栅极开口的侧壁和底部。沉积工艺包括但不限于，LPCVD、PECVD、MOCVD、UHVCVD、HDPCVD、MBE、ALD、蒸发、溅射等及其任意组合。栅极介质层4优选高k材料，包括但不限于，包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。功函数层5通常为金属M或金属氮化物，金属氮化物具体包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素，还可掺杂有C、F、N、O、B、P、As等元素以进一步调节功函数。栅极导电层6为金属，选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，此外还可以包括顶部的金属硅化物(未示出)以进一步减小接触电阻。此时，如图1所示，栅极堆叠4/5/6覆盖了ILD 3的顶部。
如图7和图2所示，回刻(etch-back)栅极堆叠以暴露ILD 3顶部。例如采用氟基气体(F2、HF、CxFyHz等)等离子体干法刻蚀或反应离子刻蚀(RIE)，优选各向异性程度较高的干法刻蚀工艺，回刻栅极堆叠，通过调整刻蚀气体配比、流速、反应腔压力温度等工艺参数而控制刻蚀速度，使得刻蚀基本上或恰好停止在ILD 3的顶面上。也即，去除有源区之外区域ILD 3上方的部分栅极堆叠，仅在原栅极开口、现在的有源区或鳍片1F上方保留部分栅极堆叠。保留的栅极堆叠顶部高度高于ILD 3顶部高度。
如图7和图3所示，在整个器件上形成覆盖层7。形成工艺例如LPCVD、PECVD、HDPCVD、热氧化、热分解等等，覆盖层7材质例如为氧化硅、氮化硅、氮氧化硅。在本发明一个优选实施例中，覆盖层7材质为采用正硅酸四乙酯(TEOS)作为原料、利用LPCVD或PECVD工艺制备的氧化硅，如此可以提高薄膜的保形性、提高台阶覆盖率和间隙填充性，从而使得覆盖层7能完全保护裸露的部分栅极堆叠的顶部以及特别是侧面，避免后续过程中对栅极堆叠的过度刻蚀。并且额外地，TEOS工艺氧化硅的覆盖层7与下方低k材料的ILD3相比更致密，由此有助于调整平坦化工艺中不同区域之间的处理速度，提高整体的平坦化程度。在本发明其他优选实施例中，覆盖层7为致密程度较高的氮化硅，以提高抗刻蚀性能，提高对栅极堆叠的保护效果。如图3所示，覆盖层7基本上与栅极堆叠结构共形，也即在栅极堆叠上方的覆盖层7的顶部高于在ILD 3上方的覆盖层7的顶部，从而具有凸起。
如图7和图4所示，去除部分覆盖层7，重新露出部分栅极堆叠。在本发明一个优选实施例中，采用各向异性程度较高的刻蚀工艺，例如碳氟基等离子干法刻蚀，刻蚀去除栅极堆叠结构顶部的部分覆盖层7，重新露出栅极堆叠。此外，还可以采用CMP平坦化工艺，直接处理覆盖层7，此时调整CMP处理液中氧化硅或氧化铈研磨颗粒的粒径大小以及浓度从而控制CMP选择性，使得CMP对于覆盖层7的处理速度要大于对金属层6的速度。在本发明一个优选实施例中，保留的覆盖层7的厚度约为栅极导电层6在ILD 3顶部上高度的一半，由此便于控制栅极堆叠的后续CMP停止点。
如图7和图5所示，执行平坦化工艺，使得栅极堆叠顶部最终与ILD 3顶部齐平。在CMP工艺过程中，调整研磨颗粒的粒径大小和浓度，使得平坦化过程中栅极堆叠所在的中央部分与ILD 3所在的边缘部分的平坦化速度接近一致。由于覆盖层7的保护以及厚度控制，使得CMP停止时，金属导电层6的顶部能够基本上或者完全与ILD 3顶部齐平，换言之，两者高度差小于等于5nm，优选地金属导电层6自身的高度差(沿或垂直鳍片1F方向上各个点之间的高度差值)小于等于1nm。
此后，可以在ILD 3中刻蚀形成源漏接触孔并填充金属形成接触塞，完成MOSFET的器件制造。优选地，源漏接触孔中填充金属之后也参照图2至图5所示，先刻蚀保留顶部的部分源漏接触，然后沉积覆盖层完全覆盖ILD与部分源漏接触，接着去除部分覆盖层而露出部分源漏接触，最后CMP平坦化直至与ILD 3顶部齐平。
依照本发明的半导体制造方法，回刻露出部分栅极堆叠之后利用额外的覆盖层保护栅极堆叠，避免了后续平坦化对金属栅极的损伤，提高了器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (9)
1.一种半导体器件制造方法，包括：
在衬底上的ILD中形成暴露鳍片的栅极开口；
在栅极开口中以及ILD上形成栅极堆叠；
回刻去除部分栅极堆叠以暴露ILD顶部，留下的栅极堆叠顶部高于ILD；
在ILD和留下的栅极堆叠上形成覆盖层，覆盖层在栅极堆叠上方的部分的顶部均高于在ILD上方的部分的顶部；
采用CMP平坦化工艺去除部分覆盖层以暴露留下的栅极堆叠的顶部，其中CMP对于覆盖层的处理速度大于对于栅极堆叠顶部栅极导电层的处理速度；
继续平坦化覆盖层和留下的栅极堆叠，直至暴露ILD。
2.如权利要求1的方法，其中，形成栅极开口之前进一步包括，在衬底上形成伪栅极，在伪栅极和衬底上形成ILD，刻蚀去除伪栅极，在衬底上留下栅极开口。
3.如权利要求1的方法，其中，衬底上包括多个鳍片，栅极开口暴露每个鳍片。
4.如权利要求1的方法，其中，栅极堆叠包括栅极介质层、功函数层、栅极导电层，栅极介质层为高k材料，功函数层为金属或金属氮化物，栅极导电层为金属。
5.如权利要求1的方法，其中，留下的覆盖层的厚度为留下的栅极堆叠在ILD上高度的一半。
6.如权利要求1的方法，其中，覆盖层为以TEOS为原料的氧化硅。
7.如权利要求1的方法，其中，调整CMP工艺参数使得最终栅极堆叠与ILD顶部齐平。
8.如权利要求1的方法，其中，形成栅极开口之前进一步包括在衬底中形成源漏区，并且在平坦化之后进一步包括在ILD中形成源漏接触塞。
9.如权利要求8的方法，其中，形成源漏接触塞的步骤进一步包括，刻蚀ILD形成接触孔，在接触孔中填充接触金属，在ILD上形成第二覆盖层，平坦化第二覆盖层和接触金属直至暴露ILD。
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