CN103107138A - 带外围电路的分离栅极式快闪存储器的制作方法 - Google Patents

Abstract

一种带外围电路的分离栅极式快闪存储器的制作方法，包括提供具有第一区域和第二区域的半导体基底；在第一区域形成栅极叠层；淀积厚度为外围电路晶体管栅极所需厚度的第一多晶硅层；在第二区域形成氧化硅层；淀积第二多晶硅层，至少填满第一多晶硅层表面以及第一多晶硅层和所述氧化硅层交界处的凹坑；全局化学机械研磨至表面平坦；进行全局刻蚀，刻至第一区域露出硬掩膜层；去除氧化硅层。本发明通过化学机械研磨及刻蚀的终点探测的二者优点的有机结合，可避免化学机械研磨过研磨带来的终端隔离性差的问题及外围区的局部高低差引起的多晶硅残留的问题，也能避免直接进行刻蚀导致的表面凹坑底部被过刻蚀损伤到下层介质层尤其是衬底硅层的情况。

Description

带外围电路的分离栅极式快闪存储器的制作方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种带外围电路的分离栅极式快闪存储器的制作方法。

背景技术

随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种嵌入式分离栅极式快闪存储器。目前，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的嵌入式分离栅极式闪存存储器。

其中的一种分离栅极式快闪存储晶体管的栅极构造如图1，包括，分离栅的栅极叠层结构和相邻两栅极叠层结构之间的可擦除栅1，以及分别位于两栅极叠层结构相互远离的两侧面的字线栅2。其中，栅极叠层结构从底向上包括浮栅3、绝缘层4、控制栅极5、以及硬掩膜层6。在可擦除栅1、栅极叠层结构之间，有绝缘侧墙a以将彼此隔离。

通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，主要包括一些高压及中低压电路的晶体管，如果是嵌入式，还会有相应的低压逻辑电路。分离栅极式快闪存储器的控制栅极(前面描述为控制栅)电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线栅电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。

分离栅极式存储器的生产中，字线栅和可擦除栅的制作是采用沉积所需厚度的多晶硅在分离栅极两边，然后光刻胶定义字线栅和可擦除栅来形成。通常来说，一般是通过沉积掩埋分离栅的多晶硅，再对多晶硅进行平坦化的方式，使得多晶硅的高度控制在比分离栅顶部低一点的地方，使得多晶硅的厚度符合字线栅和可擦除栅的要求。这样的方式有一定缺陷，具体如下：

对于分离栅极式快闪存储晶体管来说，分离栅极结构两侧的多晶硅需要约低于硬掩膜层的顶部，保证字线栅和可擦除栅之间不会互连。而若两侧多晶硅过低，又会导致字线栅或可擦除栅与控制栅连接或接近连接。这样多晶硅层过高或过低都会引发终端隔离性差的问题，导致终端击穿电压降低。由于全局化学机械研磨的停止难以控制，且硬掩膜层6的厚度并不是很厚，于是在栅极叠层两侧的多晶硅的厚度较难达到要求。一般来说，栅极叠层两侧的多晶硅的厚度不满足要求，会使得终端击穿电压(控制栅与字线栅、可擦除栅之间)从预期的18V，降低到小于10V。

对于外围电路区域来说，由于外围电路晶体管的栅极高度和存储器的栅极高度不同，于是需要沉积一层厚度满足较低栅极高度要求(一般为外围电路晶体管的栅极高度要求)的多晶硅，再在这个区域形成厚度为两栅极高度之差的氧化硅，再沉积多晶硅满足较高栅极高度要求，然后再平坦化多晶硅层。由于衬底上存在如浅沟槽隔离带来的局部不平整，会带来局部高低差引起的氧化硅层表面不平，从来带来氧化硅层表面凹坑里有多晶硅残留问题。

发明内容

为解决上述问题，本发明提供了一种带外围电路的分离栅极式快闪存储器的制作方法，包括：

提供半导体基底，所述半导体基底包括第一区域和第二区域；

在所述第一区域形成栅极叠层，所述栅极叠层从下至上依次包括浮置栅极、绝缘层、控制栅极、硬掩膜层，所述栅极叠层的侧面覆盖侧墙；

淀积第一多晶硅层，所述第一多晶硅层的厚度为外围电路晶体管栅极所需多晶硅的厚度；

在所述第二区域形成氧化硅层；

淀积第二多晶硅层，所述第二多晶硅层至少填满所述第一多晶硅层表面以及所述第一多晶硅层和所述氧化硅层交界处的凹坑；

进行全局化学机械研磨，表面平坦即停止；

利用等离子体刻蚀进行全局刻蚀，刻至第一区域露出硬掩膜层停止；

去除所述氧化硅层；

形成图形化光刻胶以定义分离栅极式快闪存储器字线栅、外围电路晶体管的栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅、外围电路晶体管的栅极。

可选的，所述全局化学机械研磨后，所述氧化硅层上保留有厚度为

的第二多晶硅层。

可选的，在所述全局刻蚀中，利用实时终点探测模式控制所述全局刻蚀，露出所述硬掩膜层时，停止刻蚀。

可选的，所述硬掩膜层的材料为氮化硅。

可选的，在所述全局刻蚀中，主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

可选的，在形成所述栅极叠层之前，在所述半导体基底上淀积栅介质层。

可选的，栅极叠层高度为

第一多晶硅层厚度为

氧化硅层厚度为

第二多晶硅层厚度为

进行所述全局化学机械研磨磨掉的第一、第二多晶硅层。

与现有技术相比，本发明通过机械研磨的平坦化及刻蚀的终点探测的二者优点的有机结合，可有效改善各终端(控制栅与字线栅、可擦除栅)之间的隔离安全性，可避免全化学机械研磨容易过研磨带来的终端隔离性差的问题及外围区的局部高低差引起的多晶硅残留的问题，也能避免直接进行刻蚀，导致的表面凹坑底部容易被过刻蚀损伤到下层介质层尤其是衬底硅层的情况。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为一种分离栅极式快闪存储晶体管的结构示意图。

图2到图11为本发明的实施例工艺实现过程的示意图。

具体实施方式

如背景技术所描述的，位于分离栅极结构两侧的字线栅与可擦除栅的多晶硅层在形成过程中，厚度难以控制而无法达到较理想的要求，进而导致器件之间的击穿电压大幅降低，从预期的18V，降低到小于10V。针对上述问题，本发明的发明人提出了一种带外围电路的分离栅快闪存储器的字线制作方法，其包括以下步骤：

S1：提供半导体基底，所述半导体基底包括第一区域和第二区域，所述第一区域上后续会形成分离栅式快闪存储晶体管，所述第二区域上后续会形成外围电路晶体管；

S2：在所述第一区域形成栅极叠层，所述栅极叠层从下至上依次包括浮置栅极、绝缘层、控制栅极、硬掩膜层，所述栅极叠层的侧面覆盖侧墙；

S3：淀积第一多晶硅层，所述第一多晶硅层的厚度为外围电路晶体管所需栅极高度；

S4：在所述第二区域形成氧化硅层；

S5：淀积第二多晶硅层，填满所述第一多晶硅层表面以及所述第一多晶硅层和所述氧化硅层交界处的凹坑；

S6：全局化学机械研磨，表面平坦即停止；

S7：利用各向异性刻蚀进行全局刻蚀，刻至第一区域露出硬掩膜层停止；

S8：去除氧化硅层；

S9：形成图形化光刻胶以定义分离栅极式快闪存储器字线栅、外围电路晶体管的栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅、外围电路晶体管的栅极。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

执行步骤S1，提供半导体基底11，所述半导体基底11包括第一区域I和第二区域II，其中第一区域I上后续会形成分离栅极式快闪存储晶体管，第二区域II上后续会形成外围电路晶体管。形成的结构截面图如图2所示。

这里的半导体基底11可以是单晶硅或硅锗；也可以是绝缘体上硅(Siliconon insulator，SOI)；或者还可以包括是其它的材料，例如：砷化镓等III-V族化合物。半导体基底11还可以具有一定的隔离结构，比如浅沟槽隔离(STI)或局部场氧化隔离(LOCOS)，用于隔离第一区域I与第二区域II。

接着执行步骤S2，在半导体基底11上形成栅介质层12，形成的结构截面图如图3所示。所述栅介质层12可以为氧化硅，形成方法可以为热氧化法。

如图4所示，在第一区域I的栅介质层12上形成一对相互隔离的栅极叠层，每一栅极叠层包括依次叠加的浮置栅极101、绝缘层102、控制栅极103及硬掩膜层107。

栅极叠层的总厚度可以为

这里以栅极叠层的厚度

为例进行说明。绝缘层102可以为由氧化物1021、氮化物1022、氧化物1023三层组成的ONO三明治结构，本技术领域人员应当理解的是，绝缘层102也可以为单层氮化物、或单层氧化物、或一层氮化物上形成一层氧化物等绝缘结构。硬掩膜层107可以为氮化硅层。浮置栅极101、绝缘层102、控制栅极103及硬掩膜层107侧边形成有起绝缘作用的侧墙106。

接着执行步骤S3，在栅介质层12上淀积第一多晶硅层13，形成的结构截面图如图5所示。第一多晶硅层13的厚度刚好为外围电路晶体管栅极的厚度，具体的，该厚度可以为

此步骤可以采用化学气相淀积实现。

接着执行步骤S4，在第一多晶硅层13上淀积氧化硅层14，形成的结构截面图如图6所示，氧化硅层14与第一多晶硅层13的厚度之和与所述栅极叠层的厚度相等。在具体实施时，氧化硅层14的厚度可以为

但在实际的半导体工艺过程中，由于多种原因，氧化硅层14与第一多晶硅层13的厚度之和只能达到大体等于所述栅极叠层的厚度，实际工艺中氧化硅层14与第一多晶硅层13的厚度之和可能比栅极叠层小

左右。此步骤中可以采用化学气相淀积形成氧化硅层14。

去除第一区域I上的氧化硅层14，形成的结构截面图如图7所示。具体实施时，可以利用下面工艺实现：在第二区域II形成光刻胶以进行保护，刻蚀去除第一区域I上的氧化硅层14，使只有第二区域II被氧化硅层14覆盖。刻蚀剂可以采用氢氟酸(HF)。之后，去除第二区域II上方残余的光刻胶。

接着执行步骤S5，淀积第二多晶硅层15，填满器件表面所有凹坑。由于栅极叠层的存在，以及之前的步骤中进行了若干次沉积，但是都没有平坦化，所以此时器件的表面是凹凸不平的，尤其是在两栅极叠层之间的第一多晶硅层13表面，以及第一多晶硅层13和氧化硅层14之间会存在有凹陷下去的凹坑，而尤其是栅极叠层的上面，会有明显的凸起具体情况可参考图5到图7。若直接刻蚀的话，在刻蚀掉非凹坑处，尤其是凸起处所需要刻蚀掉的介质层的厚度的时候，刻蚀剂对凹坑底部的刻蚀会伤及到不希望刻蚀到的下层介质层，甚至是底部硅。故在此步骤中需要填满所有的凹坑，保证栅极叠层之间和第一区域和第二区域之间的多晶硅是满的，在后续工艺中才能保持多晶硅表面的平整和栅极结构的完整。填满凹坑后形成的结构截面图如图8所示。此步骤可以采用化学气相淀积形成第二多晶硅层15，第二多晶硅层15的厚度为

接着执行步骤S6，进行化学机械研磨，进行全局平坦化，磨平所述第二多晶硅层15的表面则停止，如图9所示。由于第二多晶硅层15填平了器件表面的凹坑。在本实施例中，所述全局化学机械研磨磨掉约

的第一、第二多晶硅层，然后，所述氧化硅层上保留有厚度为的第二多晶硅层。磨料可以为常用的多晶硅研磨剂，研磨速率可以为

所用时间为50～100s。

接着执行步骤S7，全局进行等离子体刻蚀，刻至氧化硅层。在所述全局刻蚀中，刻蚀气体的主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种，比率为主蚀刻气体流量的5～15倍。刻蚀速率为

反应腔的压强为20-120mTorr。形成结构截面图如图10所示。

在多晶硅的刻蚀过程中，要采用刻蚀终点检测方式，实时监控刻蚀过程，控制刻蚀停止在刻蚀阶段的终点，以避免对栅极叠层两侧的多晶硅(之后形成存储器的字线和可擦除栅)进行过刻蚀，使得栅极叠层的隔离层损伤，引起短路。其中，刻蚀终点检测方式，可以采用光学发射光谱法、激光干涉终点法，预报式终点检测技术或别的方式。

本实施例此步骤中的刻蚀设置为，刻蚀到第一区域I的分离栅极式快闪存储器晶体管栅极叠层中控制栅103顶层的硬掩膜层107停止。

接着执行步骤S8，去除第二区域II的氧化硅层14。可以采用湿法腐蚀去除第二区域II上的氧化硅层14。刻蚀剂可以采用氢氟酸(HF)。

最后执行步骤S9，形成存储器字线栅105及可擦除栅104、外围电路晶体管栅极。具体实施时，可以利用下面工艺实现：使第一区域I、第二区域II上的局部区域覆盖有光刻胶层110，形成的结构截面图如图11所示。之后，采用干法刻蚀用以形成存储器字线栅105及可擦除栅104、外围电路晶体管栅极。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种带外围电路的分离栅极式快闪存储器的制作方法，其特征在于，包括：

提供半导体基底，所述半导体基底包括第一区域和第二区域；

在所述第一区域形成栅极叠层，所述栅极叠层从下至上依次包括浮置栅极、

绝缘层、控制栅极、硬掩膜层，所述栅极叠层的侧面覆盖侧墙；

淀积第一多晶硅层，所述第一多晶硅层的厚度为外围电路晶体管栅极所需多晶硅的厚度；

在所述第二区域形成氧化硅层；

淀积第二多晶硅层，所述第二多晶硅层至少填满所述第一多晶硅层表面以及所述第一多晶硅层和所述氧化硅层交界处的凹坑；

进行全局化学机械研磨，表面平坦即停止；

利用等离子体刻蚀进行全局刻蚀，刻至第一区域露出硬掩膜层停止；

去除所述氧化硅层；

形成图形化光刻胶以定义分离栅极式快闪存储器字线栅、外围电路晶体管的栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅、外围电路晶体管的栅极。

2.如权利要求1所述的制作方法，其特征在于，所述全局化学机械研磨后，所述氧化硅层上保留有厚度为

的第二多晶硅层。

3.如权利要求1所述的制作方法，其特征在于，在所述全局刻蚀中，利用实时终点探测模式控制所述全局刻蚀，露出所述硬掩膜层时，停止刻蚀。

4.如权利要求1所述的制作方法，其特征在于，所述硬掩膜层的材料为氮化硅。

5.如权利要求1所述的制作方法，其特征在于，在所述全局刻蚀中，主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

6.如权利要求1所述的制作方法，其特征在于，在形成所述栅极叠层之前，在所述半导体基底上淀积栅介质层。

7.如权利要求1至4任一项所述的制作方法，其特征在于，栅极叠层高度为

第一多晶硅层厚度为

氧化硅层厚度为

第二多晶硅层厚度为

进行所述全局化学机械研磨磨掉

的第一、第二多晶硅层。

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