CN106158621A - 半导体器件制作方法、半导体器件及电子装置 - Google Patents

半导体器件制作方法、半导体器件及电子装置 Download PDF

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Abstract

本发明提供一种半导体器件的制作方法，其包括：提供半导体衬底，并在所述半导体衬底上形成闪存区字线多晶硅层；执行平坦化工艺，以平坦化所述字线多晶硅层；执行热处理工艺以氧化所述字线多晶硅层的表层和多晶硅残渣，形成缓冲层；去除所述缓冲层；执行字线回刻以获得期望高度的多晶硅层。本发明提出的半导体器件的制作方法，在字线回刻之前通过氧化字线多晶硅层的表层形成缓冲层，并且由于在形成缓冲层的过程中，一并将字线多晶硅平坦化中产生的多晶硅残渣氧化，因而可随后通过去除所述缓冲层一并将字线多晶硅平坦化中产生的多晶硅残渣去除，解决目前字线平坦化后容易出现两个字线中间的多晶硅高度较高的问题。

Description

半导体器件制作方法、半导体器件及电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件制作方法、半导体器件及电子装置。
背景技术
存储器用于存储大量数字信息，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)和FRAM(铁电存储器)等，其中，闪存存储器即FLASH以及成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，在一片集成电路内同时集成逻辑电路模块和闪存电路模块的嵌入式闪存可以达到降低成本及简化工艺步骤的需求，其在智能卡、微控制器等产品中有广泛的用。
多晶硅平坦化技术(Poly CMP)广泛应用于嵌入式闪存的制造工艺中，比如浮置栅极(Floating gate)的平坦化和字线(Word line)的平坦化。但是目前字线平坦化中容易出现两个字线100中间的多晶硅高度较高的问题，并且最后的产品失效分析(PFA)也可发现这种缺陷，即多晶硅高度超过正常高度(abnormal high)。经过分析发现，如图1A所示，多晶硅高度超过正常高度是由于经过多晶硅平坦化后，多晶硅残渣保留两个控制栅线101中间的凹槽中，并且其后是等离子字线回刻(etch back)，经过等离子处理后，残渣102变得更难去除并形成为块状多晶硅薄膜。为此，不得不在字线平坦化中增加过研磨(over polish)的量以降低这种缺陷，但是在存储区的边缘部分这种缺陷难以完全清除。
因此，有必要提出一种新的制作方法，以解决上述存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，其包括：提供半导体衬底，并在所述半导体衬底上形成闪存区字线多晶硅层；执行平坦化工艺，以平坦化所述字线多晶硅层；执行热处理工艺以氧化所述字线多晶硅层的表层以及平坦化所述字线多晶硅层时产生的多晶硅残渣，形成缓冲层；去除所述缓冲层；执行字线回刻以获得期望高度的多晶硅层。
优选地，所述平坦化工艺执行设定时间。
优选地，所述平坦化工艺过研磨的量为15％～30％，以确保控制栅极顶部没有残余的多晶硅。
优选地，所述热处理工艺在O2或N2O环境中进行。
优选地，所述热处理工艺温度为200℃～350℃。
优选地，所述热处理工艺时间为30s～60s。
优选地，所述氧化的字线多晶硅层的表层和多晶硅残渣厚度为
优选地，使用稀释的氢氟酸去除所述缓冲层。
优选地，所述半导体衬底分为存储区或逻辑区。
优选地，所述逻辑区上形成有保护层。
优选地，所述保护层厚度在以上。
本发明提出的半导体器件的制作方法，在字线回刻之前通过氧化字线多晶硅层的表层形成缓冲层，并且由于在形成缓冲层的过程中，一并将字线多晶硅平坦化中产生的多晶硅残渣氧化，因而可随后通过去除所述缓冲层一并将字线多晶硅平坦化中产生的多晶硅残渣去除，解决目前字线平坦化后容易出现两个字线中间的多晶硅高度较高的问题。
本发明另一方面提供一种半导体器件，其包括：半导体衬底，位于所述半导体衬底上的闪存区栅极结构，以及采用上述的方法形成的字线。
本发明提出的半导体器件，在字线回刻之前通过氧化字线多晶硅层的表层形成缓冲层，并且由于在形成缓冲层的过程中，一并将字线多晶硅平坦化中产生的多晶硅残渣氧化，因而可随后通过去除所述缓冲层一并将字线多晶硅平坦化中产生的多晶硅残渣去除，解决目前字线平坦化后容易出现两个字线中间的多晶硅高度较高的问题。
本发明再一方面提供一种电子装置，其包括本发明提供的上述半导体器件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出了控制栅之间存在多晶硅残余的SEM照片；
图1B示出了多晶硅残余的SEM照片局部放大图；
图2A～图2F示出了本发明一实施方式的制作方法依次实施各步骤所获得器件的剖面示意图；
图3示出了根据本发明一实施方式的制作方法的工艺流程图；
图4示出了根据本发明一实施方式的半导体器件结构示意图；
图5示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面结合图2A～图2F以及图3对本发明的半导体器件的制作方法做详细描述。
首先，执行步骤S301，提供半导体衬底，并在所述半导体衬底上形成闪存区栅极结构、栅极间隙壁和字线多晶硅层。
如图2A所示，提供半导体衬底200，该半导体衬底200形成为存储区201和逻辑区202，二者通过隔离结构(比如浅沟槽隔离结构STI)分开。在存储区201上形成有多个闪存区栅极结构203，比如浮置栅极、控制栅极和擦除栅极等。在本实施例中，由于半导体衬底200形成为存储区201和逻辑区202，而存储区201和逻辑区202的多晶硅层高度不同，因而，在本实施中字线多晶硅层分两步进行，首先沉积第一层字线多晶硅层204，然后为了防止后续工艺对逻辑区在此伤害，在形成第一层字线多晶硅层204后，在逻辑区202上形成保护层206，然后在形成第二层字线多晶硅层205。
在本实施例中，半导体衬底200可以是以下所提到的材料中的至少一种：硅、锗。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。
保护层206为氧化物薄膜，比如二氧化硅，其厚度为大于等于此外，诸如栅极结构203、字线多晶硅层204和205、保护层206以及隔离结构均采用本领域常用方法形成，在此不再赘述。
需要说明的是，在本实施例中，栅极结构203包括栅极堆栈(即，栅极氧化层、多晶硅层、和/或盖帽层)以及位于栅极堆栈四周的栅极间隙壁，在图2A中，处于简化的目的，仅以一矩形代表上述各种结构组成的栅极结构。
接着，执行步骤S302，执行平坦化工艺，以平坦化所述字线多晶硅层。
如图2B和图2C所述，采用CMP工艺去除多余的字线多晶硅层。
进一步地，在本实施中，所述平坦化工艺执行设定时间，并且平坦化工艺过研磨的量为15％～30％，以确保控制栅极顶部没有残余的多晶硅。
此外，如图2A由于在字线多晶硅层的沉积过程中，在字线形成区域A之间的区域，多晶硅成会形成凹槽结构，因而在字线多晶硅平坦化中会有多晶硅残渣落入凹槽中，并且由于字线多晶硅层较柔软，在平坦化过程中，如图2C所示，多晶硅残渣会被压入多晶硅层，难以去除，造成前述两个字线间的多晶硅高度较高的问题。
接着，执行步骤S303，执行热处理工艺以氧化所述字线多晶硅层的表层和多晶硅残渣，以形成缓冲层。
如图2D所示，执行热处理工艺以使字线多晶硅层204和205表层以及多晶硅残渣207氧化，形成缓冲层208。具体地，在O2或N2O环境中对所述半导体衬底200加热，加热温度为200℃～350℃，加热时间为30s～60s。
作为实施例，在本实施例中缓冲层208的厚度为
接着，执行步骤S304，去除所述缓冲层。
如图2E所示，采用湿法刻蚀去除缓冲层208。作为示例，在本实施，使用稀释的氢氟酸去除所述氧化的字线多晶硅层的表层和多晶硅残渣。
由于在形成缓冲层208时，多晶硅残渣一并被氧化，因而去除缓冲层208的同时，多晶硅残渣也一并被去除。
接着，执行步骤S305，执行字线回刻以获得期望高度的多晶硅层。
如图2F所示，执行字线回刻(etch back)执行字线回刻以获得期望高度的多晶硅层。此步骤采用本领域常用方法，在此不再赘述。
在此完成了本实施例的半导体器件的制作方法，当然可以理解的是，本实施例并不局限于上述步骤，而是还可包括其他步骤，比如去除保护层206，如图2F所示，以及其他后续工艺步骤。
实施例二
本发明还提供一种采用实施例一中所述的方法制作的半导体器件，如图4所示，该半导体器件包括半导体衬底400，半导体衬底400形成为存储区401和逻辑区402，二者通过隔离结构(比如浅沟槽隔离结构STI)分开。在存储区401上形成有多个闪存区栅极结构403，比如浮置栅极、控制栅极和擦除栅极等，以及字线多晶硅层404和405，其中字线多晶硅层204和205的形成采用本发明上述方法。
实施例三
本发明另外还提供一种电子装置，其包括前述的半导体器件。
由于包括的半导体器件采用晶圆级封装，因而具有该工艺带来的优点，并且由于采用上述方法进行封装，良品率较高，成本相对降低，因此该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。在本实施中以PDA为例进行示例，如图5所示。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，并在所述半导体衬底上形成闪存区字线多晶硅层；
执行平坦化工艺，以平坦化所述字线多晶硅层；
执行热处理工艺以氧化所述字线多晶硅层的表层以及平坦化所述字线多晶硅层时产生的多晶硅残渣，形成缓冲层；
去除所述缓冲层；
执行字线回刻以获得期望高度的多晶硅层。
2.根据权利要求1所述的制作方法，其特征在于，所述平坦化工艺执行设定时间。
3.根据权利要求1所述的制作方法，其特征在于，所述平坦化工艺过研磨的量为15％～30％，以确保控制栅极顶部没有残余的多晶硅。
4.根据权利要求1-3之一所述的制作方法，其特征在于，所述热处理工艺在O2或N2O环境中进行。
5.根据权利要求1-3之一所述的制作方法，其特征在于，所述热处理工艺温度为200℃～350℃。
6.根据权利要求1-3之一所述的制作方法，其特征在于，所述热处理工艺时间为30s～60s。
7.根据权利要求1-3之一所述的制作方法，其特征在于，所述氧化的字线多晶硅层的表层和多晶硅残渣厚度为
8.根据权利要求1-3之一所述的制作方法，其特征在于，使用稀释的氢氟酸去除所述缓冲层。
9.根据权利要求1所述的制作方法，其特征在于，所述半导体衬底分为存储区或逻辑区。
10.根据权利要求9所述的制作方法，其特征在于，所述逻辑区上形成有保护层。
11.根据权利要求10所述的制作方法，其特征在于，所述保护层厚度在以上。
12.一种半导体器件，其特征在于，包括：半导体衬底，位于所述半导体衬底上的闪存区栅极结构，以及采用权利要求1-10之一所述的方法形成的字线。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体衬底分为存储区或逻辑区。
14.一种电子装置，其特征在于，包括如权利要求12或13所述的半导体器件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876399A (zh) * 2017-02-14 2017-06-20 上海华虹宏力半导体制造有限公司 一种防止分栅快闪存储器浮栅以及字线多晶硅残留的方法
CN111968913A (zh) * 2020-08-26 2020-11-20 上海华虹宏力半导体制造有限公司 半导体器件的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040209427A1 (en) * 2003-04-15 2004-10-21 Nanya Technology Corporation Method of filling bit line contact via
CN102800625A (zh) * 2011-05-24 2012-11-28 南亚科技股份有限公司 内存装置的制造方法
CN103107138A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 带外围电路的分离栅极式快闪存储器的制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040209427A1 (en) * 2003-04-15 2004-10-21 Nanya Technology Corporation Method of filling bit line contact via
CN102800625A (zh) * 2011-05-24 2012-11-28 南亚科技股份有限公司 内存装置的制造方法
CN103107138A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 带外围电路的分离栅极式快闪存储器的制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876399A (zh) * 2017-02-14 2017-06-20 上海华虹宏力半导体制造有限公司 一种防止分栅快闪存储器浮栅以及字线多晶硅残留的方法
CN106876399B (zh) * 2017-02-14 2020-06-16 上海华虹宏力半导体制造有限公司 一种防止分栅快闪存储器浮栅以及字线多晶硅残留的方法
CN111968913A (zh) * 2020-08-26 2020-11-20 上海华虹宏力半导体制造有限公司 半导体器件的制备方法

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