CN106601678A - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括：步骤S1：提供半导体衬底并对所述半导体衬底进行沟道停止离子注入；步骤S2：图案化所述半导体衬底，以形成若干相互间隔的鳍片；步骤S3：在所述鳍片上形成保护层；步骤S4：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出部分所述鳍片，形成目标高度的鳍片；步骤S5：在所述隔离材料层中执行扩散停止离子注入，以防止沟道停止离子的扩散。通过所述方法制备得到的器件可以提高NMOS沟道停止离子注入横向扩散引起的SRAM器件失配性能，通过所述方法的改进进一步提高了所述半导体器件的性能和良率。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，短沟道效应成为影响器件性能的一个关键因素，相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
其中，FinFET器件底部的穿通成为影响FinFET器件的主要因素，高剂量沟道停止离子注入成为控制所述鳍片底部穿通的主要方法，其中包括两种工艺：
首先第一种是在鳍片形成之后执行沟道停止离子注入，其主要的问题是对于鳍片的损坏，特别是对于NMOS，其中NMOS穿通比PMOS要严重，这主要是由于NMOS穿通是用B或BF2，而PMOS是用AS；B离子是比较容易损失(LOSS)的。
另外一种工艺是在鳍片形成之前执行沟道停止离子注入，同样由于会受到横向扩散的影响，从而影响SRAM的性能。
为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底并对所述半导体衬底进行沟道停止离子注入；
步骤S2：图案化所述半导体衬底，以形成若干相互间隔的鳍片；
步骤S3：在所述鳍片上形成保护层；
步骤S4：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出部分所述鳍片，形成目标高度的鳍片；
步骤S5：在所述隔离材料层中执行扩散停止离子注入，以防止沟道停止离子的扩散。
可选地，在所述步骤S5中，所述扩散停止离子注入包括碳和/或氮离子的注入。
可选地，在所述步骤S2中，沉积保护材料层，以在所述鳍片上形成保护层，作为所述步骤S5中所述扩散停止离子注入的掩膜层。
可选地，在所述扩散停止离子注入之后，所述步骤S5还进一步包括去除所述鳍片表面的所述保护层的步骤，以露出所述鳍片。
可选地，所述方法还包括：
步骤S6：执行快速热退火步骤。
可选地，在所述步骤S3中，在形成所述保护层之前还进一步包括在所述鳍片表面形成衬垫氧化物层的步骤。
可选地，所述步骤S1包括：
步骤S11：提供半导体衬底并在所述半导体衬底上形成垫氧化物层；
步骤S12：执行离子注入步骤，以在所述半导体衬底中形成阱；
步骤S13：对所述半导体衬底进行所述沟道停止离子注入。
可选地，在所述步骤S1中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上均形成有所述鳍片。
本发明还提供了一种如上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在形成鳍片之前对所述半导体衬底进行沟道停止离子注入，然后再形成鳍片并选用隔离材料层填充所述器件之间的间隙，在回蚀刻所述隔离材料层之后对所述隔离材料层进行碳和/或氮离子注入，以防止所述沟道停止离子，例如B发生扩散，最后去除所述鳍片上的保护层并进行退火，通过所述方法制备得到的器件可以提高NMOS沟道停止离子注入横向扩散引起的SRAM器件失配性能，通过所述方法的改进进一步提高了所述半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1h为本发明中所述半导体器件的制备过程示意图；
图2为制备本发明所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例一
下面结合附图对本发明所述半导体器件以及制备方法做进一步的说明，其中，图1a-1h为本发明中所述半导体器件的制备过程示意图；图2为制备本发明所述半导体器件的工艺流程图。
执行步骤101，提供半导体衬底101并执行离子注入，以形成阱。
在该步骤中所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
其中所述半导体衬底101包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
接着在所述半导体衬底101上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Pad oxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
接着执行步骤102，对所述半导体衬底101进行沟道停止离子注入。
具体地，如图1a所示，执行沟道停止注入，以在所述半导体衬底中形成穿通停止层。
在该步骤中实施沟道停止注入，以形成所述穿通停止层，控制位于鳍片结构底部的源/漏穿通。
所述沟道停止注入的注入离子可以选用本领域中常用的离子，并不局限于某一种。
然后执行退火步骤，其中，所述退火的温度可以为900℃-1050℃。
接着执行步骤103，图案化所述半导体衬底101，以在所述半导体衬底中形成若干相互间隔的鳍片102。
具体地，如图1b所示，在所述半导体衬底上形成掩膜层，例如可以形成硬掩膜层103。
其中，所述硬掩膜层103选用SiN。
图案化所述硬掩膜层103和所述半导体衬底101，以形成多个鳍片。
具体地，其中所述鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
具体的形成方法包括：在半导体衬底上形成光刻胶层(图中未示出)，形成所述光刻胶层可以采用本领域技术人员所熟习的各种适宜的工艺，图案化所述光刻胶层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，然后以所述光刻胶层为掩膜蚀刻所述硬掩膜层103和所述半导体衬底101，以形成多个鳍片。
接着执行步骤104，形成衬垫氧化物层104，以覆盖半导体衬底的表面、鳍片结构的侧壁以及所述硬掩膜层的侧壁和顶部。
具体地，如图1c所示，在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层104。
可选地，在该步骤中还可以形成覆盖衬垫氧化物层的保护层105，以后续实施的工艺对鳍片结构的高度和特征尺寸造成损失。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)形成保护层，保护层的材料可以为氮化硅。
在所述鳍片上形成保护层105，作为后续相关步骤，例如所述离子注入的掩膜层。
接着执行步骤105，沉积隔离材料层106，以覆盖所述鳍片结构。
具体地，如图1d所示，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
然后回蚀刻所述隔离材料层，至所述鳍片的目标高度，如图1e所示。
具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
可选地，例如在该步骤中选用SiCoNi制程回蚀刻所述隔离材料层，其中，所述SiCoNi制程的各种参数可以选用常规参数。
接着执行步骤106，在所述隔离材料层中执行扩散停止离子注入，以防止沟道停止离子的扩散。
具体地，如图1f所示，扩散停止离子注入可以为碳离子、氮离子或者二者的组合。
其中，所述穿通停止层位于所述碳扩散停止层的下方，通过引入所述碳扩散停止层可以抑制沟道停止层离子注入扩散至沟道，从而避免由于随机掺杂涨落(Random Doping Fluctuation，RDF)引起的半导体器件失配性能的下降，此外，所述碳扩散停止层还有助于NMOS穿通停止层离子注入B掺杂的损失。
接着执行步骤107，去除所述鳍片表面的所述保护层105，以露出所述鳍片。
具体地，如图1g所示，在该步骤中执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层，在一个实施例中，采用湿法蚀刻去除硬掩膜层，所述湿法蚀刻的腐蚀液为稀释的氢氟酸；去除所述硬掩膜层，以露出鳍片结构的顶部。
接着执行步骤108，执行快速热退火步骤。
具体地，所述快速热退火的温度可以为700℃-1000℃；但并不局限于所述方法。
至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述鳍片结构上形成栅极结构，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在形成鳍片之前对所述半导体衬底进行沟道停止离子注入，然后再形成鳍片并选用隔离材料层填充所述器件之间的间隙，在回蚀刻所述隔离材料层之后对所述隔离材料层进行碳和/或氮离子注入，以防止所述沟道停止离子，例如B发生扩散，最后去除所述鳍片上的保护层并进行退火，通过所述方法制备得到的器件可以提高NMOS沟道停止离子注入横向扩散引起的SRAM器件失配性能，通过所述方法的改进进一步提高了所述半导体器件的性能和良率。
图2为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：
步骤S1：提供半导体衬底并对所述半导体衬底进行沟道停止离子注入；
步骤S2：图案化所述半导体衬底，以形成若干相互间隔的鳍片；
步骤S3：在所述鳍片上形成保护层；
步骤S4：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出部分所述鳍片，形成目标高度的鳍片；
步骤S5：在所述隔离材料层中执行扩散停止离子注入，以防止沟道停止离子的扩散。
实施例二
本发明还提供了一种半导体器件，本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。
所述半导体器件包括：
半导体衬底101；
若干鳍片结构102，位于所述半导体衬底中；
沟道停止注入层，位于所述半导体衬底中鳍片结构中的沟道区内；
扩散停止层，位于所述鳍片结构中所述沟道停止注入层的上方。
其中，在所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
其中所述半导体衬底101包括NMOS区域和PMOS区域，以分别形成NMOS器件和PMOS器件。
在所述半导体衬底中还进一步形成有阱，例如通过执行离子注入的步骤，在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
其中，在所述半导体衬底中形成有穿通停止层。例如实施沟道停止注入，以形成所述沟道停止层，控制位于鳍片结构底部的源/漏穿通。
具体地，在所述隔离材料层中还形成有扩散停止离子注入，以防止沟道停止离子的扩散。
其中，所述穿通停止层位于所述碳扩散停止层的下方，通过引入所述碳扩散停止层可以抑制沟道停止层离子注入扩散至沟道，从而避免由于随机掺杂涨落(Random Doping Fluctuation，RDF)引起的半导体器件失配性能的下降，此外，所述碳扩散停止层还有助于NMOS穿通停止层离子注入B掺杂的损失。
本发明所述半导体器件通过引入所述碳扩散停止层可以抑制沟道停止层离子注入扩散至沟道，从而避免由于随机掺杂涨落(Random DopingFluctuation，RDF)引起的半导体器件失配性能的下降，此外，所述碳扩散停止层还有助于NMOS穿通停止层离子注入B掺杂的损失。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底并对所述半导体衬底进行沟道停止离子注入；
步骤S2：图案化所述半导体衬底，以形成若干相互间隔的鳍片；
步骤S3：在所述鳍片上形成保护层；
步骤S4：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出部分所述鳍片，形成目标高度的鳍片；
步骤S5：在所述隔离材料层中执行扩散停止离子注入，以防止沟道停止离子的扩散。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，所述扩散停止离子注入包括碳和/或氮离子的注入。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，沉积保护材料层，以在所述鳍片上形成保护层，作为所述步骤S5中所述扩散停止离子注入的掩膜层。
4.根据权利要求3所述的方法，其特征在于，在所述扩散停止离子注入之后，所述步骤S5还进一步包括去除所述鳍片表面的所述保护层的步骤，以露出所述鳍片。
5.根据权利要求1或4所述的方法，其特征在于，所述方法还包括：
步骤S6：执行快速热退火步骤。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，在形成所述保护层之前还进一步包括在所述鳍片表面形成衬垫氧化物层的步骤。
7.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：
步骤S11：提供半导体衬底并在所述半导体衬底上形成垫氧化物层；
步骤S12：执行离子注入步骤，以在所述半导体衬底中形成阱；
步骤S13：对所述半导体衬底进行所述沟道停止离子注入。
8.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上均形成有所述鳍片。
9.一种如权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878526A (zh) * 2017-05-11 2018-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109560047A (zh) * 2017-09-26 2019-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
WO2020048524A1 (zh) * 2018-09-07 2020-03-12 上海集成电路研发中心有限公司 一种半导体结构的形成方法
CN110890279A (zh) * 2018-09-11 2020-03-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112038290A (zh) * 2020-07-24 2020-12-04 中国科学院微电子研究所 一种半导体器件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267155A1 (en) * 2008-04-24 2009-10-29 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20100327363A1 (en) * 2008-05-22 2010-12-30 Panasonic Corporation Semiconductor device and method for fabricating the same
US9087860B1 (en) * 2014-04-29 2015-07-21 Globalfoundries Inc. Fabricating fin-type field effect transistor with punch-through stop region

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267155A1 (en) * 2008-04-24 2009-10-29 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20100327363A1 (en) * 2008-05-22 2010-12-30 Panasonic Corporation Semiconductor device and method for fabricating the same
US9087860B1 (en) * 2014-04-29 2015-07-21 Globalfoundries Inc. Fabricating fin-type field effect transistor with punch-through stop region

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878526A (zh) * 2017-05-11 2018-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108878526B (zh) * 2017-05-11 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109560047A (zh) * 2017-09-26 2019-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109560047B (zh) * 2017-09-26 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
WO2020048524A1 (zh) * 2018-09-07 2020-03-12 上海集成电路研发中心有限公司 一种半导体结构的形成方法
CN110890279A (zh) * 2018-09-11 2020-03-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110890279B (zh) * 2018-09-11 2023-09-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112038290A (zh) * 2020-07-24 2020-12-04 中国科学院微电子研究所 一种半导体器件的制造方法
CN112038290B (zh) * 2020-07-24 2024-03-26 中国科学院微电子研究所 一种半导体器件的制造方法

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