CN112038290A - 一种半导体器件的制造方法 - Google Patents
一种半导体器件的制造方法 Download PDFInfo
- Publication number
- CN112038290A CN112038290A CN202010723543.1A CN202010723543A CN112038290A CN 112038290 A CN112038290 A CN 112038290A CN 202010723543 A CN202010723543 A CN 202010723543A CN 112038290 A CN112038290 A CN 112038290A
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- channel
- forming
- fin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000010410 layer Substances 0.000 claims abstract description 207
- 239000000463 material Substances 0.000 claims abstract description 140
- 239000011241 protective layer Substances 0.000 claims abstract description 60
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 21
- 238000002161 passivation Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000002070 nanowire Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- 229910052681 coesite Inorganic materials 0.000 claims description 7
- 229910052906 cristobalite Inorganic materials 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910052682 stishovite Inorganic materials 0.000 claims description 7
- 229910052905 tridymite Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- 229910006990 Si1-xGex Inorganic materials 0.000 claims description 2
- 229910007020 Si1−xGex Inorganic materials 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000007789 gas Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 229910052732 germanium Inorganic materials 0.000 description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开一种半导体器件的制造方法，涉及半导体技术领域，用于在制造浅槽隔离层的过程中，提高鳍状结构的热稳定性，从而提升半导体器件的品质。所述半导体器件的制造方法包括：提供一衬底。衬底上形成有沿第一方向延伸的若干鳍状结构。形成覆盖衬底和若干鳍状结构的保护层。保护层所含有的材料包括硅。鳍状结构暴露在浅槽隔离层外的部分为鳍部。鳍部具有源区形成区、漏区形成区和沟道形成区。沿第二方向，在覆盖有保护层的鳍部的外周形成牺牲栅，并在牺牲栅的侧壁形成侧墙。在源区形成区形成源区，并在漏区形成区形成漏区。去除牺牲栅。减薄位于沟道形成区外周的保护层，并在沟道形成区内获得沟道区。在沟道区的外周形成栅堆叠结构。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
为使得半导体器件的导电沟道具有较高的载流子迁移率，制作导电沟道的材料多采用高迁移率的锗硅材料或者锗材料。但是，浅槽隔离(shallow trench isolation，缩写为STI)退火处理所需的温度较高，在制备具有锗硅或锗高迁移率沟道半导体器件时，在此退火温度下，锗硅沟道或锗沟道中的锗元素容易发生扩散，且锗硅沟道或锗沟道容易被氧化。
目前，为了解决以上问题，采用氮化硅材料的衬垫层将锗硅沟道或者锗沟道与STI隔离，以对锗硅沟道或锗沟道进行保护。但这不仅增加了氮化硅材料的淀积和去除等工艺，还增加了工艺的难度和复杂性。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于在制造浅槽隔离层的过程中，提高鳍状结构的热稳定性，从而提升半导体器件的品质。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一衬底；衬底上形成有沿第一方向延伸的若干鳍状结构；
形成覆盖衬底和若干鳍状结构的保护层；保护层所含有的材料包括硅；
在覆盖有保护层的相邻鳍状结构之间形成浅槽隔离层；鳍状结构暴露在浅槽隔离层外的部分为鳍部；鳍部具有源区形成区、漏区形成区、以及位于源区形成区和漏区形成区之间的沟道形成区；
沿第二方向，在覆盖有保护层的鳍部的外周形成牺牲栅，并在牺牲栅的侧壁形成侧墙；第二方向不同于第一方向；
在源区形成区形成源区，并在漏区形成区形成漏区；
去除牺牲栅；
减薄位于沟道形成区外周的保护层，并在沟道形成区内获得沟道区；
在沟道区的外周形成栅堆叠结构。
与现有技术相比，本发明提供的半导体器件的制造方法中，在获得了其上形成有鳍状结构的衬底后，在鳍状结构和衬底上覆盖了一层保护层。接着在覆盖有保护层的相邻鳍状结构之间形成浅槽隔离层。基于此，在形成上述浅槽隔离层时，保护层的存在可以将用于形成浅槽隔离层的隔离材料与鳍状结构分隔开，防止隔离材料与鳍状结构发生反应，提高鳍状结构的热稳定性。同时，保护层所含有的材料包括硅，在后续的制造过程中可以采用较为成熟的硅基半导体器件的制造工艺完成半导体器件的制造，降低了工艺开发难度。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件的制造方法流程图；
图2为本发明实施例中形成应变缓冲材料层后结构示意图；
图3a至图3d为本发明实施例中形成半导体材料层后结构示意图；
图4a至图4d为本发明实施例中形成鳍状结构后结构示意图；
图5a至图5d为本发明实施例中形成保护层后结构示意图；
图6a至图6d为本发明实施例中形成浅槽隔离层和衬垫层后结构示意图；
图7a至图7d为本发明实施例中形成牺牲栅和侧墙后结构示意图；
图8a至图8d为本发明实施例中形成氧化层后结构示意图；
图9a和图9b为本发明实施例中减薄保护层后一种结构示意图；
图10a至图10d为本发明实施例中减薄保护层后另一种结构示意图；
图11a至图11d为本发明实施例中形成钝化层后结构示意图；
图12a至图12d为本发明实施例中形成界面层后结构示意图。
附图标记：
1为衬底，2为应变缓冲材料层，21为应变缓冲层，3为半导体材料层，31为叠层，311为牺牲材料层，312为沟道材料层，4为鳍状结构，5为保护层，6为衬垫层，7为浅槽隔离层，8为鳍部，81为牺牲层，82为沟道层，9为牺牲栅，10为氧化层，11为钝化层，12为界面层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
现有的半导体器件中，为使得导电沟道具有较高的载流子迁移率，制作导电沟道的材料多采用高迁移率的锗硅材料或者锗材料。但是，在制造半导体器件的过程中，STI退火处理所需的温度较高。基于此，在制备具有锗硅或锗高迁移率沟道半导体器件时，在较高的退火温度下，锗硅沟道或锗沟道中的锗元素容易发生扩散。并且，现有半导体器件中的浅槽隔离层大多采用SiO2材料制作形成。在此基础上，在退火处理中，锗硅沟道或锗沟道直接与浅槽隔离层接触，容易被氧化。
目前，为了解决以上问题，在形成浅槽隔离层前，需要提前在含有SiGe、Ge高迁移率材料的鳍状结构上淀积一层由氮化硅材料制造形成的衬垫层。并且，在对隔离材料进行回刻获得浅槽隔离层后，还需要增加一步去除暴露在浅槽隔离层外的氮化硅衬垫层的操作。相比于硅基半导体器件的制造过程，上述操作不仅增加了氮化硅材料的淀积和去除等工艺，还增加了工艺的难度和复杂性。
此外，在传统的半导体器件的制造过程中，在形成鳍状结构后，需要在鳍状结构上形成牺牲栅和侧墙。而用于对牺牲栅的栅极材料和侧墙的侧墙材料进行刻蚀的刻蚀气体与SiGe、Ge高迁移率材料的选择比较低。也就是说，在鳍状结构至少由SiGe、Ge高迁移率材料制造形成的情况下，在鳍状结构上形成牺牲栅和侧墙时，刻蚀气体不仅对上述栅极材料和侧墙材料有刻蚀作用，还对含有SiGe、Ge高迁移率材料的鳍状结构有刻蚀作用，从而容易导致鳍状结构受到刻蚀的影响，使得获得的半导体器件品质较差。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。在提供了其上形成有鳍状结构的衬底后，在衬底和鳍状结构上覆盖了一层保护层。保护层的存在可以提高鳍状结构的热稳定性。并且，可以在形成牺牲栅和侧墙的过程中，保护鳍状结构不受刻蚀气体的影响，确保形成的半导体器件的品质。
参见图1，本发明实施例提供了一种半导体器件的制造方法，该制造方法可以用于制造FinFET器件、堆叠纳米线或片环栅器件。下文将根据图2至图12d示出的操作的剖视图，对本发明实施例提供的半导体器件的制造方法进行描述。
首先提供一衬底1。上述衬底1可以为硅衬底、锗衬底等半导体衬底。
参见图2，在一种示例中，可以在衬底1上，形成覆盖衬底1的应变缓冲材料层2。应变缓冲材料层2的存在，可以为后续形成的沟道区(图中未示出)提供应力。应理解，也可以不在衬底1上形成应变缓冲材料层2。
示例性的，可以通过化学气相沉积等方式，在衬底1上形成上述应变缓冲材料层2。上述应变缓冲材料层2所含有的材料可以为Si1-yGey，0＜y≤1。其中，应变缓冲材料层2中Ge的含量、以及应变缓冲材料层2的厚度可以根据实际应用场景设置，此处不作具体限定。示例性的，应变缓冲材料层2的层厚可以为0.5μm～3μm。
参见图3a至图3d，在衬底1的上方形成半导体材料层3。
具体来说，在一种示例中，参见图3a，当制造的半导体器件为FinFET器件时，可以采用化学气相沉积等方式直接在衬底1上形成半导体材料层3。上述半导体材料层3所含有的材料影响后续形成的沟道区所含有的材料，故可以根据沟道区所含有的材料进行设置。示例性的，半导体材料层3可以为Si1-xGex，0＜x≤1。
在另一种示例中，参见图3b，在衬底1上形成有应变缓冲材料层2的情况下，当制造的半导体器件为FinFET器件时，可以采用上述方式，在应变缓冲材料层2上形成上述半导体材料层3。
在又一种示例中，参见图3c，在衬底1上未形成有应变缓冲材料层2的情况下，当制造的半导体器件为堆叠纳米线或片环栅器件时，可以采用上述方式直接在衬底1上形成半导体材料层3。上述半导体材料层3包括至少一层由包括牺牲材料层311和沟道材料层312构成的叠层31。其中，为便于后续获得纳米线或片(图中未示出)，沟道材料层312所含有的材料需要与牺牲材料层311所含有的材料之间具有一定的刻蚀选择比。示例性的，上述沟道材料层312所含有的材料可以为Si1-xGex，0＜x≤1。上述牺牲材料层311所含有的材料可以为Si1-zGez，0≤z≤0.8。并且，牺牲材料层311内Ge的含量至少低于沟道材料层312内Ge含量的20％。
在再一种示例中，参见图3d，在衬底1上形成有应变缓冲材料层2的情况下，当制造的半导体器件为堆叠纳米线或片环栅器件时，可以采用上述方式，在应变缓冲材料层2上形成上述半导体材料层3。
参见图4a至图4b，在衬底1上形成沿第一方向延伸的若干鳍状结构4。鳍状结构4的相关参数(高度、宽度等)可以参考沟道区的相关参数进行设置。
具体来说，在一种示例中，参见图4a和图4c，在衬底1上未形成有应变缓冲材料层2的情况下，可以在半导体材料层3上形成掩膜图形。掩膜图形覆盖半导体材料层3的区域为需要形成鳍状结构4的区域。之后，在掩膜图形的作用下，可以采用干法刻蚀等方式，自上而下对半导体材料层3和衬底1进行刻蚀，形成沿第一方向延伸的鳍状结构4。接着去除位于鳍状结构4上的掩膜图形。其中，第一方向为平行于衬底1表面的任一方向。此外，对衬底1刻蚀的深度可以根据实际情况设置。
在另一种示例中，参见图4b和图4d，在衬底1上形成有应变缓冲材料层2的情况下，可以采用上述方式，至少对半导体材料层3和应变缓冲材料层2进行刻蚀，形成上述鳍状结构4。
需要说明的是，在形成上述鳍状结构4的过程中，当应变缓冲材料层2的厚度相对较薄时，自上而下刻蚀半导体材料层3和应变缓冲材料层2后，为使得形成的鳍状结构4满足高度要求，还需要刻蚀部分厚度的衬底1。当应变缓冲材料层2的厚度相对适中时，自上而下刻蚀半导体材料层3和应变缓冲材料层2后，就可以获得满足高度要求的鳍状结构4。此时，应变缓冲材料层2全部被刻蚀，并且衬底1未被刻蚀。当应变缓冲材料层2的厚度相对较厚时，自上而下刻蚀半导体材料层3和应变缓冲材料层2，获得鳍状结构4后，在衬底1上仍存在部分未被刻蚀的应变缓冲材料层2。应变缓冲材料层2未被刻蚀的部分对应形成应变缓冲层21。由上述内容可以看出，不管形成的应变缓冲材料层2的层厚较薄还是较厚，只要衬底1上形成有应变缓冲材料层2时，上述鳍状结构4至少包括刻蚀应变缓冲材料层2形成的子鳍部。
参见图5a至图5d，形成覆盖衬底1和若干鳍状结构4的保护层5。
具体来说，在一种示例中，参见图5a和图5c，在衬底1上未形成有应变缓冲材料层2的情况下，可以直接在衬底1和鳍状结构4上，外延一层保护层5。保护层5所含有的材料包括硅。保护层5的层厚可以根据实际情况设置，只要可以保护鳍状结构4在后续退火处理过程中不发生反应即可。示例性的，保护层5的层厚可以为1nm～15nm。进一步的，保护层5的优选层厚为4nm～8nm。
在另一种示例中，参见图5b和图5d，在衬底1上形成有应变缓冲材料层2的情况下，可以采用上述方式，形成覆盖应变缓冲层21和鳍状结构4的保护层5。
参见图6a至图6d，在覆盖有保护层5的相邻鳍状结构4之间形成浅槽隔离层7和衬垫层6。鳍状结构4暴露在浅槽隔离层7外的部分为鳍部8。每一鳍部8均具有源区形成区(图中未示出)、漏区形成区(图中未示出)、以及位于源区形成区和漏区形成区之间的沟道形成区(图中未示出)。
示例性的，可以采用化学气相沉积等方式，在保护层5上覆盖一层衬垫材料层，并在衬垫材料层上淀积隔离材料。接着对隔离材料进行退火处理。之后，可以对隔离材料进行平坦化处理，以确保后续进行回刻处理时，各区域内的隔离材料的回刻深度相同。然后对隔离材料和衬垫材料层进行回刻处理。回刻处理后，剩余的隔离材料形成浅槽隔离层7，剩余衬垫材料层形成衬垫层6。鳍状结构4暴露在浅槽隔离层7和衬垫层6外的部分为鳍部8。具体的，回刻的深度可以根据实际情况设置，此处不作具体限定。例如：回刻处理后浅槽隔离层7的顶部高度不高于半导体材料层3的底部高度。
上述衬垫材料层所含有的材料可以为SiO2等满足工作要求的绝缘材料。衬垫材料层的层厚可以根据实际应用场景设置。上述隔离材料可以为SiO2。
需要说明的是，衬垫材料层所含有的材料为SiO2时，在进行上述退火处理过程中，衬垫材料层中的氧原子容易与保护层5中的硅原子发生反应形成SiO2，导致保护层5逐渐被消耗掉。在上述情况下，为确保鳍状结构4在退火处理过程中，不会直接与SiO2直接接触，上述保护层5的层厚需要大于退火处理过程中被消耗掉的厚度。此外，在上述衬垫材料层和隔离材料均为SiO2时，在对隔离材料进行回刻处理的过程中可以同时对衬垫材料层、以及保护层5在退火处理时被氧化的部分进行回刻，降低了制造工艺的难度和复杂性。
再者，当制造的半导体器件为堆叠纳米线或片环栅器件时，上述鳍部8至少包括依次层叠的牺牲层81和沟道层82。其中，牺牲层81为刻蚀牺牲材料层311后形成的膜层，沟道层82为刻蚀沟道材料层312后获得的膜层。
参见图7a至图7d，沿第二方向，在覆盖有保护层5的鳍部8上形成牺牲栅9。之后，在牺牲栅9的侧壁形成侧墙(图中未示出)。牺牲栅9和侧墙均位于沟道形成区的外周。
示例性的，可以采用化学气相沉积等方式，在保护层5、浅槽隔离层7和衬垫层6上沉积用于形成牺牲栅9的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留位于沟道形成区外周的栅极材料，获得沿第二方向延伸的牺牲栅9。其中，第二方向与第一方向不同。例如：第二方向可以与第一方向正交。具体的，上述牺牲栅9所含有的材料可以为非晶硅、多晶硅等易于去除的材料。
此外，在形成牺牲栅9后，可以采用上述方式在牺牲栅9的侧壁形成侧墙。侧墙所含有的材料可以为SiN等绝缘材料。
接着在源区形成区形成源区(图中未示出)，并在漏区形成区形成漏区(图中未示出)。具体的，可以在形成牺牲栅9和侧墙后，去除鳍部8位于源区形成区和漏区形成区的部分。之后，在源区形成区和漏区形成区内分别外延生长获得源区和漏区。当然，除了上述形成方式外，也可以采用其他满足要求的方式形成源区和漏区。
参见图8a至图8d，去除牺牲栅9，并减薄位于沟道形成区外周的保护层5。
具体来说，可以采用湿法刻蚀等方式，选择性去除位于沟道形成区外周的牺牲栅9。之后，可以对暴露出来的保护层5进行多次氧化处理和腐蚀的方式，实现对保护层5的减薄。示例性的，可以在含有O3的气氛中对暴露出来的保护层5进行氧化处理。接着可以通过HF溶液将形成在保护层5表面的氧化层10去除。重复上述操作，直至将暴露出来的保护层5减薄至预定厚度。其中，每次氧化处理后形成的氧化层10的厚度(即每次氧化处理消耗掉的保护层5的厚度)可以根据实际情况设置，此处不作具体限定。
在一种示例中，参见图9a和图9b，当制造的半导体器件为FinFET器件时，上述预定厚度可以为0.4nm～2nm，即可以将暴露出来的保护层5的层厚减薄至0.4nm～2nm。在上述情况下，沟道区包括位于沟道形成区的鳍部8和剩余保护层5。
在另一种示例中，参见图10a至图10d，上述预定厚度还可以为0nm，即可以将暴露出来的保护层5全部去除掉。
参见图11a和图11b，在一种示例中，在上述预定厚度为0nm的情况下，当制造的半导体器件为FinFET器件时，为了改善鳍部8的界面态，提高鳍部8的品质，可以在位于沟道形成区的鳍部8的外周外延形成钝化层11。在上述情况下，沟道区包括沟道形成区和钝化层11。其中，钝化层11可以为硅层。钝化层11的层厚可以为0.4nm～2nm。
或者，参见图12a和图12b，也可以在沟道形成区的外周形成界面层12。在上述情况下，沟道区包括位于界面层12下方的沟道形成区。具体的，可以在O3和O2的混合气体中，对沟道形成区进行界面处理，以形成上述界面层12。其中，混合气体中O3和O2的气体体积比为1:10～10:1。界面处理的处理温度为300℃～400℃。上述混合气体中各气体体积比、以及界面处理的处理温度具体数值可以根据实际情况设置，此处不做具体限定。
参见图11c和图11d，在又一种示例中，在上述预定厚度为0nm的情况下，当制造的半导体器件为堆叠纳米线或片环栅器件时，在全部去除了沟道形成区外周的保护层5后，可以先去除牺牲层81。之后，为了改善位于沟道形成区内的沟道层82(即纳米线或片)的界面态，提高沟道层82的品质，可以采用上述方式，在位于沟道形成区内的沟道层82的外周外延形成钝化层11。在上述情况下，沟道区包括位于沟道形成区的沟道层82和钝化层11。
或着，参见图12c和图12d，可以采用上述方式，在位于沟道形成区内的沟道层82的外周形成界面层12。在上述情况下，沟道区包括位于沟道形成区内的至少一层沟道层82。
需要说明的是，当牺牲层81所含有的材料与保护层5所含有的材料相同时，可以在去除沟道形成区外周的保护层5的同时，去除位于沟道形成区内的牺牲层81。例如：当牺牲层81所含有的材料与保护层5所含有的材料均为Si时，可以采用TMAH等碱性溶液一同去除位于沟道形成区外周的保护层5和位于沟道形成区内的牺牲层81。
在沟道形成区内获得了上述沟道区后，还需要在沟道区(或界面层12)的外周形成栅堆叠结构(图中未示出)。
示例性的，可以采用原子层沉积等方式，在沟道区(或界面层12)的外周形成栅堆叠结构。具体的，栅极堆叠结构可以包括栅介质层和栅极。其中，栅介质层所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极所含有的材料可以为TiN、TaN或TiSiN等导电材料。
需要说明的是，上述栅堆叠结构的形成操作并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明提供的实施例。本领域普通技术人员完全可以设想别的方式来制造上述结构。
由上述内容可以看出，在制造半导体器件的过程中，对隔离材料进行退火处理时，保护层5的存在可以将隔离材料与鳍状结构4分隔开，防止隔离材料与鳍状结构4发生反应，提高鳍状结构4的热稳定性。同时，保护层5所含有的材料包括硅。基于此，在后续的制造过程中，分别对上述栅极材料、侧墙材料进行刻蚀形成牺牲栅9、侧墙时，刻蚀气体仅与保护层5接触，并不会与保护层5下方的鳍状结构4接触。由此可见，保护层5的存在可以在形成牺牲栅9和侧墙的过程中，保护鳍状结构4不受刻蚀气体的影响，确保形成的半导体器件的品质。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (12)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；所述衬底上形成有沿第一方向延伸的若干鳍状结构；
形成覆盖所述衬底和若干所述鳍状结构的保护层，所述保护层所含有的材料包括硅；
在覆盖有所述保护层的相邻所述鳍状结构之间形成浅槽隔离层；所述鳍状结构暴露在所述浅槽隔离层外的部分为鳍部；所述鳍部具有源区形成区、漏区形成区、以及位于所述源区形成区和所述漏区形成区之间的沟道形成区；
沿第二方向，在覆盖有所述保护层的所述鳍部的外周形成牺牲栅，并在所述牺牲栅的侧壁形成侧墙；所述第二方向不同于所述第一方向；
在所述源区形成区形成源区，并在所述漏区形成区形成漏区；
去除所述牺牲栅；
减薄位于所述沟道形成区外周的所述保护层，并在所述沟道形成区内获得沟道区；
在所述沟道区的外周形成栅堆叠结构。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述保护层的层厚为1nm～15nm。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在覆盖有所述保护层的相邻所述鳍状结构之间形成浅槽隔离层，包括：
在覆盖有所述保护层的所述鳍状结构上淀积隔离材料；
对所述隔离材料进行退火处理；
依次对所述隔离材料进行平坦化处理和回刻处理，剩余所述隔离材料形成浅槽隔离层。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，减薄位于所述沟道形成区外周的所述保护层，包括：
氧化位于所述沟道形成区外周的所述保护层，在所述保护层的表面形成氧化层；
去除所述氧化层；
循环上述两步操作，直至将位于所述沟道形成区外周的所述保护层减薄至预定厚度。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述预定厚度为0.4nm～2nm；或，所述预定厚度为0nm。
6.根据权利要求4所述的半导体器件的制造方法，其特征在于，当所述预定厚度为0nm，并且所述半导体器件为FinFET器件；
在所述沟道形成区内获得沟道区包括：
在所述沟道形成区的外周外延形成钝化层；所述沟道形成区和所述钝化层构成所述沟道区；
或，在所述沟道形成区的外周形成界面层；所述沟道形成区构成所述沟道区。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述钝化层为硅层，所述钝化层的层厚为：0.4nm～2nm；和/或，
在O3和O2的混合气体中，对所述沟道形成区进行界面处理，以形成所述界面层；所述混合气体中O3和O2的气体体积比为1:10～10:1；所述界面处理的处理温度为300℃～400℃。
8.根据权利要求4所述的半导体器件的制造方法，其特征在于，当所述预定厚度为0nm，并且所述半导体器件为堆叠纳米线或片环栅器件；所述鳍部至少包括交替层叠的至少一层牺牲层和至少一层沟道层；
在所述沟道形成区内获得沟道区包括：
去除位于所述沟道形成区的所述牺牲层，并在位于所述沟道形成区的所述沟道层的外周形成钝化层；位于所述沟道形成区的所述沟道层和所述钝化层构成所述沟道区；
或，去除位于所述沟道形成区的所述牺牲层，并在位于所述沟道形成区的所述沟道层的外周形成界面层；位于所述沟道形成区的所述沟道层构成所述沟道区。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述钝化层为硅层，所述钝化层的层厚为：0.4nm～2nm；和/或，
在O3和O2的混合气体中，对位于所述沟道形成区的所述沟道层进行界面处理，以形成所述界面层；所述混合气体中O3和O2的气体体积比为1:10～10:1；所述界面处理的处理温度为300℃～400℃。
10.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，所述鳍部所含有的材料至少包括Si1-xGex，0＜x≤1。
11.根据权利要求3所述的半导体器件的制造方法，其特征在于，在形成所述保护层后，在形成所述浅槽隔离层前，所述半导体器件的制造方法还包括：
形成覆盖所述保护层的衬垫材料层；所述衬垫材料层所含有的材料为SiO2。
12.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，所述衬底上形成有应变缓冲材料层；所述鳍状结构至少包括刻蚀应变缓冲层形成的子鳍部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010723543.1A CN112038290B (zh) | 2020-07-24 | 2020-07-24 | 一种半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010723543.1A CN112038290B (zh) | 2020-07-24 | 2020-07-24 | 一种半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112038290A true CN112038290A (zh) | 2020-12-04 |
| CN112038290B CN112038290B (zh) | 2024-03-26 |
Family
ID=73583108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010723543.1A Active CN112038290B (zh) | 2020-07-24 | 2020-07-24 | 一种半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112038290B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113130485A (zh) * | 2021-03-31 | 2021-07-16 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
| CN113540246A (zh) * | 2021-06-10 | 2021-10-22 | 中国科学院微电子研究所 | 一种堆叠纳米线/片器件及其制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928333A (zh) * | 2013-01-15 | 2014-07-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105448984A (zh) * | 2014-08-06 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET及其制备方法 |
| US20170047447A1 (en) * | 2015-08-12 | 2017-02-16 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| CN106601678A (zh) * | 2015-10-14 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN108511523A (zh) * | 2017-02-23 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20190067286A1 (en) * | 2017-08-24 | 2019-02-28 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
| CN110896055A (zh) * | 2019-11-19 | 2020-03-20 | 中国科学院微电子研究所 | 一种堆叠纳米线或片环栅cmos器件的制备方法 |
| CN111029258A (zh) * | 2019-12-03 | 2020-04-17 | 中国科学院微电子研究所 | 一种鳍状结构、半导体器件及其制备方法 |
-
2020
- 2020-07-24 CN CN202010723543.1A patent/CN112038290B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928333A (zh) * | 2013-01-15 | 2014-07-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105448984A (zh) * | 2014-08-06 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET及其制备方法 |
| US20170047447A1 (en) * | 2015-08-12 | 2017-02-16 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| CN106601678A (zh) * | 2015-10-14 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN108511523A (zh) * | 2017-02-23 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20190067286A1 (en) * | 2017-08-24 | 2019-02-28 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
| CN110896055A (zh) * | 2019-11-19 | 2020-03-20 | 中国科学院微电子研究所 | 一种堆叠纳米线或片环栅cmos器件的制备方法 |
| CN111029258A (zh) * | 2019-12-03 | 2020-04-17 | 中国科学院微电子研究所 | 一种鳍状结构、半导体器件及其制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113130485A (zh) * | 2021-03-31 | 2021-07-16 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
| CN113540246A (zh) * | 2021-06-10 | 2021-10-22 | 中国科学院微电子研究所 | 一种堆叠纳米线/片器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112038290B (zh) | 2024-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8969963B2 (en) | Vertical source/drain junctions for a finFET including a plurality of fins | |
| US20150162438A1 (en) | Memory device employing an inverted u-shaped floating gate | |
| WO2022048135A1 (zh) | 带自对准隔离部的纳米线/片器件及制造方法及电子设备 | |
| WO2014015536A1 (zh) | 半导体器件制造方法 | |
| CN112038290B (zh) | 一种半导体器件的制造方法 | |
| CN111710713B (zh) | 一种鳍式场效应晶体管及其制作方法、电子设备 | |
| CN111916398B (zh) | 一种半导体器件的制造方法 | |
| CN114823668A (zh) | 一种半导体器件及其制造方法 | |
| CN114613770A (zh) | 一种半导体器件及其制造方法 | |
| CN114678329A (zh) | 一种半导体器件的制造方法 | |
| CN111710649B (zh) | 一种半导体器件及其制作方法 | |
| CN112186040B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| CN111710718A (zh) | 一种环栅半导体器件及制作方法、电子设备 | |
| CN113130488B (zh) | 一种半导体器件及其制造方法 | |
| CN111916448A (zh) | 一种半导体器件及其制造方法、电子设备 | |
| CN113130630B (zh) | 一种半导体器件的制造方法 | |
| CN112992899B (zh) | 一种半导体器件及其制造方法 | |
| CN111710717B (zh) | 一种半导体器件及其制作方法、电子设备 | |
| CN113013164B (zh) | 一种半导体器件及其制造方法 | |
| US20230261050A1 (en) | Semiconductor device having high driving capability and steep ss characteristic and method of manufacturing the same | |
| CN115172447A (zh) | 一种半导体器件及其制造方法 | |
| CN114975282A (zh) | 一种半导体器件的制造方法 | |
| CN115663013A (zh) | 一种半导体器件及其制造方法 | |
| CN114613769A (zh) | 一种半导体器件及其制造方法 | |
| CN115050818A (zh) | 一种鳍式场效应晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |