CN115663013A - 一种半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以利于增大环栅晶体管包括的沟道区的载流子迁移率，进而利于提升环栅晶体管的工作性能。所述半导体器件包括：半导体基底、有源结构和栅堆叠结构。有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的沟道部。位于底层的沟道部与半导体基底之间具有空隙，每层沟道部的所有外表面均为{111}晶面。栅堆叠结构环绕在每层沟道部的外周。所述半导体器件的制造方法用于制造所述半导体器件。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。

但是，现有环栅晶体管包括的沟道区的载流子迁移率并不理想，不利于提升环栅晶体管的工作性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，以利于增大环栅晶体管包括的沟道区的载流子迁移率，进而利于提升环栅晶体管的工作性能。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：半导体基底、有源结构和栅堆叠结构。

上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的沟道部。位于底层的沟道部与半导体基底之间具有空隙，每层沟道部的所有外表面均为{111}晶面。上述栅堆叠结构环绕在每层沟道部的外周。

与现有技术相比，本发明提供的半导体器件中，沟道区包括至少两层间隔设置的沟道部。其中，位于底层的沟道部与半导体基底之间具有空隙。并且，半导体器件包括的栅堆叠结构环绕在每层沟道部的外周，因此本发明提供的半导体器件为环栅器件。另外，每层沟道部的外表面均为{111}晶面。基于此，与具有{100}晶面的沟道区相比，具有{111}晶面的沟道区的界面态密度更低，因此具有{111}晶面的沟道区的电子迁移率更高，并且具有{111}晶面的沟道区的空穴迁移率大于等于具有{100}晶面的沟道区的空穴迁移率，因此当每层沟道部外表面均为{111}晶面时，利于增大沟道区的电子迁移率、以及利于增大沟道区的空穴迁移率，进而利于提升半导体器件的工作性能。

本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一半导体基底。

在半导体基底上形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的沟道部。位于底层的沟道部与半导体基底之间具有空隙，每层沟道部的所有外表面均为{111}晶面。

形成环绕在每层沟道部外周的栅堆叠结构。

与现有技术相比，本发明提供的半导体器件的制造方法的有益效果可以参考本发明提供的半导体器件的有益效果分析，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例中在半导体基底上依次形成应变缓冲层和有源层后的结构示意图；

图2为本发明实施例中形成掩膜层后的结构示意图；

图3为本发明实施例中形成第一鳍状结构后的第一种结构示意图；

图4为本发明实施例中形成第一鳍状结构后的第一种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图5为本发明实施例中形成第二凹口后的第一种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图6为本发明实施例中形成钝化层后的第一种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图7为本发明实施例中形成第一鳍状结构后的第二种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图8为本发明实施例中形成第二凹口后的第二种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图9为本发明实施例中形成钝化层后的第二种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图10为本发明实施例中形成第二鳍状结构后的第一种结构沿第二鳍状结构的宽度方向的纵向断面示意图；

图11为本发明实施例中形成第二鳍状结构后的第二种结构沿第二鳍状结构的宽度方向的纵向断面示意图；

图12为本发明实施例中去除钝化层后的结构沿第二鳍状结构的宽度方向的纵向断面示意图；

图13为本发明实施例中形成第三鳍状结构后的第一种结构沿第三鳍状结构的宽度方向的纵向断面示意图；

图14为本发明实施例中形成钝化层后的第三种结构沿第三鳍状结构的宽度方向的纵向断面示意图；

图15为本发明实施例中形成第一鳍状结构后的第三种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图16为本发明实施例中形成第二凹口后的第三种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图17为本发明实施例中形成第三鳍状结构后的第二种结构沿第三鳍状结构的宽度方向的纵向断面示意图；

图18为本发明实施例中形成钝化层后的第四种结构沿第三鳍状结构的宽度方向的纵向断面示意图；

图19为本发明实施例中形成第一鳍状结构后的第四种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图20为本发明实施例中形成第二凹口后的第四种结构沿第一鳍状结构的宽度方向的纵向断面示意图；

图21为本发明实施例中形成第二鳍状结构后的第三种结构沿第二鳍状结构的宽度方向的纵向断面示意图；

图22中(1)、(2)和(3)部分为本发明实施例中形成用于制造浅槽隔离结构的空间后结构沿第二鳍状结构的宽度方向的纵向断面示意图；

图23中(1)部分为本发明实施例中形成浅槽隔离结构后沿第二鳍状结构的长度方向的纵向断面示意图；图23中(2)部分为本发明实施例中形成浅槽隔离结构后沿第二鳍状结构的宽度方向的纵向断面示意图；

图24中(1)部分为本发明实施例中形成牺牲氧化层、牺牲栅和栅极侧墙后沿第二鳍状结构的长度方向的纵向断面示意图；图24中(2)部分为本发明实施例中形成牺牲氧化层、牺牲栅和栅极侧墙后沿第二鳍状结构的宽度方向的纵向断面示意图；

图25为本发明实施例中去除第二鳍状结构位于第一区域和第二区域内的部分后结构沿第二鳍状结构的长度方向的纵向断面示意图；

图26为本发明实施例中形成源区和漏区后结构沿第二鳍状结构的长度方向的纵向断面示意图；

图27为本发明实施例中形成介电层后结构沿第二鳍状结构的长度方向的纵向断面示意图；

图28中(1)部分为本发明实施例中去除牺牲栅和牺牲氧化层后沿鳍部的长度方向的纵向断面示意图；图28中(2)部分为本发明实施例中去除牺牲氧化层和牺牲栅后沿鳍部的宽度方向的纵向断面示意图；

图29中(1)部分为本发明实施例中形成沟道区后沿沟道区的长度方向的纵向断面示意图；图29中(2)部分为本发明实施例中形成沟道区后沿沟道区的宽度方向的纵向断面示意图；

图30中(1)部分为本发明实施例中形成栅堆叠结构后沿沟道区的长度方向的纵向断面示意图；图30中(2)部分为本发明实施例中形成栅堆叠结构后沿沟道区的宽度方向的纵向断面示意图；

图31为本发明实施例提供的半导体器件的制造方法流程图。

附图标记：11为半导体基底，12为应变缓冲层，121为应变缓冲结构，13为有源层，14为掩膜层，15为第一鳍状结构，16为第二凹口，17为钝化层，18为第二鳍状结构，181为第一区域，182为第二区域，183为第三区域，19为第三鳍状结构，20为浅槽隔离结构，21为牺牲氧化层，22为牺牲栅，23为栅极侧墙，24为源区，25为漏区，26为鳍部，27为第一凹口，28为介电层，29为沟道区，291为沟道部，30为栅堆叠结构。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

环栅晶体管包括的沟道区具有至少一层纳米线/片。每层纳米线/片均与半导体基底之间具有空隙。并且，当沟道区包括至少两层纳米线/片时，相邻纳米线/片之间也具有空隙。基于此，环栅晶体管包括的栅堆叠结构可以通过上述空隙环绕在每一层纳米线/片的外周。换句话说，环栅晶体管包括的栅堆叠结构不仅可以形成在每层纳米线/片的顶部、以及沿宽度方向的侧壁上，还可以形成在每层纳米线/片的底部，因此环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。

但是，在实际应用过程中，现有环栅晶体管包括的沟道区的晶向通常为[100]晶向，导致现有环栅晶体管包括的沟道区的载流子迁移率(尤其是空穴迁移率)并不理想，不利于提升环栅晶体管的工作性能。

为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，沟道区包括的每层沟道部的外表面均为{111}晶面，利于提升半导体器件的工作性能。

具体的，如图30中的(1)和(2)部分所示，本发明实施例提供的半导体器件包括：半导体基底11、有源结构和栅堆叠结构30。

如图30中的(1)和(2)部分所示，上述有源结构形成在半导体基底11上。有源结构包括源区24、漏区25、以及位于源区24和漏区25之间的沟道区29。沿半导体基底11的厚度方向，沟道区29包括至少两层间隔设置的沟道部291。位于底层的沟道部291与半导体基底11之间具有空隙，每层沟道部291的所有外表面均为{111}晶面。上述栅堆叠结构30环绕在每层沟道部291的外周。

具体来说，上述半导体基底的具体结构可以根据实际应用场景设置。例如：该半导体基底可以为硅衬底、锗硅衬底、锗衬底等其上未形成有其它结构的半导体衬底。又例如：若采用本发明实施例提供的半导体器件应用至集成电路包括的第二层或更高层的环栅晶体管，则半导体基底可以至少包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介电层。在此情况下，半导体基底所包括的各部分的材料可以根据实际需求设置，只要能够应用至本发明实施例提供的半导体器件中均可。

对于上述有源结构来说，从材料方面来讲，有源结构包括的源区、漏区和沟道区的材料可以为硅、锗硅、锗或三五族化合物等半导体材料。具体的，源区和漏区的材料可以相同，也可以不同。其中，当源区和漏区的材料相同时，可以在统一操作步骤中同时形成源区和漏区，简化半导体器件的制造过程。

从结构方面来讲，上述沟道区包括的沟道部的层数可以根据实际需求进行设置，只要能够应用至本发明实施例提供的半导体器件中均可。另外，相邻两层沟道部的间距、以及底层沟道部与半导体基底的间距可以根据栅堆叠结构的规格进行确定，此处不做具体限定。其次，沟道区包括的至少两层沟道部的尺寸、形状等可以相同，也可以不同。每层沟道部的具体形貌可以根据实际制造工程进行确定，只要能够使得每层沟道部的外表面均为{111}晶面即可。其中，如图30中(2)部分所示，当每层沟道部291的外表面均为{111}晶面时，每层沟道部291的纵向截面形状可以为菱形，也可以为类菱形。该类菱形为四边长不同、且差值较小的四边形。另外，上述每层沟道部的高度可以为6nm至30nm。例如：每层沟道部的高度可以为6nm、10nm、15nm、20nm、25nm或30nm。在此情况下，每层沟道部的高度具有一定的可选范围，无须为制造固定高度的沟道部而严格制造条件，降低半导体器件的制造难度。

当然，也可以根据实际应用场景将每层沟道部的高度设置为其它合适数值。

对于上述栅堆叠结构来说，该栅堆叠结构可以包括栅介质层、以及形成在栅介质层上的栅极。其中，栅介质层至少环绕在每层沟道部的外周。另外，如图30中的(1)和(2)部分所示，栅介质层还可以形成在半导体基底11与栅极之间。具体的，栅介质层的材料可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO₂、ZrO₂、TiO₂或Al₂O₃等介电常数较高的绝缘材料。栅极的材料可以为多晶硅、TiN、TaN或TiSiN等导电材料。

由上述内容可知，如图30中的(1)和(2)部分所示，本发明实施例提供的半导体器件中，沟道区29包括至少两层间隔设置的沟道部291。其中，位于底层的沟道部291与半导体基底11之间具有空隙。并且，半导体器件包括的栅堆叠结构30环绕在每层沟道部291的外周，因此本发明实施例提供的半导体器件为环栅器件。另外，每层沟道部291的外表面均为{111}晶面。基于此，与具有{100}晶面的沟道区相比，具有{111}晶面的沟道区29的界面态密度更低，因此具有{111}晶面的沟道区29的电子迁移率更高，并且具有{111}晶面的沟道区29的空穴迁移率大于等于具有{100}晶面的沟道区的空穴迁移率，因此当每层沟道部291外表面均为{111}晶面时，利于增大沟道区29的电子迁移率、以及利于增大沟道区29的空穴迁移率，进而利于提升半导体器件的工作性能。

在一种示例中，上述沟道区的材料可以为Si_1-xGe_x，0.5≤x≤1。例如：沟道区的材料可以为Si_0.5Ge_0.5、Si_0.4Ge_0.6、Si_0.3Ge_0.7、Si_0.2Ge_0.8、Si_0.1Ge_0.9或Ge等。在此情况下，因锗或锗硅材料具有较高的载流子迁移率，故在沟道区的材料为锗或锗含量较高的锗硅材料的情况下，可以进一步提高沟道区的载流子迁移率，更有利于提高半导体器件的工作性能。并且，在该情况下，如图30中的(1)和(2)部分所示，半导体器件还可以包括形成在半导体基底11上的应变缓冲结构121。有源结构和至少部分栅堆叠结构30形成在应变缓冲结构121上。基于此，如图1至图30中的(1)和(2)部分所示，在实际制造本发明实施例提供的半导体器件的过程中，可以先在半导体基底11上形成用于制造应变缓冲结构121的应变缓冲层12，接着在应变缓冲层12上形成用于制造沟道区29的有源层13。该应变缓冲层12可以为上述有源层13提供应力，以在通过有源层13制造形成的沟道区29内产生应变，进一步提高沟道区29的载流子迁移率，更利于提升半导体器件的工作性能。

其中，从结构方面来讲，如图22中(1)部分所示，若制造应变缓冲结构的应变缓冲层12的厚度较大，则应变缓冲结构包括覆盖在半导体基底11上的第一应变缓冲部、以及形成在第一应变缓冲部与有源结构之间的第二应变缓冲部。如图22中的(2)和(3)部分所示，若制造应变缓冲结构的应变缓冲层12的厚度较小，则应变缓冲结构仅形成在有源结构和半导体基底11之间。

从材料方面来讲，应变缓冲结构的材料可以为Si_1-yGe_y，0.3≤y≤0.8。并且，∣x-y∣≥0.2，以防止在对制造沟道区的有源层进行相应操作时对应变缓冲结构造成较大影响，提高半导体器件的良率。当然，也可以根据实际应用场景采用除Si_1-yGe_y之外的其它合适材料制造应变缓冲结构。

在一些情况下，如图30中的(1)和(2)部分所示，上述半导体器件还可以包括浅槽隔离结构20、栅极侧墙23和介电层28。其中，上述浅槽隔离结构20形成在半导体基底11上，用于将半导体基底11具有的不同有源区隔离开，防止漏电。浅槽隔离结构20的厚度可以根据实际情况设置。浅槽隔离结构20的材料可以为SiN、Si₃N₄、SiO₂或SiCO等绝缘材料。上述栅极侧墙23至少形成在栅堆叠结构30沿长度方向(该方向平行于沟道区29的长度方向)的两侧，以将栅堆叠结构30包括的栅极与后续形成的其它导电结构隔离开，提高半导体器件的电学特性。栅极侧墙23的材料可以为氧化硅或氮化硅等绝缘材料。上述介电层28覆盖在半导体基底11上、且其顶部与栅堆叠结构30的顶部平齐。在实际制造过程中，该介电层28的存在可以保护源区24和漏区25不受后续去除牺牲栅、以及对鳍部进行湿法刻蚀等操作的影响，提高半导体器件的良率。介电层28的材料可以为氧化硅或氮化硅等绝缘材料。

如图31所示，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图30示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：

首先，提供一半导体基底。该半导体基底的具体结构和材料可以参考前文，此处不再赘述。

如图26所示，在半导体基底11上形成有源结构。有源结构包括源区24、漏区25、以及位于源区24和漏区25之间的沟道区29。沿半导体基底11的厚度方向，沟道区29包括至少两层间隔设置的沟道部291。位于底层的沟道部291与半导体基底11之间具有空隙，每层沟道部291的所有外表面均为{111}晶面。

具体来说，有源结构的材料、沟道区包括的沟道部的层数、以及每层沟道部的形貌可以参考前文，此处不再赘述。

在实际的应用过程中，上述在半导体基底上形成有源结构可以包括以下步骤：

如图23中的(1)和(2)部分所示，在半导体基底11上形成鳍部26。鳍部26沿宽度方向的两侧形成有目标层数的第一凹口。目标层数的第一凹口沿半导体基底11的厚度方向分布。目标层数比沟道区29包括的沟道部291的层数多一层。

具体的，上述鳍部用于制造半导体器件包括的沟道区，因此鳍部的材料与沟道区的材料相同。另外，鳍部的规格、以及鳍部具有的第一凹口的规格和位置可以根据沟道区包括的沟道部的规格等信息进行确定，此处不做具体限定。例如：如图30中的(1)和(2)部分所示，在沟道区29包括两层间隔设置、且尺寸相同的沟道部291的情况下，如图23中的(1)和(2)部分所示，鳍部26沿宽度方向的两侧形成有三层第一凹口，并且这三层第一凹口的尺寸相同。

另外，鳍部沿宽度方向的两侧形成有目标层数的第一凹口。其中，如图23中的(1)和(2)部分所示，目标层数的第一凹口沿半导体基底11的厚度方向分布、且相邻两层第一凹口的间距为0。或者，如图21所示，沿半导体基底11的厚度方向，目标层数的第一凹口间隔设置在鳍部沿宽度方向的两侧。在该情况下，相邻两层第一凹口的间距可以根据实际需求进行设置，此处不做具体限定。例如：相邻两层第一凹口的间距大于0、且小于等于30nm。

在实际的制造过程中，目标层数的第一凹口在鳍部沿宽度方向两侧的分布情况不同，制造鳍部的过程也不相同。基于此，可以根据第一凹口在鳍部沿宽度方向两侧的分布情况将鳍部的形成过程至少分为以下两种：

第一种：如图23中的(1)和(2)部分所示，在相邻两层第一凹口的间距为0的情况下，在半导体基底上形成上述鳍部可以包括以下步骤：如图1所示，可以采用外延生长等工艺，在半导体基底11上依次形成应变缓冲层12和有源层13。其中，应变缓冲层12为制造上述应变缓冲结构的膜层，并且有源层13为制造沟道区的膜层，因此可以根据应变缓冲结构和沟道区的材料和规格等信息确定应变缓冲层12和有源层13的材料和厚度等。如图2所示，接着可以采用自对准双重成像等技术，在有源层13的部分区域上形成掩膜层14。具体的，有源层13被掩膜层14所覆盖的区域至少对应部分有源结构所在的区域，因此可以根据实际应用场景中对有源结构在半导体基底11上的形成位置的要求确定掩膜层14在有源层13上的形成位置。另外，该掩膜层14的材料可以为氮化硅、多晶硅或非晶硅等材料。如图3和图4所示，在掩膜层14的掩膜作用下，并沿靠近半导体基底11的方向，自有源层13的顶部向下刻蚀第一目标深度，以形成第一鳍状结构15。其中，第一目标深度的大小可以根据每层第一凹口的高度进行确定，此处不做具体限定。另外，形成第一鳍状结构15所采用的刻蚀工艺和刻蚀剂可以根据有源层13的材料进行确定。例如：如前文所述，在沟道区29的材料为Si_1-xGe_x、且0.5≤x≤1的情况下，有源层13的材料也为Si_1-xGe_x。此时，可以采用干法刻蚀工艺，并通过HBr和Cl₂基气体自有源层13的顶部向下刻蚀第一目标深度，获得第一鳍状结构15。如图5所示，然后至少在掩膜层14的掩膜作用下，对第一鳍状结构15沿宽度方向的两侧进行各向同性刻蚀，以形成第二凹口16。其中，形成第二凹口16所采用的刻蚀工艺和刻蚀剂可以根据有源层13的材料进行确定。例如：在有源层13的材料为Si_1-xGe_x的情况下，可以采用干法刻蚀工艺，并通过SF₆基气体对第一鳍状结构15沿宽度方向的两侧进行各向同性刻蚀，以形成第二凹口16。如图6所示，对形成有第二凹口16的第一鳍状结构15进行钝化处理，以形成覆盖在第一鳍状结构15外周的钝化层17。该钝化层17可以在后续形成下一层的第二凹口16的过程中保护已形成有第二凹口16的第一鳍状结构15不受影响，确保已形成的第二凹口16的形貌不会发生改变，提高半导体器件的良率。其中，该钝化层17的材料和厚度可以根据实际需求设置，此处不做具体限定。另外，上述钝化处理所采用的方式可以根据钝化层17的材料进行确定。例如：在钝化层17为有源层材料的氧化物的情况下，可以通过O₂基气体对形成有第二凹口16的第一鳍状结构15进行钝化处理。如图7至图11所示，最后依次重复第一鳍状结构15、第二凹口16和钝化层17的形成操作，直至在半导体基底11上形成第二鳍状结构18。第二鳍状结构18沿宽度方向的两侧形成有目标层数的第二凹口16。沿第二鳍状结构18的长度方向，第二鳍状结构18具有第一区域181、第二区域182、以及位于第一区域181和第二区域182之间的第三区域183。第二鳍状结构18位于第三区域183内的部分为鳍部。

需要说明的是，如图10所示，若形成的有源层的厚度适中，则底层第二凹口16的底部可以恰好与有源层的底部平齐。或者，如图11所示，若形成的有源层的厚度较小，则底层第二凹口16的底部可能低于有源层的底部。由上述两种情况可知，有源层的厚度可以小于或等于第二鳍状结构18的高度。基于此，在制造有源层的过程中，无须为了形成固定厚度的有源层而严格要求制造条件和精度，从而可以降低半导体器件的难度。

另外，在形成底层的第二凹口后，如图10和图11所示，可以对形成有底层第二凹口16的第一鳍状结构15进行钝化处理。或者，也可以不对形成有底层第二凹口的第一鳍状结构进行钝化处理。例如：如图30中的(1)和(2)部分所示，在沟道区29包括两层间隔设置的沟道部291的情况下，如图10和图11所示，第二鳍状结构18沿宽度方向的两侧需要形成有三层第二凹口16。其中，以自上而下、且从小到大的顺序对每层第二凹口16的层数进行排列，在形成第三层第二凹口16后，可以对形成有第三层第二凹口16的第一鳍状结构进行钝化处理，也可以不对其进行钝化处理。

再者，在形成了第二鳍状结构后，如图12所示，可以采用干法刻蚀或湿法刻蚀工艺，将已形成的钝化层去除，以便于进行后续操作。

第二种：下文将仅描述第二种情况与第一种情况不同的地方。如图21所示，在相邻两层第一凹口的间距为0的情况下，在按照上述第一种方式形成的目标层数的第二凹口中，除位于底层的第二凹口外，形成其余每层第二凹口后，并且在至少对形成有第二凹口的第一鳍状结构进行钝化处理前，该半导体器件的制造方法还包括步骤：如图13和图17所示，自暴露在外的第二凹口16的底部向下刻蚀第二目标深度，以形成第三鳍状结构19。并且，上述至少对形成有第二凹口16的第一鳍状结构15进行钝化处理包括：如图14和图18所示，对形成有第二凹口16的第一鳍状结构15、以及对第三鳍状结构19进行钝化处理，以形成覆盖在第一鳍状结构15和第三鳍状结构19外周的钝化层17。

具体来说，在上述第二种情况下，在目标层数的第二凹口中，除了形成底层的第二凹口之外，在形成其余每层第二凹口后均在掩膜层的掩膜作用下，采用干法刻蚀或湿法刻蚀工艺，自当前暴露在外的第二凹口的底部向下刻蚀第二目标深度，以形成第三鳍状结构。其中，该第三鳍状结构的存在可以为后续对鳍部进行湿法刻蚀形成沟道区的过程中，调整所形成的沟道部的形状留出相应的调整余量，便于根据实际需求调控最终形成的沟道部的尺寸。基于此，上述第二目标深度的大小可以根据实际制造精度、以及实际应用场景进行确定，此处不做具体限定。例如：上述第二目标深度的范围可以为大于0、且小于等于30nm。

下面以鳍部沿宽度方向的两侧具有三层间隔分布第一凹口为例，对采用第二种方式形成鳍部的制造过程进行说明：如图13所示，在采用上述第一种方式形成第一层第二凹口16后，可以在掩膜层14的掩膜作用下，采用干法或湿法刻蚀等工艺，继续向下刻蚀第二目标深度，以形成第三鳍状结构19。其中，第三鳍状结构19的形成方式可以参考前文所述的第一鳍状结构15的形成方式，此处不再赘述。如图14所示，对形成有第二凹口16的第一鳍状结构15、以及对第三鳍状结构19进行钝化处理，以形成覆盖在第一鳍状结构15和第三鳍状结构19外周的钝化层17。如图15所示，采用上述第一种方式在第一层第三鳍状结构19下方形成另一第一鳍状结构15。并如图16所示，采用上述第一种方式对暴露在钝化层17之外的第一鳍状结构15进行各向同性刻蚀，以形成第二层第二凹口16。然后如图17和图18所示，重复上述第三鳍状结构19和钝化层17的形成过程，形成第二层第三鳍状结构19和第二层钝化层17。并如图19和图20所示，采用上述第一种方式形成底层第二凹口16，获得第二鳍状结构18。最后如图21所示，采用干法刻蚀或湿法刻蚀等工艺，去除已形成的钝化层。

如图22中的(1)至(3)部分所示，在形成第二鳍状结构18后，可以在掩膜层14的掩膜作用下，继续向下刻蚀一定深度，以形成用于制造浅槽隔离结构的空间。其中，如图22中的(1)部分所示，若应变缓冲层12的厚度较大，则仅需要刻蚀部分深度的应变缓冲层12即可。如图22中的(2)部分所示，若应变缓冲层12的厚度适中，则刻蚀至应变缓冲层12的底部即可。如图22中的(3)部分所示，若应变缓冲层12的厚度较小，则在刻穿应变缓冲层12后，还需要继续向下刻蚀部分深度的半导体基底11。接着如图23所示，可以采用化学气相沉积和刻蚀等工艺，在应变缓冲层12的剩余部分上，或者在半导体基底11上形成浅槽隔离结构20。第二鳍状结构18暴露在浅槽隔离结构20外。最后去除掩膜层。

其中，本发明实施例提供的制造方法中，对钝化层的去除、以及刻蚀形成制造浅槽隔离结构的空间，这两个操作的执行先后顺序不做具体限定。

在实际的应用过程中，通常采用替代栅工艺形成半导体器件包括的栅堆叠结构，以提高所制造的栅堆叠结构的形成质量。在此情况下，在形成浅槽隔离结构后，并在进行后续操作前，上述半导体器件的制造方法还包括以下步骤：

如图24中的(1)和(2)部分所示，在形成牺牲栅22前，可以采用化学气相沉积和刻蚀等工艺，形成覆盖在第二鳍状结构18位于第三区域183的部分上的牺牲氧化层21。该牺牲氧化层21填充满第一凹口27。基于此，因牺牲氧化层21与鳍部26之间的刻蚀选择比较大，且牺牲氧化层21便于去除，故牺牲氧化层21的存在可以防止因后续去除牺牲栅22时的杂质残留在第一凹口27内而影响半导体器件的良率。

该牺牲氧化层的材料可以为二氧化硅等便于去除的氧化物介电材料。另外该牺牲氧化层的厚度可以大于等于第一凹口的深度，以便于将第一凹口填充满。

当然，若后续形成的牺牲栅的材料便于去除、且不会残留在第一凹口内，也可以不用形成该牺牲氧化层。

如图24中的(1)和(2)部分所示，可以采用化学气相沉积和刻蚀等工艺，形成横跨在第二鳍状结构18位于第三区域的部分上的牺牲栅22和栅极侧墙23。栅极侧墙23至少形成在牺牲栅22沿长度方向的两侧。该牺牲栅22的材料可以为多晶硅等材料。栅极侧墙23的材料和规格可以参考前文，此处不做再赘述。

需要说明的是，如图24中的(1)和(2)部分所示，在形成有牺牲氧化层21的情况下，上述牺牲栅22和栅极侧墙23形成在牺牲氧化层21上。在没有形成牺牲氧化层的情况下，上述牺牲栅和栅极侧墙直接横跨在第二鳍状结构位于第三区域的部分上。

如图25和图26所示，对第二鳍状结构18位于第一区域和第二区域内的部分进行处理，以形成源区24和漏区25。

在实际的应用过程中，可以在牺牲栅和栅极侧墙的掩膜作用下，采用离子注入工艺直接对第二鳍状结构位于第一区域和第二区域内的部分进行处理，形成源区和漏区。或者，如图25所示，可以在牺牲栅22和栅极侧墙23的掩膜作用下，采用干法刻蚀或湿法刻蚀等工艺，去除第二鳍状结构位于第一区域和第二区域内的部分。如图26所示，接着可以采用源漏外延方式在鳍部26沿长度的两侧分别形成源区24和漏区25。

其中，如图26所示，形成源区24和漏区25后，应变缓冲层的剩余部分形成应变缓冲结构121。

如图27所示，可采用化学气相沉积和化学机械抛光等工艺，形成覆盖在半导体基底11上的介电层28，介电层28的顶部与牺牲栅22的顶部平齐。该介电层28的材料可以参考前文，此处不再赘述。

如图28中的(1)和(2)部分所示，接着可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅。

其中，若在形成牺牲栅前，形成了上述牺牲氧化层，则去除牺牲栅后，并在执行后续操作前，上述半导体器件的制造方法还包括步骤：如图28中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲氧化层，以暴露出鳍部26。

如图29中的(1)和(2)部分所示，采用湿法刻蚀工艺，对鳍部进行处理，以形成沟道区29。

在实际的应用过程中，当采用湿法刻蚀工艺对鳍部进行处理时，因刻蚀液在[111]晶向的腐蚀速率比其它晶向的腐蚀速率慢，故在对形成有第一凹口的鳍部进行刻蚀过程中，鳍部沿其它晶向的部分以相对较快的速率被刻蚀掉，而鳍部沿[111]晶向的部分的被刻蚀量较小，从而使得沟道区包括的每层沟道部的外表面均为{111}晶面。

其中，上述湿法刻蚀工艺所采用的刻蚀液种类和温度可以根据沟道区的材料进行确定。例如：在沟道区的材料为Si_1-xGe_x、且0.5≤x≤1的情况下，可以采用湿法刻蚀工艺，并通过碱性刻蚀溶液，对鳍部进行处理。该碱性刻蚀溶液的温度可以为10℃至70℃。具体的，上述碱性刻蚀溶液可以为氨水、四甲基氢氧化铵溶液或氢氧化钠溶液等。

如图30中的(1)和(2)部分所示，可以采用原子层沉积等工艺，形成环绕在每层沟道部291外周的栅堆叠结构30，获得半导体器件。该栅堆叠结构30的材料可以参考前文，此处不再赘述。

与现有技术相比，本发明实施例提供的半导体器件的制造方法的有益效果可以参考本发明实施例提供的半导体器件的有益效果分析，此处不再赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (14)

1.一种半导体器件，其特征在于，包括：半导体基底，

有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层间隔设置的沟道部；位于底层的所述沟道部与所述半导体基底之间具有空隙，每层所述沟道部的所有外表面均为{111}晶面；

栅堆叠结构，环绕在每层所述沟道部的外周。

2.根据权利要求1所述的半导体器件，其特征在于，所述沟道区的材料为Si_1-xGe_x，0.5≤x≤1；

所述半导体器件还包括形成在所述半导体基底上的应变缓冲结构；所述有源结构和至少部分所述栅堆叠结构形成在所述应变缓冲结构上。

3.根据权利要求2所述的半导体器件，其特征在于，所述应变缓冲结构的材料为Si_{1- y}Ge_y，0.3≤y≤0.8；∣x-y∣≥0.2。

4.根据权利要求1～3任一项所述的半导体器件，其特征在于，每层所述沟道部的尺寸相同；和/或，

每层所述沟道部的高度为6nm至30nm。

5.一种半导体器件的制造方法，其特征在于，包括：

提供一半导体基底；

在所述半导体基底上形成有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层间隔设置的沟道部；位于底层的所述沟道部与所述半导体基底之间具有空隙，每层所述沟道部的所有外表面均为{111}晶面；

形成环绕在每层所述沟道部外周的栅堆叠结构。

6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述在所述半导体基底上形成有源结构，包括：

在所述半导体基底上形成鳍部；所述鳍部沿宽度方向的两侧形成有目标层数的第一凹口；目标层数的所述第一凹口沿所述半导体基底的厚度方向分布；所述目标层数比所述沟道区包括的所述沟道部的层数多一层；

采用湿法刻蚀工艺，对所述鳍部进行处理，以形成所述沟道区。

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述沟道区的材料为Si_1-xGe_x，0.5≤x≤1。

8.根据权利要求7所述的半导体器件的制造方法，其特征在于，采用所述湿法刻蚀工艺，并通过碱性刻蚀溶液，对所述鳍部进行处理；所述碱性刻蚀溶液的温度为10℃至70℃。

9.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述在所述半导体基底上形成鳍部，包括：

在所述半导体基底上依次形成应变缓冲层和有源层；

在所述有源层的部分区域上形成掩膜层；

在所述掩膜层的掩膜作用下，并沿靠近所述半导体基底的方向，自所述有源层的顶部向下刻蚀第一目标深度，以形成第一鳍状结构；

至少在所述掩膜层的掩膜作用下，对所述第一鳍状结构沿宽度方向的两侧进行各向同性刻蚀，以形成第二凹口；

至少对形成有所述第二凹口的第一鳍状结构进行钝化处理，以形成至少覆盖在所述第一鳍状结构外周的钝化层；

至少依次重复所述第一鳍状结构、所述第二凹口和所述钝化层的形成操作，直至在所述半导体基底上形成第二鳍状结构；所述第二鳍状结构沿宽度方向的两侧形成有所述目标层数的所述第二凹口；沿所述第二鳍状结构的长度方向，所述第二鳍状结构具有第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；所述第二鳍状结构位于第三区域内的部分为所述鳍部。

10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述目标层数的第二凹口中，除位于底层的所述第二凹口外，形成其余每层所述第二凹口后，至少对形成有所述第二凹口的第一鳍状结构进行所述钝化处理前，所述半导体器件的制造方法还包括：自暴露在外的所述第二凹口的底部向下刻蚀第二目标深度，以形成第三鳍状结构；

所述至少对形成有所述第二凹口的第一鳍状结构进行钝化处理包括：对形成有所述第二凹口的第一鳍状结构、以及对所述第三鳍状结构进行所述钝化处理，以形成覆盖在所述第一鳍状结构和所述第三鳍状结构外周的钝化层。

11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述第二目标深度的范围为大于0、且小于等于30nm。

12.根据权利要求9～11任一项所述的半导体器件的制造方法，其特征在于，采用干法刻蚀工艺，并通过HBr和Cl₂基气体自所述有源层的顶部向下刻蚀所述第一目标深度；和/或，

采用干法刻蚀工艺，并通过SF₆基气体对所述第一鳍状结构沿宽度方向的两侧进行所述各向同性刻蚀；和/或，

通过O₂基气体对形成有所述第二凹口的第一鳍状结构进行所述钝化处理。

13.根据权利要求9～11任一项所述的半导体器件的制造方法，其特征在于，所述在所述半导体基底上形成第二鳍状结构后，所述采用湿法刻蚀工艺，对所述鳍部进行处理前，所述半导体器件的制造方法还包括：

形成横跨在所述第二鳍状结构位于所述第三区域的部分上的牺牲栅和栅极侧墙；所述栅极侧墙至少形成在所述牺牲栅沿长度方向的两侧；

对所述第二鳍状结构位于所述第一区域和所述第二区域内的部分进行处理，以形成所述源区和所述漏区；

形成覆盖在所述半导体基底上的介电层，所述介电层的顶部与所述牺牲栅的顶部平齐；

去除所述牺牲栅。

14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述在所述半导体基底上形成第二鳍状结构后，所述形成横跨在所述第二鳍状结构位于所述第三区域的部分上的牺牲栅和栅极侧墙前，所述半导体器件的制造方法还包括：形成覆盖在所述第二鳍状结构位于所述第三区域的部分上的牺牲氧化层；所述牺牲氧化层填充满所述第一凹口；

所述去除所述牺牲栅后，所述采用湿法刻蚀工艺，对所述鳍部进行处理前，所述半导体器件的制造方法还包括：去除所述牺牲氧化层。

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