CN110896055A - 一种堆叠纳米线或片环栅cmos器件的制备方法 - Google Patents
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Abstract
本发明公开了一种堆叠纳米线或片环栅CMOS器件的制备方法，包括如下步骤：沿第一方向，在半导体衬底上形成若干鳍状结构；其中，鳍状结构包括鳍部，以及位于鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构；沿第二方向，在若干鳍状结构上形成牺牲栅、侧墙和源/漏区；去除牺牲栅；并选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构；对剩余第一材料刻蚀结构和第二材料刻蚀结构进行形貌调整处理，形成P阱区的第一沟道区和N阱区的第二沟道区；对第一沟道区和第二沟道区进行钝化处理，形成界面钝化层；在界面钝化层上形成栅极介质层和栅极。实现对N/PMOS分别对应不同导电沟道的CMOS器件制备，提高器件性能。
Description
技术领域
本发明涉及半导体制备技术领域，具体涉及一种堆叠纳米线或片环栅CMOS器件的制备方法。
背景技术
随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。
但是，若采用Ge基制备NMOS器件，则存在界面态较差、源漏接触电阻高、N型杂质固浓度低以及扩散快等问题；因此SiGe或Ge高迁移率材料一般作为PMOS器件的导电沟道；而NMOS器件采用应变Si、较低Ge含量的SiGe或Ⅲ-Ⅴ族材料制备导电沟道；现有的堆叠纳米线或片环栅CMOS器件的制备方法难以实现对N/PMOS分别对应不同导电沟道的CMOS器件的制备。
发明内容
为了克服现有的堆叠纳米线或片环栅CMOS器件的制备方法难以实现对N/PMOS分别对应不同导电沟道的CMOS器件制备的技术问题，本发明提供一种堆叠纳米线或片环栅CMOS器件的制备方法。
本发明所述的堆叠纳米线或片环栅CMOS器件的制备方法，包括如下步骤：
沿第一方向，在半导体衬底上形成若干鳍状结构；其中，鳍状结构包括鳍部，以及位于鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构，半导体衬底包括N阱区和P阱区；
沿第二方向，在若干鳍状结构上形成牺牲栅，以及牺牲栅两侧的侧墙；并在侧墙两侧的鳍状结构上刻蚀并生长源漏延伸层，形成源/漏区；
去除牺牲栅；并选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构；仅保留N阱区的第二材料刻蚀结构，以及P阱区的第一材料刻蚀结构；
对P阱区的第一材料刻蚀结构，以及N阱区的第二材料刻蚀结构进行形貌调整处理，形成P阱区的第一沟道区，以及N阱区的第二沟道区；
对第一沟道区和第二沟道区进行钝化处理，形成界面钝化层；
在界面钝化层上形成栅极介质层和栅极。
优选地，在半导体衬底上形成若干鳍状结构的步骤包括：
提供半导体衬底；
在半导体衬底上形成交替堆叠的第一材料层和第二材料层；第一材料层为Si1-xGex，第二材料层为Si1-yGey；其中，0≤x≤0.7，0.4≤y≤1；
沿所述第一方向，在半导体衬底上形成鳍部、第一材料刻蚀结构和第二材料刻蚀结构。
优选地，在形成鳍状结构后，并在形成牺牲栅前，还包括步骤：
在已形成的结构上沉积浅槽隔离；
对已形成的结构进行低温退火处理；并对浅槽隔离依次进行平坦化处理和腐蚀处理，露出鳍状结构。
优选地，在半导体衬底上形成交替堆叠的第一材料层和第二材料层前，在硅衬底上形成应变缓冲层，应变缓冲层的层厚为0.5至3.5μm；其中，应变缓冲层为Si1-zGez；其中，0≤z≤0.8。
优选地，第一材料层的层厚为5至25nm；第二材料层的层厚为5至25nm。
优选地，采用炉管退火、快速退火或激光退火中的任意一种或几种的组合，对已形成的结构进行低温退火处理。
优选地，炉管退火的退火温度为400至800℃，退火时间为20至60min；
快速退火的退火温度为500至850℃，退火时间为10至60s；
激光退火的退火温度为950至1150℃，退火时间为2ns至1000ns。
优选地，选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构的步骤包括：
在栅极区域内的P阱区上形成第一光刻胶掩膜；
选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构；
去除第一光刻胶掩膜，并在栅极区域内的N阱区上形成第二光刻胶掩膜；
选择性去除位于栅极区域内的P阱区上的第二材料刻蚀结构；并去除第二光刻胶掩膜。
优选地，选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构的步骤包括：
在已形成的结构上沉积第一硬掩膜层，并采用光刻工艺在P阱区的第一硬掩膜上形成第一光刻胶掩膜；
去除N阱区的第一硬掩膜；并去除P阱区上的第一光刻胶掩膜，以及选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构；
去除P阱区的第一硬掩膜；并在已形成的结构上沉积第二硬掩膜层，以及在N阱区的第二硬掩膜上形成第二光刻胶掩膜；
去除P阱区的第二硬掩膜；并去除N阱区上的第二光刻胶掩膜，以及选择性去除位于栅极区域内的P阱区上的第二材料刻蚀结构；
去除N阱区的第二硬掩膜。
优选地，形貌调整处理的退火温度为350至750℃，退火时间为15至60min；
在N2、H2或N2和H2的混合气体中对P阱区的第一材料刻蚀结构，以及N阱区的第二材料刻蚀结构进行形貌调整处理；其中，混合气体中N2和H2的体积比为：1:1至100:1。
优选地，钝化处理的钝化温度为300至450℃，钝化时间为1至15min，钝化气体为O3，或者O3与O2的混合气体；其中，混合气体中的O3与O2的体积比为：1:10至10:1。
优选地，半导体衬底为硅衬底或SOI衬底；栅极介质层为高介电常数层，所述栅极为金属栅。
综上所述，本发明提供的堆叠纳米线或片CMOS器件的制备方法，在半导体衬底上形成交替堆叠的第一材料层和第二材料层，其中，第一材料层和第二材料层中Ge的含量不同，后续在完成浅槽隔离的沉积、低温退火、平坦化、腐蚀，以及牺牲栅、侧墙的形成、牺牲栅的去除等操作后，分别对N阱区和P阱区上第一材料刻蚀结构或第二材料刻蚀结构进行选择性去除，这样在N阱区上仅保留了第二材料刻蚀结构，以及仅在P阱区上保留了第一材料刻蚀结构，即实现了在NMOS和PMOS中形成不同Ge含量导电沟道的制备，再进行形貌调整处理、钝化处理以及栅极介质层和栅极的形成等操作后，即可完成对堆叠纳米线或片CMOS器件的制备，此CMOS器件中，PMOS器件的第二沟道中Ge的含量较高，具备高迁移率等优点，同时，NMOS器件的第一沟道中Ge的含量较低，不会导致NMOS器件的源漏接触电阻高，以及N型杂质固浓度低等问题；实现对N/PMOS阈值的控制，提高器件整体性能。
附图说明
图1是本发明涉及的堆叠纳米线或片环栅CMOS器件的制备方法流程图；
图2至图18是本发明涉及的堆叠纳米线或片环栅CMOS器件的制备方法每一步骤对应的结构立体图或结构剖视图。
其中，1为半导体衬底，101为P阱区，102为N阱区，2为第一材料层，3为第二材料层，4为鳍状结构，41为鳍部，42为第一材料刻蚀结构，43为第二材料刻蚀结构，5为浅槽隔离，6为牺牲栅，7为侧墙，8为第一沟道区，9为第二沟道区，10为界面钝化层，11为栅极介质层，12为栅极，13为应变缓冲层。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
为了克服现有的堆叠纳米线或片环栅CMOS器件的制备方法难以实现对N/PMOS分别对应不同导电沟道的CMOS器件制备的技术问题，本发明提供一种堆叠纳米线或片环栅CMOS器件的制备方法；其中，在半导体衬底上形成鳍部，以及交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构后，对NMOS区域进行选择性覆盖，选择性去除PMOS区域内的第一材料刻蚀结构；之后对PMOS区域进行选择性覆盖，去除NMOS区域内的第二材料刻蚀结构；仅保留NMOS区域内第一材料刻蚀结构，以及PMOS区域内的第二材料刻蚀结构，再经过后续的形貌调整处理、钝化处理，以及栅极介质层和栅极的形成；即可实现对N/PMOS分别对应不同导电沟道的CMOS器件的制备。
具体地，如图1所示，本发明所述的堆叠纳米线或片环栅CMOS器件的制备方法，包括如下步骤：
S1、沿第一方向，在半导体衬底1上形成若干鳍状结构4；其中，鳍状结构4包括鳍部41，以及位于鳍部41上交替堆叠的第一材料刻蚀结构42和第二材料刻蚀结构43，半导体衬底1包括N阱区102和P阱区101；
具体地，在半导体衬底1上形成若干鳍状结构4的步骤包括：
S11、如图2所示，提供半导体衬底1；
具体地，半导体衬底1可为硅衬底或SOI衬底；
S12、在半导体衬底1上形成交替堆叠的第一材料层2和第二材料层3；第一材料层2为Si1-xGex，第二材料层3为Si1-yGey；其中，0≤x≤0.7，0.4≤y≤1；
本步骤中，可以采用减压外延或分子束外延工艺，先在半导体衬底1上外延生长一层第一材料层2，之后在第一材料层2上外延生长一层第二材料层3，根据实际情况，还可以在半导体衬底1上外延若干层，由第一材料层2和第二材料层3交替堆叠的叠层。需要说明的是，上述交替堆叠的第一材料层2和第二材料层3的操作是先形成第一材料层2，后形成第二材料层3，也可以是先在半导体衬底1上形成第二材料层3，后形成第一材料层2。
具体地，第一材料层2的层厚为5至25nm；第二材料层3的层厚为5至25nm。需要说明的是，第一材料层2的层厚与第二材料层3的层厚可以相同，也可以不同；二者的层厚可以根据具体情况设置，在此不作具体限定。
优选地，第一材料层2为Si1-xGex时，x的优选取值范围为0.15≤x≤0.3，第一材料层2的优选层厚范围为10至20nm；第一材料层2优选的外延生长的层数为2或3层；第二材料层3为Si1-yGey时，y的优选取值范围为0.7≤y≤0.8，第二材料层3的优选层厚范围为10至20nm；第二材料层3优选的外延生长的层数为2或3层。
S13、如图3和图9所示，沿第一方向，在半导体衬底1上形成鳍部41、第一材料刻蚀结构42和第二材料刻蚀结构43。
本步骤中，可以采用干法各向异性刻蚀第一材料层2、第二材料层3和半导体衬底1，形成若干鳍状结构4；其中，鳍部41是刻蚀半导体衬底1形成的突出结构部分，第一材料刻蚀结构42是刻蚀第一材料层2形成的突出结构部分，第二材料刻蚀结构43是刻蚀第二材料层3形成的突出结构部分；
在其他可选实施例中，在半导体衬底1上形成交替堆叠的第一材料层2和第二材料层3前；通过外延生长的方式，在硅衬底上形成一层应变缓冲层13，即在半导体衬底1上依次形成应变缓冲层13，以及由第一材料层2和第二材料层3交替堆叠形成的叠层；相比于在半导体衬底1上直接形成第一材料层2或第二材料层3的方式，应变缓冲层13的存在可以为第一沟道和第二沟道提供应力。
具体地，应变缓冲层13为Si1-zGez；应变缓冲层13的层厚为0.5至3.5μm；其中，0.25≤z≤0.6；其中，应变缓冲层13中Ge的浓度可以为均匀分布，还可以是越远离半导体衬底1，Ge的浓度越高。
优选地，Ge的厚度每增加1μm，应变缓冲层13中Ge的浓度增加10%。
进一步地，为方便后续操作，在应变缓冲层13外延生长后，采用化学机械抛光等工艺对其进行平坦化，改善其表面的粗糙度。
需要说明的是，如图4和图10所示，若在半导体衬底1上形成了应变缓冲层13，则可以采用干法各向异性刻蚀第一材料层2、第二材料层3和应变缓冲层13，形成若干鳍状结构4；其中，与上述未在半导体衬底1上形成应变缓冲层13的操作不同的是，鳍部41是刻蚀应变缓冲层13形成的突出结构部分。
进一步地，在形成鳍状结构4后，并在形成牺牲栅6前，还包括步骤：
在已形成的结构上沉积浅槽隔离5；
对已形成的结构进行低温退火处理；并对浅槽隔离5依次进行平坦化处理和腐蚀处理，露出鳍状结构4。
本步骤中，待鳍状结构4形成后，需要在若干鳍状结构4之间的沟槽内淀积浅槽隔离5；待浅槽隔离5淀积后，需要先对已形成的结构进行低温退火处理，以修复半导体衬底1或应变缓冲层13在刻蚀之后表面的损伤，以及平滑半导体衬底1或应变缓冲层13刻蚀之后的拐角；之后可以采用化学机械抛光等工艺，对浅槽隔离5进行平坦化处理，直至鳍状结构4的顶部，以确保在后续对其进行腐蚀处理时，各沟槽内的浅槽隔离5腐蚀深度相同，即确保后续完成腐蚀处理后，露出的各鳍状结构4高度相同。
具体地，浅槽隔离5的材料可为SiN、Si3N4、SiO2或SiCO，其沉积的厚度应足以埋入突出的鳍状结构4；可以采用炉管退火、快速退火或激光退火中的任意一种或几种的组合，对已形成的结构进行低温退火处理；可以采用DHF溶液对浅槽隔离5进行腐蚀处理。
其中，采用炉管退火的退火温度为400至800℃，退火时间为20至60min；
采用快速退火的退火温度为500至850℃，退火时间为10至60s；
采用激光退火的退火温度为950至1150℃，退火时间为2ns至1000ns。
需要说明的是，为方便后续进行释放，浅槽隔离5在经腐蚀处理后，其顶部的高度应低于鳍部41的顶部高度。
S2、如图5和图6所示，沿第二方向，在若干鳍状结构4上形成牺牲栅6，以及牺牲栅6两侧的侧墙7；并在侧墙7两侧的鳍状结构4上刻蚀并生长源漏延伸层，形成源/漏区；
本步骤中，在若干鳍状结构4上沉积牺牲栅6的栅极材料，之后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀栅极材料形成牺牲栅6；再沉积侧墙7的侧墙材料，之后刻蚀侧墙材料形成侧墙7；待侧墙7形成后，先刻蚀牺牲栅6两侧的鳍状结构4，形成凹陷区；再在牺牲栅6两侧的凹陷区内生长源漏区材料，形成源/漏区。
具体地，栅极材料可以为多晶硅；侧墙材料可以为SiO2。
进一步地，待源/漏区形成后，在已形成的结构上沉积一层氧化介质层，并对其进行平坦化处理，直至牺牲栅6的顶部；具体地，氧化介质层可以为SiO2，氧化介质层的淀积高度应足以埋入突出的牺牲栅6。
S3、如图7和图8所示，去除牺牲栅6；并选择性去除位于栅极区域内的N阱区102上的第一材料刻蚀结构42，以及P阱区101上的第二材料刻蚀结构43；仅保留N阱区102的第二材料刻蚀结构43，以及P阱区101的第一材料刻蚀结构42；
具体地，选择性去除位于栅极区域内的N阱区102上的第一材料刻蚀结构42，以及P阱区101上的第二材料刻蚀结构43的步骤包括：
S311、在栅极区域内的P阱区101上形成第一光刻胶掩膜；
S312、如图11和图12所示，选择性去除位于栅极区域内的N阱区102上的第一材料刻蚀结构42；
S313、去除第一光刻胶掩膜，并在栅极区域内的N阱区102上形成第二光刻胶掩膜；
S314、如图13和图14所示，选择性去除位于栅极区域内的P阱区101上的第二材料刻蚀结构43；如图15和图16所示，并去除第二光刻胶掩膜。
步骤S312和步骤S314中对第一材料层2或第二材料层3的选择性去除可以采用TMAH等碱性溶液实现。
需要说明的是，图11至图14示出的是，在步骤S312或步骤S314中，沿第二方向，所形成结构的剖视图。
在其他可选实施例中，选择性去除位于栅极区域内的N阱区102上的第一材料刻蚀结构42，以及P阱区101上的第二材料刻蚀结构43的步骤还可以为：
S321、在已形成的结构上沉积第一硬掩膜层，并采用光刻工艺在P阱区101的第一硬掩膜上形成第一光刻胶掩膜；
S322、去除N阱区102的第一硬掩膜；并去除P阱区101上的第一光刻胶掩膜，以及选择性去除位于栅极区域内的N阱区102上的第一材料刻蚀结构42；
S323、去除P阱区101的第一硬掩膜；并在已形成的结构上沉积第二硬掩膜层，以及在N阱区102的第二硬掩膜上形成第二光刻胶掩膜；
S324、去除P阱区101的第二硬掩膜；并去除N阱区102上的第二光刻胶掩膜，以及选择性去除位于栅极区域内的P阱区101上的第二材料刻蚀结构43；
S325、去除N阱区102的第二硬掩膜。
具体地，第一硬掩膜和第二硬掩膜可以为SiO2、SiN或非晶碳等满足要求的任意一种现有材料。
需要说明的是，无论是步骤S311至S314，或是，步骤S321至步骤S325中阐述的操作方式，均是先在P阱区101上形成保护层、选择性去除N阱区102上的第一材料层2，再在N阱区102上形成保护层、选择性去除P阱区101上的第二材料层3；实际制备过程中，也可以先进行P阱区101上第二材料层3的的选择性去除；再进行N阱区102上第一材料层2的选择性去除。
S4、对P阱区101的第一材料刻蚀结构42，以及N阱区102的第二材料刻蚀结构43进行形貌调整处理，形成P阱区101的第一沟道区8，以及N阱区102的第二沟道区9；
本步骤中，可以对P阱区101的第一材料刻蚀结构42，以及N阱区102的第二材料刻蚀结构43一同进行形貌调整处理；也可以将二者分开进行形貌调整处理。
具体地，二者分开进行形貌调整处理的步骤可以为：在已形成的结构上沉积硬掩膜，并制备出覆盖NMOS区域的图形，去除PMOS区域的硬掩膜后，去除NMOS区域的光刻胶掩膜；并对第二材料刻蚀结构43进行形貌调整处理，形成第二沟道区9；去除NMOS区域的硬掩膜，再选择性覆盖PMOS区域，对NMOS区域内的第一材料刻蚀结构42进行形貌调整处理，形成第一沟道区8；需要说明的是，对第一材料刻蚀结构42和第二材料刻蚀结构43分开进行形貌调整处理的顺序，可根据实际情况进行调整。
其中，形貌调整处理的退火温度为350至750℃，退火时间为15至60min；
在N2、H2或N2和H2的混合气体中对P阱区101的第一材料刻蚀结构42，以及N阱区102的第二材料刻蚀结构43进行形貌调整处理；其中，混合气体中N2和H2的体积比为：1:1至100:1。
S5、对第一沟道区8和第二沟道区9进行钝化处理，形成界面钝化层10；
具体地，钝化处理的钝化温度为300至450℃，钝化时间为1至15min，钝化气体为O3，或者O3与O2的混合气体；其中，混合气体中的O3与O2的体积比为：1:10至10:1。钝化处理后，形成的界面钝化层10的层厚为0.2至1nm；以调整第一沟道区8和第二沟道区9的界面特性。
S6、如图17和图18所示，在界面钝化层10上形成栅极介质层11和栅极12。
本步骤中，在栅极区域内的界面钝化层10上沉积一层栅极介质层11，沉积之后，在栅极介质层11上形成栅极12，
具体地，栅极介质层11可为高介电常数层，栅极12可为金属栅；其中，高介电常数层可HfO2（二氧化铪）、ZrO2（二氧化锆）、TiO2（二氧化钛）或Al2O3（三氧化二铝）等介电常数较高的材料；栅极12可为TaN（氮化钽）、TiN(氮化钛)、TiAlC（碳铝钛）等满足要求的任意一种或几种物质的叠层；NMOS区域的栅极材料与PMOS区域的栅极材料可以相同，也可以不同。
示例的，当NMOS区域的栅极材料与PMOS区域的栅极材料不同时的操作步骤为：先淀积NMOS区域的金属栅极材料，通过选择性腐蚀去除PMOS区域上淀积的金属栅极材料，再进行PMOS区域金属栅的淀积；以实现对NMOS和PMOS器件不同阈值的控制。
优选地，栅极介质层11为Al2O3和HfO2的叠层。
综上所述，本发明提供的堆叠纳米线或片CMOS器件的制备方法，在半导体衬底1上形成交替堆叠的第一材料层2和第二材料层3，其中，第一材料层2和第二材料层3中Ge的含量不同，后续在完成浅槽隔离5的沉积、低温退火、平坦化、腐蚀，以及牺牲栅6、侧墙7的形成、牺牲栅6的去除等操作后，分别对N阱区102和P阱区101上第一材料刻蚀结构42或第二材料刻蚀结构43进行选择性去除，这样在N阱区102上仅保留了第二材料刻蚀结构43，以及仅在P阱区101上保留了第一材料刻蚀结构42，即实现了在NMOS和PMOS中形成不同Ge含量导电沟道的制备，再进行形貌调整处理、钝化处理以及栅极介质层11和栅极12的形成等操作后，即可完成对堆叠纳米线或片CMOS器件的制备，此CMOS器件中，PMOS器件的第二沟道中Ge的含量较高，具备高迁移率等优点，同时，NMOS器件的第一沟道中Ge的含量较低，不会导致NMOS器件的源漏接触电阻高，以及N型杂质固浓度低等问题；提高器件整体性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，包括如下步骤：
沿第一方向，在半导体衬底上形成若干鳍状结构；其中，所述鳍状结构包括鳍部，以及位于所述鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构，所述半导体衬底包括N阱区和P阱区；
沿第二方向，在若干所述鳍状结构上形成牺牲栅，以及所述牺牲栅两侧的侧墙；并在所述侧墙两侧的鳍状结构上刻蚀并生长源漏延伸层，形成源/漏区；
去除所述牺牲栅；并选择性去除位于栅极区域内的所述N阱区上的第一材料刻蚀结构，以及所述P阱区上的第二材料刻蚀结构；仅保留所述N阱区的第二材料刻蚀结构，以及所述P阱区的第一材料刻蚀结构；
对所述P阱区的第一材料刻蚀结构，以及所述N阱区的第二材料刻蚀结构进行形貌调整处理，形成所述P阱区的第一沟道区，以及所述N阱区的第二沟道区；
对所述第一沟道区和第二沟道区进行钝化处理，形成界面钝化层；
在所述界面钝化层上形成栅极介质层和栅极。
2.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，在所述半导体衬底上形成若干所述鳍状结构的步骤包括：
提供半导体衬底；
在所述半导体衬底上形成交替堆叠的第一材料层和第二材料层；所述第一材料层为Si1-xGex，所述第二材料层为Si1-yGey；其中，0≤x≤0.7，0.4≤y≤1；
沿所述第一方向，在所述半导体衬底上形成所述鳍部、第一材料刻蚀结构和第二材料刻蚀结构。
3.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，在形成所述鳍状结构后，并在形成牺牲栅前，还包括步骤：
在已形成的结构上沉积浅槽隔离；
对已形成的结构进行低温退火处理；并对所述浅槽隔离依次进行平坦化处理和腐蚀处理，露出所述鳍状结构。
4.根据权利要求2所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，在所述半导体衬底上形成交替堆叠的第一材料层和第二材料层前，在所述硅衬底上形成应变缓冲层，所述应变缓冲层的层厚为0.5至3.5μm；所述应变缓冲层为Si1-zGez；其中，0≤z≤0.8。
5.根据权利要求2所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，所述第一材料层的层厚为5至25nm；所述第二材料层的层厚为5至25nm。
6.根据权利要求3所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，采用炉管退火、快速退火或激光退火中的任意一种或几种的组合，对所述已形成的结构进行所述低温退火处理。
7.根据权利要求6所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，所述炉管退火的退火温度为400至800℃，退火时间为20至60min；
所述快速退火的退火温度为500至850℃，退火时间为10至60s；
所述激光退火的退火温度为950至1150℃，退火时间为2ns至1000ns。
8.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，选择性去除位于所述栅极区域内的所述N阱区上的第一材料刻蚀结构，以及所述P阱区上的第二材料刻蚀结构的步骤包括：
在所述栅极区域内的P阱区上形成第一光刻胶掩膜；
选择性去除位于所述栅极区域内的所述N阱区上的第一材料刻蚀结构；
去除所述第一光刻胶掩膜，并在所述栅极区域内的N阱区上形成第二光刻胶掩膜；
选择性去除位于所述栅极区域内的所述P阱区上的第二材料刻蚀结构；并去除所述第二光刻胶掩膜。
9.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，选择性去除位于所述栅极区域内的所述N阱区上的第一材料刻蚀结构，以及所述P阱区上的第二材料刻蚀结构的步骤包括：
在已形成的结构上沉积第一硬掩膜层，并采用光刻工艺在所述P阱区的所述第一硬掩膜上形成第一光刻胶掩膜；
去除所述N阱区的所述第一硬掩膜；并去除所述P阱区上的第一光刻胶掩膜，以及选择性去除位于所述栅极区域内的所述N阱区上的第一材料刻蚀结构；
去除所述P阱区的所述第一硬掩膜；并在已形成的结构上沉积第二硬掩膜层，以及在所述N阱区的所述第二硬掩膜上形成第二光刻胶掩膜；
去除所述P阱区的所述第二硬掩膜；并去除所述N阱区上的第二光刻胶掩膜，以及选择性去除位于所述栅极区域内的所述P阱区上的第二材料刻蚀结构；
去除所述N阱区的所述第二硬掩膜。
10.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，所述形貌调整处理的退火温度为350至750℃，退火时间为15至60min；
在N2、H2或N2和H2的混合气体中对所述P阱区的第一材料刻蚀结构，以及所述N阱区的第二材料刻蚀结构进行所述形貌调整处理；其中，混合气体中N2和H2的体积比为：1:1至100:1。
11.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，所述钝化处理的钝化温度为300至450℃，钝化时间为1至15min，钝化气体为O3，或者O3与O2的混合气体；其中，混合气体中的O3与O2的体积比为：1:10至10:1。
12.根据权利要求1所述的堆叠纳米线或片环栅CMOS器件的制备方法，其特征在于，所述半导体衬底为硅衬底或SOI衬底；所述栅极介质层为高介电常数层，所述栅极为金属栅。
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| CN110896055B (zh) | 2022-08-30 |
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| PB01 | Publication | ||
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