CN111710717A - 一种半导体器件及其制作方法、电子设备 - Google Patents

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Abstract

本发明公开一种半导体器件及其制作方法、电子设备，涉及半导体技术领域，通过在堆叠结构与衬底之间形成隔离层，以抑制寄生沟道及源漏漏电，无须使用成本较高的绝缘体上硅衬底，降低了半导体器件的制作成本。所述半导体器件包括：衬底、隔离层、堆叠结构和栅堆叠结构。隔离层形成在衬底上。堆叠结构形成在隔离层上。堆叠结构包括源区、漏区、以及位于源区和漏区之间的至少一层纳米线或片。至少一层纳米线或片分别与源区和漏区接触。隔离层覆盖衬底的面积小于或等于堆叠结构覆盖衬底的面积。栅堆叠结构形成在至少一层纳米线或片的外周。所述半导体器件的制作方法用于制作上述技术方案所提供的半导体器件。本发明提供的半导体器件应用于电子设备中。

Description

一种半导体器件及其制作方法、电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、电子设备。
背景技术
为抑制寄生沟道及源漏漏电，在制作半导体器件时，一般会选择绝缘体上硅衬底作为半导体器件的衬底。半导体器件中的源区和漏区等结构形成在埋氧层上。而埋氧层为不导电的绝缘层，能够解决寄生沟道及源漏的漏电问题。
但是，因现有的绝缘体上硅衬底的成本较高，从而使得半导体器件的制作成本较高。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、电子设备，通过在堆叠结构与衬底之间形成隔离层，以抑制寄生沟道及源漏漏电，无须使用成本较高的绝缘体上硅衬底，从而降低了半导体器件的制作成本。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
衬底，
形成在衬底上的隔离层；
形成在隔离层上的堆叠结构，堆叠结构包括源区、漏区、以及位于源区和漏区之间的至少一层纳米线或片，至少一层纳米线或片分别与源区和漏区接触，隔离层覆盖衬底的面积小于或等于堆叠结构覆盖衬底的面积；
以及栅堆叠结构，栅堆叠结构形成在至少一层纳米线或片的外周。
与现有技术相比，本发明提供的半导体器件中在衬底与堆叠结构之间形成有隔离层。在栅堆叠结构加载适当电压的情况下，隔离层的存在可以使得源区与漏区仅通过纳米线或片导通，而不会与位于隔离层下的衬底导通，从而能够解决寄生沟道及源漏漏电的问题。同时，由于，隔离层为后续形成在衬底上的膜层，并非构成衬底的一部分，在上述情况下，在制作半导体器件过程中，可以采用成本比绝缘体上硅衬底低的硅衬底或锗硅衬底等其他满足要求的衬底，解决寄生沟道及源漏漏电问题的同时，还可以降低半导体器件的制作成本。
本发明还提供一种半导体器件的制作方法，该半导体器件的制作方法包括包括：
提供一衬底；
在衬底上形成隔离层；
在隔离层上形成堆叠结构，堆叠结构包括源区、漏区、以及位于源区和漏区之间的至少一层纳米线或片，至少一层纳米线或片分别与源区和漏区接触，隔离层覆盖衬底的面积小于或等于堆叠结构覆盖衬底的面积；
形成位于至少一层纳米线或片外周的栅堆叠结构。
与现有技术相比，本发明提供的半导体器件的制作方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
本发明还提供一种电子设备，该电子设备包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种半导体器件的结构示意图；
图2为本发明实施例中在衬底上形成待氧化材料层和预半导体材料层后一种结构示意图；
图3为本发明实施例中在衬底上形成待氧化材料层和预半导体材料层后另一种结构示意图；
图4为本发明实施例中在衬底上形成待氧化材料层、预半导体材料层和硅材料后结构示意图；
图5为本发明实施例中在衬底上形成待氧化层、半导体材料层和硬掩膜图形后一种结构示意图；
图6为本发明实施例中在衬底上形成待氧化层、半导体材料层和硬掩膜图形后另一种结构示意图；
图7为本发明实施例中在衬底上形成待氧化层、半导体材料层、硅层和硬掩膜图形后结构示意图；
图8为图5所示结构沿B-B向剖视图；
图9为图6所示结构沿B-B向剖视图；
图10为图7所示结构沿B-B向剖视图；
图11为图5所示结构沿A-A向剖视图；
图12为图6所示结构沿A-A向剖视图；
图13为图7所示结构沿A-A向剖视图；
图14为本发明实施例中形成隔离层后第一种沿B-B向结构剖视图；
图15为本发明实施例中形成隔离层后第二种沿B-B向结构剖视图；
图16为本发明实施例中形成隔离层后第三种沿B-B向结构剖视图；
图17为本发明实施例中形成隔离层后第一种沿A-A向结构剖视图；
图18为本发明实施例中形成隔离层后第二种沿A-A向结构剖视图；
图19为本发明实施例中形成隔离层后第三种沿A-A向结构剖视图；
图20为本发明实施例中去除硬掩膜图形以及半导体材料层被氧化的部分后一种沿B-B向结构剖视图；
图21为本发明实施例中去除硬掩膜图形以及半导体材料层被氧化的部分后另一种沿B-B向结构剖视图；
图22为本发明实施例中去除硬掩膜图形、半导体材料层以及硅层被氧化的部分后沿B-B向结构剖视图；
图23为本发明实施例中去除硬掩膜图形以及半导体材料层被氧化的部分后一种沿A-A向结构剖视图；
图24为本发明实施例中去除硬掩膜图形以及半导体材料层被氧化的部分后另一种沿A-A向结构剖视图；
图25为本发明实施例中去除硬掩膜图形、半导体材料层以及硅层被氧化的部分后另一种沿A-A向结构剖视图；
图26为本发明实施例中形成浅槽隔离后第一种沿B-B向结构剖视图；
图27为本发明实施例中形成浅槽隔离后第二种沿B-B向结构剖视图；
图28为本发明实施例中形成浅槽隔离后第三种沿B-B向结构剖视图；
图29为本发明实施例中形成浅槽隔离后第一种沿A-A向结构剖视图；
图30为本发明实施例中形成浅槽隔离后第二种沿A-A向结构剖视图；
图31为本发明实施例中形成浅槽隔离后第三种沿A-A向结构剖视图；
图32为本发明实施例中形成牺牲栅后第一种沿B-B向结构剖视图；
图33为本发明实施例中形成牺牲栅后第二种沿B-B向结构剖视图；
图34为本发明实施例中形成牺牲栅后第三种沿B-B向结构剖视图；
图35为本发明实施例中形成牺牲栅后第一种沿A-A向结构剖视图；
图36为本发明实施例中形成牺牲栅后第二种沿A-A向结构剖视图；
图37为本发明实施例中形成牺牲栅后第三种沿A-A向结构剖视图；
图38为本发明实施例中去除源区形成区和漏区形成区后第一种沿A-A向结构剖视图；
图39为本发明实施例中去除源区形成区和漏区形成区后第二种沿A-A向结构剖视图；
图40为本发明实施例中去除源区形成区和漏区形成区后第三种沿A-A向结构剖视图；
图41为本发明实施例中形成第一内侧墙和第二内侧墙后一种沿A-A向结构剖视图；
图42为本发明实施例中形成第一内侧墙和第二内侧墙后另一种沿A-A向结构剖视图；
图43为本发明实施例中形成源区和漏区后第一种沿A-A向结构剖视图；
图44为本发明实施例中形成源区和漏区后第二种沿A-A向结构剖视图；
图45为本发明实施例中形成源区和漏区后第三种沿A-A向结构剖视图；
图46为本发明实施例中形成源区和漏区后第四种沿A-A向结构剖视图；
图47为本发明实施例中形成源区和漏区后第五种沿A-A向结构剖视图；
图48为本发明实施例中形成纳米线或片后第一种沿A-A向结构剖视图；
图49为本发明实施例中形成纳米线或片后第二种沿A-A向结构剖视图；
图50为本发明实施例中形成纳米线或片后第三种沿A-A向结构剖视图；
图51为本发明实施例中形成纳米线或片后第四种沿A-A向结构剖视图；
图52为本发明实施例中形成纳米线或片后第五种沿A-A向结构剖视图；
图53为本发明实施例中形成栅堆叠结构后第一种沿A-A向结构剖视图；
图54为本发明实施例中形成栅堆叠结构后第二种沿A-A向结构剖视图；
图55为本发明实施例中形成栅堆叠结构后第三种沿A-A向结构剖视图；
图56为本发明实施例中形成栅堆叠结构后第四种沿A-A向结构剖视图；
图57为本发明实施例中形成栅堆叠结构后第五种沿A-A向结构剖视图；
图58为本发明实施例提供的半导体器件的制作方法流程图。
附图标记：
1为衬底，2为隔离层，3为堆叠结构，31为源区，32为漏区，33为纳米线或片，4为栅堆叠结构，41为栅介质层，42为栅极，5为第一内侧墙，6为第二内侧墙，7为待氧化层，8为半导体材料层，81为源区形成区，82为漏区形成区，83为栅极形成区，9为叠层半导体材料膜，91为第一半导体材料膜，92为第二半导体材料膜，10为牺牲栅，11为第一栅极侧墙，12为第二栅极侧墙，13为浅槽隔离，14为第一介电层，15为第二介电层，16为硬掩膜图形，17为硅层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
寄生沟道及源漏的漏电问题一直是堆叠纳米线或片环栅器件性能提高的瓶颈之一。而现有技术中为解决寄生沟道及源漏漏电问题，一般采用以下两种方式：
(1)在制作半导体器件时，选择绝缘体上硅衬底作为半导体器件的衬底，此时，半导体器件中的源区和漏区等结构形成在绝缘体上硅衬底的埋氧层上。由于埋氧层为不导电的绝缘层，因此，可以解决寄生沟道及源漏的漏电问题。
(2)在制作半导体器件过程中，在形成了由半导体材料层和牺牲层构成的鳍状结构后，对鳍状结构进行防穿通注入处理，以在鳍状结构的底部形成穿通阻挡层。半导体器件中的源区和漏区以及未来沟道等结构形成在穿通阻挡层上，因穿通阻挡层内注入有高浓度且与源区、漏区中杂质类型相反的杂质，故可以通过反向偏置的PN结来隔离漏电流，从而抑制寄生沟道及源漏漏电。
上述两种方式虽然均能够解决寄生沟道及源漏漏电的问题，但是，第一种解决方式中因现有的绝缘体上硅衬底的成本较高，从而使得半导体器件的制作成本较高。当采用第二种方式时，在形成穿通阻挡层过程中，防穿通注入会导致沟道区内各区域的杂质浓度分布不均匀。例如：穿通阻挡层中的杂质受到后续高温退火影响而扩散进入沟道区中，导致沟道区内部载流子迁移率退化，使得半导体器件驱动性能下降。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制作方法、电子设备。其中，本发明实施例提供的半导体器件中在衬底与堆叠结构之间形成有隔离层。隔离层的存在可以解决寄生沟道及源漏的漏电问题。并且，隔离层为后续形成在衬底上的膜层，无须使用成本较高的绝缘体上硅衬底，从而降低了半导体器件的制作成本。
本发明实施例提供的一种半导体器件，具体可参见图1、以及图53至图57，该半导体器件包括衬底1、隔离层2、堆叠结构3和栅堆叠结构4。上述衬底1可以为硅衬底、锗硅衬底等成本较低的半导体衬底。在一些情况下，上述衬底1上形成有用于限定各有源区的浅槽隔离13。至于浅槽隔离13所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
如图1、以及图53至图57所示，上述隔离层2形成在衬底1上，也就是说，本发明实施例中的隔离层2是后续形成在衬底1上的膜层，并非组成衬底1的一部分。此时，在制作半导体器件过程中可以使用成本较低的硅衬底等半导体衬底。并在半导体衬底上形成隔离层2也可以解决寄生沟道及源漏的漏电问题，无须使用含有埋氧层的绝缘体上硅衬底。至于隔离层2为单层结构还是多层结构、隔离层2所含有的材料、以及隔离层2的层厚可以根据实际应用场景设计，在此不作具体限定。示例性的，上述隔离层2所含有的材料为氧化硅、氧化硅锗或氧化锗。隔离层2的层厚为5nm～50nm。更进一步的，隔离层2的优选层厚为10nm～20nm。
需要说明的是，上述浅槽隔离13形成在衬底1未对应形成有隔离层2的部分上。
如图1、以及图53至图57所示，上述堆叠结构3形成在隔离层2上。堆叠结构3包括源区31、漏区32、以及位于源区31和漏区32之间的至少一层纳米线或片33。至少一层纳米线或片33分别与源区31和漏区32接触，隔离层2覆盖衬底1的面积小于或等于堆叠结构3覆盖衬底1的面积。应理解，在制作上述半导体器件的过程中，若在形成牺牲栅10、第一栅极侧墙11和第二栅极侧墙12后，直接基于半导体材料层8所包括的源区形成区81和漏区形成区82(或基于半导体材料层8和硅层17对应源区形成区81和漏区形成区82的区域)分别形成源区31、漏区32，那么此时隔离层2覆盖衬底1的面积等于堆叠结构3覆盖衬底1的面积。在另一种情况下，在制作上述半导体器件的过程中，若在形成牺牲栅10、第一栅极侧墙11和第二栅极侧墙12后，去掉了半导体材料层8所包括的源区形成区81和漏区形成区82(或去除半导体材料层8和硅层17对应源区形成区81和漏区形成区82的区域)。之后，通过外延的方式在对应源区形成区81和漏区形成区82的位置、以及部分浅槽隔离13上分别形成源区31、漏区32。后续形成的源区31覆盖衬底1的面积大于源区形成区81覆盖衬底1的面积，并且后续形成的漏区32覆盖衬底1的面积大于漏区形成区82覆盖衬底1的面积。此时，隔离层2覆盖衬底1的面积小于堆叠结构3覆盖衬底1的面积。由上述内容可知，无论是采用上述哪种方式形成源区31和漏区32，隔离层2仅形成在堆叠结构3的下方。同时，源区31和漏区32的底部均与隔离层2接触，或均与隔离层2和浅槽隔离13接触。而隔离层2和浅槽隔离13由不导电的绝缘材料制作形成，故隔离层2的存在能够解决寄生沟道及源漏的漏电问题。
至于源区31、漏区32所含有的材料为半导体材料。具体的，源区31、漏区32所含有的材料可以根据实际情况设置，此处不作具体限定。其中，源区31和漏区32所含有的材料可以相同，也可以不同。至少一层纳米线或片33所含有的材料为Si或Si1-xGex，其中，0＜x≤0.7。具体的，当至少一层纳米线或片33所含有的材料为Si1-xGex时，纳米线或片33中Ge的具体含量可以根据实际情况选择。具体的，纳米线或片33中Ge含量越高，半导体器件内对应形成的沟道区所具有的载流子迁移率越高。当然，至少一层纳米线或片33所含有的材料还可以为其他满足要求的半导体材料。
至少一层纳米线或片33的数量此处不做具体限定。当纳米线或片33的数量为一层时，上述纳米线或片33与隔离层2之间具有空隙。如图1、以及图53至图57所示，当纳米线或片33的数量为多层时，相邻纳米线或片33之间也具有空隙。空隙的大小可以根据实际应用场景设置。需要说明的是，当纳米线或片33的数量为多层时，位于最下方的纳米线或片33的底部与隔离层2之间的间距可以大于或等于0。其中，如图53和图56所示，当此纳米线或片33的底部与隔离层2之间的间距等于0时，此纳米线或片33的底部与隔离层2接触。后续在此纳米线或片33的外周形成栅堆叠结构4后，栅堆叠结构4仅与此纳米线或片33底部之外的表面接触，从而形成了类似于鳍式场效晶体管的结构。而对于其他纳米线或片33来说，后续形成的栅堆叠结构4环绕在这些纳米线或片33的外周。
如图1、以及图53至图57所示，上述隔离层2位于源区31下的部分与隔离层2位于漏区32下的部分，上述两个部分的顶部可以齐平，或者，上述两个部分的顶部高度略有差异。具体的，隔离层2各部分的高度可以根据实际应用场景设计，只要能够应用到本发明实施例提供的半导体器件中均可。需要指出的是，当上述两个部分的顶部齐平时，可以避免结深变化。并且，隔离层2为固体结构，其位置不会因高温退火等处理的影响而发生变化，即不会出现类似穿通阻挡层中的杂质受到后续高温退火影响而扩散进入沟道区中的问题，使得半导体器件的工作性能更加稳定。
如图1、以及图53至图57所示，上述栅堆叠结构4形成在至少一层纳米线或片33的外周。具体的，上述栅堆叠结构4可以包括通过空隙形成在纳米线或片33外周的栅介质层41和栅极42。其中，栅介质层41所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极42所含有的材料可以为TiN、TaN或TiSiN等导电材料。
下面结合图58对本发明实施例提供的半导体器件的制作过程进行详细说明：
步骤S101：提供一衬底1。
步骤S102：如图2至图25所示，在衬底1上形成隔离层2。
步骤S103：如图26至图52所示，在隔离层2上形成堆叠结构3。堆叠结构3包括源区31、漏区32、以及位于源区31和漏区32之间的至少一层纳米线或片33。至少一层纳米线或片33分别与源区31和漏区32接触。隔离层2覆盖衬底1的面积小于或等于堆叠结构3覆盖衬底1的面积。
步骤S104：如图53至图57所示，形成位于至少一层纳米线或片33外周的栅堆叠结构4。
基于本发明实施例提供的半导体器件的结构和制作过程可知，本发明实施例提供的半导体器件中在衬底1与堆叠结构3之间形成有隔离层2。在栅堆叠结构4加载适当电压的情况下，隔离层2的存在可以使得源区31与漏区32仅通过纳米线或片33导通，而不会与位于隔离层2下的衬底1导通，从而能够解决寄生沟道及源漏漏电问题。同时，隔离层2为后续形成在衬底1上的膜层，并非构成衬底1的一部分。在上述情况下，在制作半导体器件过程中，可以采用成本比绝缘体上硅衬底低的硅衬底或锗硅衬底等其他满足要求的衬底，也可以解决寄生沟道及源漏的漏电问题，无须使用成本较高的绝缘体上硅衬底，从而降低了半导体器件的制作成本。
作为一种可能的实现方式，当上述源区31和漏区32采用外延的方式形成时，上述源区31和漏区32可以均包括至少两层外延材料层。至少两层外延材料层沿着衬底1的高度方向层叠设在隔离层2上。至少两层外延材料层所含有的材料为Si1-yGey，其中，0.2≤y≤0.75。具体的，上述外延材料层的数量、以及每层外延材料层内Ge含量可以根据实际应用场景设计，此处不作具体限定。
示例性的，源区31和漏区32均包括3层外延材料层，这3层外延材料层分别为沿着自下而上的方向层叠设在隔离层2上的第一外延材料层、第二外延材料层和第三外延材料层。其中，第一外延材料层中Ge含量较低，以降低第一外延材料层与纳米线或片33之间的晶格差异，确保形成在隔离层2上的第一外延材料层的质量。第二外延材料层中Ge的含量较高，以提供足够的应力，提高半导体器件内沟道区的载流子迁移率。第三外延材料层内Ge含量低于第二外延材料层中Ge含量，以降低源区31、漏区32与金属接触之间的接触电阻。
作为一种可能的实现方式，如图41、图42、图56和图57所示，为限制栅堆叠结构4所具有的栅长，上述半导体器件还包括第一内侧墙5和第二内侧墙6。第一内侧墙5的第一侧面临近源区31，第一内侧墙5的第二侧面临近栅堆叠结构4。第二内侧墙6的第一侧面临近漏区32，第二内侧墙6的第二侧面临近栅堆叠结构4。应理解，在制作半导体器件的过程中，若位于纳米线或片33之间的牺牲层(对应下文中出现的第一半导体材料膜91)所含有的材料与后续形成的源区31和漏区32所含有的材料之间的刻蚀选择比较低时，则在刻蚀去除牺牲层的过程中会刻蚀部分源区31和部分漏区32，使得位于纳米线或片33上的空隙的长度大于纳米线或片33自身的长度。在上述情况下，通过上述空隙形成栅堆叠结构4时，栅堆叠结构4所具有的栅长比预设方案较长，影响半导体器件的性能。而在外延形成源区31和漏区32前，在牺牲层靠近源区31的一端形成第一内侧墙5，并且在牺牲层靠近漏区32的一端形成第二内侧墙6，因第一内侧墙5和第二内侧墙6的存在，可以在刻蚀去除牺牲层时，保护源区31和漏区32不受刻蚀的影响，从而避免栅堆叠结构4所具有的栅长较长。
例如：当纳米线或片33所含有的材料为Si，牺牲层所含有的材料为Si1-xGex(0＜x≤0.7)，并且源区31和漏区32所含有的材料为SiGe时，需要在外延形成源区31和漏区32前，形成第一内侧墙5和第二内侧墙6。
至于第一内侧墙5和第二内侧墙6所含有的材料可以为SiN等绝缘材料。具体的，第一内侧墙5和第二内侧墙6的宽度此处不做具体限定。示例性的，第一内侧墙5和第二内侧墙6的宽度可以为5nm～15nm。
值得注意的是，当后续形成的源区31和漏区32所含有的材料与牺牲层所含有的材料之间具有一定的刻蚀选择比时，则无需形成上述第一内侧墙5和第二内侧墙6。
在一种可选的方式中，当上述纳米线或片33所含有的材料为Si1-xGex(0＜x≤0.7)，并且上述源区31和漏区32均包括前文所述的至少两层外延材料层时，源区31和漏区32中位于最下方的外延材料层内Ge含量可以与纳米线或片33内Ge含量相差小于或等于15％。应理解，在上述纳米线或片33所含有的材料为Si1-xGex(0＜x≤0.7)，并且构成上述源区31与漏区32的外延材料层所含有的材料为Si1-yGey(0.2≤y≤0.75)的情况下，若源区31和漏区32中位于最下方的外延材料层内Ge含量与纳米线或片33内Ge含量相差小于或等于15％，此时源区31、漏区32与纳米线或片33，三者所含有的材料较为相近。因纳米线或片33与牺牲层之间具有一定的刻蚀选择比，并且源区31、漏区32与纳米线或片33所含有的材料较为相近，故源区31与牺牲层、以及漏区32与牺牲层之间也具有一定的刻蚀选择比。在此基础上，在制作半导体器件过程中，因源区31与牺牲层、以及漏区32与牺牲层之间具有一定的刻蚀选择比，在去除位于纳米线或片33之间的牺牲层时，不会对源区31和漏区32造成影响。由此可见，在制作本发明实施例提供的半导体器件时，可以不用形成前文所述的第一内侧墙5和第二内侧墙6，对栅堆叠结构4所具有的栅长影响有限(栅长的变化长度仅为下文中出现的第一栅极侧墙11和第二栅极侧墙12的厚度)，使得半导体器件的制作工艺较简单。
至于上述源区31和漏区32中位于最下方的外延材料层内Ge含量与纳米线或片33内Ge含量相差的具体百分比也可以根据实际情况选择。具体的，当源区31和漏区32中位于最下方的外延材料层内Ge含量与纳米线或片33内Ge含量相差的百分比越小，源区31、漏区32与纳米线或片33相对于牺牲层具有越相似的刻蚀选择比。
在一种可选的方式中，如图53至图57所示，上述半导体器件还包括第一介电层14和第二介电层15。第一介电层14覆盖在源区31上。第二介电层15覆盖在漏区32上。应理解，在制作半导体器件的过程中，第一介电层14和第二介电层15的存在可以在刻蚀牺牲栅10和牺牲层时，保护源区31和漏区32不受刻蚀、清洗等操作的影响。
至于第一介电层14和第二介电层15所含有的材料可以为SiO2或SiN等绝缘材料。
本发明实施例还提供一种半导体器件的制作方法，如图58所示，该半导体器件的制作方法包括包括：
步骤S101：提供一衬底1。至于衬底1的选择可以参考前文，此处不做赘述。
步骤S102：如图2至图25所示，在衬底1上形成隔离层2。
具体的，如图2至图25所示，在衬底1上形成隔离层2包括：
步骤S102.1：如图5和图6所示，在衬底1上形成待氧化层7、以及位于待氧化层7上的半导体材料层8。半导体材料层8包括源区形成区81、漏区形成区82、以及位于源区形成区81和漏区形成区82之间的栅极形成区83。
示例性的，如图2和图3所示，通过化学气相沉积等方式，在衬底1上依次形成覆盖衬底1的待氧化材料层、以及覆盖在待氧化材料层上的预半导体材料层。在预半导体材料层上形成覆盖预半导体材料层的硬掩膜，并采用光刻和刻蚀工艺，按照预设方案对硬掩膜进行刻蚀，形成硬掩膜图形16。之后，如图5和图5所示，基于硬掩膜图形16，对衬底1、待氧化材料层和预半导体材料层进行刻蚀，形成鳍状结构。沿自下而上的方向，鳍状结构包括刻蚀部分衬底1形成的鳍部、刻蚀待氧化材料层形成的待氧化层7、以及刻蚀预半导体材料层形成的半导体材料层8。
对于待氧化层7来说，待氧化层7所含有的材料需要与半导体材料层8所含有的材料之间具有一定的氧化选择比。具体的，待氧化层7所含有的材料可以为Si1-zGez，其中，0.3≤z≤1。当然，待氧化层7所含有的材料还可以根据实际情况设定。而待氧化层7后续会对应形成隔离层2，故待氧化层7的层厚可以参考前文所述的隔离层2的层厚进行设置。
在一种可选的方式中，如图5至图13所示，为便于后续释放获得纳米线或片33，上述半导体材料层8包括：
沿着衬底1的高度方向层叠设在衬底1上方的M个叠层半导体材料膜9。每个叠层半导体材料膜9均包括沿着衬底1高度的方向层叠在一起的第一半导体材料膜91和第二半导体材料膜92。M为大于或等于1的整数。应理解，每个叠层半导体材料膜9中的第二半导体材料膜92位于栅极形成区83的部分会对应形成纳米线或片33。而第一半导体材料膜91为前文所述的牺牲层。由此可见，叠层半导体材料膜9的个数影响后续形成的纳米线或片33的数量，故叠层半导体材料膜9的个数可以参考纳米线或片33的数量设置。相应的，第二半导体材料膜92所含有的材料和层厚可以参考纳米线或片33所含有的材料和厚度进行设置。第一半导体材料膜91所含有的材料需要与第二半导体材料膜92所含有的材料之间具有一定的刻蚀选择比，以避免去除第一半导体材料膜91时对第二半导体材料膜92造成影响。具体的，第一半导体材料膜91所含有的材料可以根据实际应用场景设计。第一半导体材料膜91的层厚影响后续形成的纳米线或片33之间的距离，故第一半导体材料膜91的层厚可以根据纳米线或片33的间距设置。
例如：第一半导体材料膜91所含有的材料可以为Si1-xGex，其中，0＜x≤0.7。并且，为防止后续对待氧化层7进行氧化时，不会对第一半导体材料膜91造成较大影响，需要第一半导体材料膜91中的Ge含量至少低于待氧化层7中Ge含量的30％。第二半导体材料膜92所含有的材料可以为Si。相应的，基于第二半导体材料膜92形成的纳米线或片33所含有的材料为Si。
又例如：第一半导体材料膜91所含有的材料可以为Si。第二半导体材料膜92所含有的材料可以为Si1-xGex(0＜x≤0.7)。并且，为防止后续对待氧化层7进行氧化时，不会对第二半导体材料膜92造成较大影响，需要第二半导体材料膜92中的Ge含量至少低于待氧化层7中Ge含量的30％。相应的，基于第二半导体材料膜92形成的纳米线或片33所含有的材料为Si1-xGex。
具体来说，如图8和图11所示，叠层半导体材料膜9中第一半导体材料膜91可以位于第二半导体材料膜92上。此时，位于最下方的叠层半导体材料膜9中的第二半导体材料膜92的底部与待氧化层7接触，对应此第二半导体材料膜92形成的纳米线或片33的底部与隔离层2接触。如前文所述，在此纳米线或片33的外周形成栅堆叠结构4后，会形成类似于鳍式场效晶体管的结构。此外，如图9、图10、图12和图13所示，叠层半导体材料膜9中第二半导体材料膜92可以位于第一半导体材料膜91上。此时，每个第二半导体材料膜92对应形成的纳米线或片33均与隔离层2之间具有空隙。后续形成的栅堆叠结构4可以环绕在每层纳米线或片33的外周。
需要说明的是，如图7、图10和图13所示，当叠层半导体材料膜9中第二半导体材料膜92位于第一半导体材料膜91上，并且，第二半导体材料膜92所含有的材料可以为Si1-xGex时，可以在衬底1上依次形成覆盖衬底1的待氧化材料层和预半导体材料层后，并在预半导体材料层上形成硬掩膜前，在预半导体材料层上形成一层硅材料层。在上述情况下，如图10和图13所示，基于硬掩膜图形16，获得的鳍状结构包括刻蚀部分衬底1形成的鳍部、刻蚀待氧化材料层形成的待氧化层7、刻蚀预半导体材料层形成的半导体材料层8、以及刻蚀硅材料层形成的硅层17。硅层17的存在，可以保护位于栅极形成区83内的第二半导体材料膜92不受后续刻蚀、清洗等工序的影响，避免形成的纳米线或片33损伤。具体的，上述硅层17的层厚可以根据实际情况设置。
示例性的，如图10和图13所示，待氧化层7上形成的叠层半导体材料膜9的个数为2～4个。每个叠层半导体材料膜9中的第一半导体材料膜91位于第二半导体材料膜92的下方。第一半导体材料膜91所含有的材料为Si。第二半导体材料膜92所含有的材料为Si1- xGex。叠层半导体材料膜9的厚度为5nm～15nm。每个叠层半导体材料膜9的厚度可以相同，也可以不同。位于最上方的叠层半导体材料膜9上形成有硅层17。硅层17的层厚为1nm～10nm。
步骤S102.2：如图14至图25所示，氧化待氧化层7，获得隔离层2。
在一种示例中，氧化待氧化层7时所使用的气体可以为O2和N2的混合气体，或者，可以为含有O3的气体。此外，氧化待氧化层7所采用的方式可以为炉管氧化处理方式，或者，也可以为快速热处理方式。
其中，当选择炉管氧化处理方式对待氧化层7进行氧化时，炉管氧化处理方式的处理条件为：处理温度为500℃～850℃，处理时间为10min～60min。具体的，处理温度和处理时间可以结合实际应用场景设置。
当选择快速热处理方式对待氧化层7进行氧化时，快速热处理方式的处理条件为：处理温度为600℃～850℃，处理时间为30s～60s，处理周期为1个～10个。具体的，处理的温度、处理时间和处理周期可以结合实际应用场景设置。
需要说明的是，如图14至图19所示，在对待氧化层7进行氧化时，叠层半导体材料膜9中的第一半导体材料膜91和第二半导体材料膜92、以及衬底1的表面(当形成有硅层17时，还包括硅层17的表面)不会被氧化或会被部分氧化。当上述结构被部分氧化时，如图20至图25，需要在形成隔离层2后，去除硬掩膜图形16的同时去除叠层半导体材料膜9和衬底1(或者是去除叠层半导体材料膜9、衬底1和硅层17)被氧化的部分。
值得注意的是，隔离层2是通过对形成在衬底1上的待氧化层7进行氧化获得的。也就是说，隔离层2是后续形成在衬底1上的膜层，并非组成衬底1的一部分。此时，在制作半导体器件过程中可以使用成本较低的硅衬底等半导体衬底。并在半导体衬底上形成隔离层2也可以解决寄生沟道及源漏的漏电问题，无须使用含有埋氧层的绝缘体上硅衬底，从而能够降低半导体器件的制作成本。
此外，如图26至图31所示，在进行完上述操作后，并在进行下部操作前，还需要在各鳍状结构之间的凹槽内形成浅槽隔离13。浅槽隔离13所含有的材料可以参考前文。浅槽隔离13的顶部高度可以小于或等于隔离层2的顶部高度。当然，还可以根据实际应用场景设置浅槽隔离13的高度，此处不作具体限定。
在一种可选的方式中，如图32至图37所示，在衬底1上形成隔离层2后，并在隔离层2上形成堆叠结构3前，上述半导体器件的制作方法还包括：
步骤S102-3：如图32至图37所示，在半导体材料层8对应栅极形成区83的区域，或，在隔离层2和半导体材料层8对应栅极形成区83的区域，形成牺牲栅10。
示例性的，如图32至图37所示，当上述浅槽隔离13的顶部高度等于隔离层2的顶部高度时，需要在半导体材料层8上形成牺牲栅10的栅极材料。并对上述栅极材料进行刻蚀，以仅在半导体材料层8对应栅极形成区83的区域形成牺牲栅10。当上述浅槽隔离13的顶部高度小于隔离层2的顶部高度时，需要在半导体材料层8和露出的隔离层2上形成牺牲栅10的栅极材料。并对上述栅极材料进行刻蚀，以在隔离层2和半导体材料层8对应栅极形成区83的区域形成牺牲栅10。
上述牺牲栅10的栅极材料可以为多晶硅或非晶硅等材料。上述牺牲栅10的长度延伸方向与半导体材料层8的长度延伸方向不同。例如：上述牺牲栅10的长度延伸方向与半导体材料层8的长度延伸方向正交。
需要说明的是，当形成有硅层17时，需要在硅层17和半导体材料层8对应栅极形成区83的区域，或，在硅层17、半导体材料层8和隔离层2对应栅极形成区83的区域，形成牺牲栅10。
此外，如图32至图37所示，在形成牺牲栅10后，并在进行后续操作前，可以形成沿半导体材料层8的长度延伸方向分布的第一栅极侧墙11和第二栅极侧墙12。牺牲栅10位于第一栅极侧墙11和第二栅极侧墙12之间。
至于第一栅极侧墙11和第二栅极侧墙12所含有的材料、以及二者的厚度可以根据实际应用场景设计，在此不作具体限定。
步骤S103：如图38至图52所示，在隔离层2上形成堆叠结构3。堆叠结构3包括源区31、漏区32、以及位于源区31和漏区32之间的至少一层纳米线或片33。至少一层纳米线或片33分别与源区31和漏区32接触。隔离层2覆盖衬底1的面积小于或等于堆叠结构3覆盖衬底1的面积。至于纳米线或片33的数量、隔离层2覆盖衬底1的面积等可以参考前文，此处不做赘述。
在一种可选的方式中，如图38至图52所示，在隔离层2上形成堆叠结构3包括：
步骤S103.1：如图38至图40所示，去除半导体材料层8位于源区形成区81和漏区形成区82的部分。示例性的，可以采用湿法刻蚀或干法刻蚀方式，刻蚀半导体材料层8位于源区形成区81和漏区形成区82的部分，以便于后续形成源区31和漏区32(或便于形成第一内侧墙5、第二内侧墙6、源区31和漏区32)。
需要说明的是，当形成有硅层17时，需要去除硅层17和半导体材料层8对应源区形成区81和漏区形成区82的部分。
在一种可选的方式中，如图41和图42所示，为限定栅堆叠结构4中栅极42所具有的栅长，在去除半导体材料层8位于源区形成区81和漏区形成区82的部分后，在源区形成区81和漏区形成区82分别形成源区31和漏区32前，上述半导体器件的制作方法还包括：
步骤S103.1-2.1：在栅极形成区83内形成第一内侧墙5，第一内侧墙5的第一侧面临近源区形成区81。
步骤S103.1-2.2：在栅极形成区83内形成第二内侧墙6，第二内侧墙6的第一侧面临近漏区形成区82。
需要说明的是，为简化半导体器件的制作过程，上述步骤S103.1-2.1和步骤S103.1-2.2同时进行。
在实际应用过程中，在去除半导体材料层8位于源区形成区81和漏区形成区82的部分后，半导体材料层8位于栅极形成区83的部分的两端露出。对位于栅极形成区83内的第一半导体材料膜91的两端进行刻蚀，去除预定长度的第一半导体材料膜91。之后，淀积内侧墙材料，并对内侧墙材料进行各向异性刻蚀，以仅在栅极形成区83内形成第一内侧墙5和第二内侧墙6。去除的第一半导体材料膜91的长度可以根据第一内侧墙5和第二内侧墙6的厚度进行设置。
值得注意的是，当后续形成的源区31和漏区32所含有的材料与第一半导体材料膜91所含有的材料之间具有一定的刻蚀选择比时，则无需形成上述第一内侧墙5和第二内侧墙6。
步骤S103.2：如图43至图47所示，在源区形成区81和漏区形成区82分别形成源区31和漏区32，半导体材料层8位于栅极形成区83的部分分别与源区31和漏区32接触。示例性的，可以采用外延的方式在源区形成区81形成源区31，并在漏区形成区82形成漏区32。半导体材料层8位于栅极形成区83的部分分别与源区31和漏区32接触。其中，源区31和漏区32的具体结构、以及二者所含有的材料等可以参考前文。
在一种可选的方式中，上述源区31和漏区32可以均包括至少两层外延材料层。至少两层外延材料层沿着衬底1的高度方向层叠设在隔离层2上。至少两层外延材料层所含有的材料为Si1-yGey，其中，0.2≤y≤0.75。至于上述外延材料层的数量和每层外延材料层内Ge含量可以参考前文，此处不做赘述。
在一种示例中，当上述纳米线或片33所含有的材料为Si1-xGex(0＜x≤0.7)，并且上述源区31和漏区32均包括前文所述的至少两层外延材料层时，源区31和漏区32中位于最下方的外延材料层内Ge含量可以与纳米线或片33内Ge含量相差小于或等于15％。应理解，上述纳米线或片33(对应第二半导体材料膜92位于栅极形成区83的部分)所含有的材料为Si1-xGex(0＜x≤0.7)。并且，构成上述源区31与漏区32的外延材料层所含有的材料为Si1- yGey(0.2≤y≤0.75)。若源区31和漏区32中位于最下方的外延材料层内Ge含量与纳米线或片33内Ge含量相差小于或等于15％时，源区31、漏区32与纳米线或片33，三者所含有的材料较为相近。因纳米线或片33与第一半导体材料膜91(对应前文中出现的牺牲层)之间具有一定的刻蚀选择比，并且源区31、漏区32与纳米线或片33所含有的材料较为相近，故源区31与第一半导体材料膜91、以及漏区32与第一半导体材料膜91之间也具有一定的刻蚀选择比。在此基础上，在后续执行步骤S103.3的过程中，因源区31与第一半导体材料膜91、以及漏区32与第一半导体材料膜91之间具有一定的刻蚀选择比，在去除位于纳米线或片33之间的第一半导体材料膜91时，不会对源区31和漏区32造成影响。由此可见，在制作本发明实施例提供的半导体器件时，可以不用形成前文所述的第一内侧墙5和第二内侧墙6，对栅堆叠结构4所具有的栅长影响有限(栅长的变化长度仅为第一栅极侧墙11和第二栅极侧墙12的厚度)，使得半导体器件的制作工艺较简单。
至于源区31和漏区32中位于最下方的外延材料层内Ge含量与纳米线或片33内Ge含量相差的具体百分比可以参考前文，此处不做赘述。
需要说明的是，在形成了源区31和漏区32后，并在去除牺牲栅10之前，可以在已形成的结构上淀积介电材料。并对介电材料进行平坦化处理，直至露出牺牲栅10的顶部。此时，源区31上剩余的介电材料对应形成第一介电层14。漏区32上剩余的介电材料对应形成第二介电层15。
步骤S103.3：如图48和图52所示，去除牺牲栅10，并去除栅极形成区83内的第一半导体材料膜91，获得至少一层纳米线或片33。示例性的，可以采用湿法刻蚀等方式去除牺牲栅10，以及去除位于栅极形成区83内的第一半导体材料膜91，使得栅极形成区83内的第二半导体材料膜92得以释放，从而获得至少一层纳米线或片33。
需要说明的是，如图45和图50所示，如前文所述的，若在位于最上方的叠层半导体材料膜9上形成有硅层17，则在去除牺牲栅10后，并形成栅堆叠结构4前，应去除位于栅极形成区83内的剩余硅层17。
步骤S104：如图53至图57所示，形成位于至少一层纳米线或片33外周的栅堆叠结构4。
示例性的，可以通过原子层沉积(Atomic layer deposition，缩写为ALD)等方式，依次在纳米线或片33的外周形成栅介质层41和栅极42。至于栅介质层41和栅极42所含有的材料可以参考前文。
具体的，若在形成栅堆叠结构4前，形成了第一内侧墙5和第二内侧墙6，则可以在栅极形成区83位于第一内侧墙5和第二内侧墙6之间的区域形成栅堆叠结构4。
本发明实施例还提供了一种电子设备，该电子设备包括上述实施例提供的半导体器件。该电子设备可以为终端设备或通信设备，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本发明实施例提供的电子设备的有益效果与上述实施例提供的半导体器件的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (24)

1.一种半导体器件，其特征在于，包括：
衬底，
形成在所述衬底上的隔离层；
形成在所述隔离层上的堆叠结构，所述堆叠结构包括源区、漏区、以及位于所述源区和所述漏区之间的至少一层纳米线或片，所述至少一层纳米线或片分别与所述源区和所述漏区接触，所述隔离层覆盖所述衬底的面积小于或等于所述堆叠结构覆盖所述衬底的面积；
以及栅堆叠结构，所述栅堆叠结构形成在所述至少一层纳米线或片的外周。
2.根据权利要求1所述的半导体器件，其特征在于，所述衬底为硅衬底、锗硅衬底。
3.根据权利要求1所述的半导体器件，其特征在于，所述隔离层位于所述源区下的部分与所述隔离层位于所述漏区下的部分的顶部齐平。
4.根据权利要求1所述的半导体器件，其特征在于，所述隔离层所含有的材料为氧化硅、氧化硅锗或氧化锗；和/或，
所述隔离层的层厚为5nm～50nm。
5.根据权利要求1所述的半导体器件，其特征在于，所述至少一层纳米线或片所含有的材料为Si或Si1-xGex，其中，0＜x≤0.7。
6.根据权利要求1所述的半导体器件，其特征在于，所述源区和所述漏区均包括至少两层外延材料层，至少两层所述外延材料层沿着所述衬底的高度方向层叠设在所述隔离层上，所述至少两层外延材料层所含有的材料为Si1-yGey，其中，0.2≤y≤0.75。
7.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
第一内侧墙，所述第一内侧墙的第一侧面临近所述源区，所述第一内侧墙的第二侧面临近所述栅堆叠结构；
第二内侧墙，所述第二内侧墙的第一侧面临近所述漏区，所述第二内侧墙的第二侧面临近所述栅堆叠结构。
8.根据权利要求6所述的半导体器件，其特征在于，当所述至少一层纳米线或片所含有的材料为Si1-xGex，其中，0＜x≤0.7，所述源区和所述漏区中位于最下方的所述外延材料层内Ge含量与所述纳米线或片内Ge含量相差小于或等于15％。
9.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成隔离层；
在所述隔离层上形成堆叠结构，所述堆叠结构包括源区、漏区、以及位于所述源区和所述漏区之间的至少一层纳米线或片，所述至少一层纳米线或片分别与所述源区和所述漏区接触，所述隔离层覆盖所述衬底的面积小于或等于所述堆叠结构覆盖所述衬底的面积；
形成位于至少一层所述纳米线或片外周的栅堆叠结构。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成隔离层包括：
在所述衬底上形成待氧化层、以及位于所述待氧化层上的半导体材料层，所述半导体材料层包括源区形成区、漏区形成区、以及位于所述源区形成区和所述漏区形成区之间的栅极形成区；
氧化所述待氧化层，获得所述隔离层。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，氧化所述待氧化层所使用的气体为O2和N2的混合气体，或，O3气体。
12.根据权利要求10所述的半导体器件的制作方法，其特征在于，氧化所述待氧化层所采用的方式为炉管氧化处理方式或快速热处理方式；
所述炉管氧化处理方式的处理条件为：处理温度为500℃～850℃，处理时间为10min～60min；
所述快速热处理方式的处理条件为：处理温度为600℃～850℃，处理时间为30s～60s，处理周期为1个～10个。
13.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述待氧化层所含有的材料为Si1-zGez，其中，0.3≤z≤1。
14.根据权利要求13所述的半导体器件的制作方法，其特征在于，所述半导体材料层包括：
沿着所述衬底的高度方向层叠设在所述衬底上方的M个叠层半导体材料膜，每个所述叠层半导体材料膜均包括沿着所述衬底的高度方向层叠在一起的第一半导体材料膜和第二半导体材料膜，M为大于或等于1的整数。
15.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述第一半导体材料膜所含有的材料为Si1-xGex，其中，0＜x≤0.7；所述第一半导体材料膜内Ge含量至少低于所述待氧化层内Ge含量的30％；
所述第二半导体材料膜所含有的材料为Si。
16.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述第一半导体材料膜所含有的材料为Si；
所述第二半导体材料膜所含有的材料为Si1-xGex，其中，0＜x≤0.7，所述第二半导体材料膜内Ge含量至少低于所述待氧化层内Ge含量的30％。
17.根据权利要求16所述的半导体器件的制作方法，其特征在于，所述叠层半导体材料膜所包括的所述第二半导体材料膜位于所述第一半导体材料膜上；
所述提供一衬底后，所述氧化所述待氧化层前，所述半导体器件的制作方法还包括：
形成位于所述半导体材料层上的硅层。
18.根据权利要求14～17任一项所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成隔离层后，所述在所述隔离层上形成堆叠结构前，所述半导体器件的制作方法还包括：
在所述半导体材料层对应所述栅极形成区的区域，或，在所述隔离层和所述半导体材料层对应所述栅极形成区的区域，形成牺牲栅。
19.根据权利要求18所述的半导体器件的制作方法，其特征在于，所述在所述隔离层上形成堆叠结构包括：
去除所述半导体材料层位于所述源区形成区和所述漏区形成区的部分；
在所述源区形成区和所述漏区形成区分别形成所述源区和所述漏区，所述半导体材料层位于所述栅极形成区的部分分别与所述源区和所述漏区接触；
去除所述牺牲栅，并去除位于所述栅极形成区内的所述第一半导体材料膜，获得所述至少一层纳米线或片。
20.根据权利要求19所述的半导体器件的制作方法，其特征在于，所述源区和所述漏区均包括至少两层外延材料层，至少两层所述外延材料层沿着所述衬底的高度方向层叠设在所述隔离层上，所述至少两层外延材料层所含有的材料为Si1-yGey，其中，0.2≤y≤0.75。
21.根据权利要求19或20所述的半导体器件的制作方法，其特征在于，所述去除所述半导体材料层位于所述源区形成区和所述漏区形成区的部分后，所述在所述源区形成区和所述漏区形成区分别形成所述源区和所述漏区前，所述半导体器件的制作方法还包括：
在所述栅极形成区内形成第一内侧墙，所述第一内侧墙的第一侧面临近所述源区形成区；
在所述栅极形成区内形成第二内侧墙，所述第二内侧墙的第一侧面临近所述漏区形成区；
所述形成位于至少一层所述纳米线或片外周的栅堆叠结构包括：
在所述栅极形成区位于所述第一内侧墙和所述第二内侧墙之间的区域形成所述栅堆叠结构。
22.根据权利要求20所述的半导体器件的制作方法，其特征在于，当所述第二半导体材料膜所含有的材料为Si1-xGex，其中，0＜x≤0.7，所述源区和所述漏区中位于最下方的所述外延材料层内Ge含量与所述第二半导体材料膜内Ge含量相差小于或等于15％。
23.一种电子设备，其特征在于，包括如权利要求1至8中任一项所述的半导体器件。
24.根据权利要求23所述的电子设备，其特征在于，包括通信设备或终端设备。
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