TWI772114B - 積體電路及其形成方法 - Google Patents

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Abstract

一種積體電路，包括第一奈米結構電晶體及第二奈米結構電晶體。當形成積體電路時，片間填充層沉積在第二奈米結構電晶體的半導體奈米結構之間。第一閘極金屬層沉積在第一奈米結構電晶體的半導體奈米結構之間，而片間填充層沉積在第二奈米結構電晶體的半導體奈米結構之間。片間填充層用於確保第一閘極金屬不沉積在第二奈米結構電晶體的半導體奈米結構之間。

Description

積體電路及其形成方法
本揭露之一些實施方式是有關於一種積體電路及形成積體電路之方法。
對提高電子裝置(包括智慧型手機、平板電腦、桌上型電腦、膝上型電腦及許多其他類型的電子裝置)的計算能力的需求不斷增長。積體電路為這些電子裝置提供計算能力。提高積體電路的計算能力的一種方法為增加給定面積的半導體基板中電晶體及其他積體電路特徵的數量。
奈米結構電晶體可以幫助提高計算能力，因為奈米結構電晶體可以非常小並且可以比常規電晶體具有改進的功能。奈米結構電晶體可包括複數半導體奈米結構(例如奈米線、奈米片等)，該些半導體奈米結構充當電晶體的通道區域。閘極電極可包括圍繞半導體奈米結構的各種閘極金屬。可能難以獲得具有所需特性的閘極電極。
根據一些實施例，一種形成積體電路之方法包括在第一奈米結構電晶體的第一半導體奈米結構之間及第二奈米結構電晶體的第二半導體奈米結構之間形成片間填充層。自第一半導體奈米結構之間移除片間填充層。在片間填充層位於第二半導體奈米結構之間的同時，在第一半導體奈米結構之間及第二半導體奈米結構上形成第一閘極金屬層。自第二半導體奈米結構移除第一閘極金屬層及片間填充層。在第二半導體奈米結構之間及在第一半導體奈米結構上方的第一閘極金屬層上形成第二閘極金屬層。
根據一些實施例，一種積體電路包括第一奈米結構電晶體及第二奈米結構電晶體，第一奈米結構電晶體包括複數第一半導體奈米結構，且第二奈米結構電晶體包括複數第二半導體奈米結構。積體電路包括位於第二半導體奈米結構之間的片間填充層，以及位於第一半導體奈米結構之間及第二半導體奈米結構的側面上的第一閘極金屬層。
根據一些實施例，一種積體電路包括第一奈米結構電晶體及第二奈米結構電晶體，第一奈米結構電晶體包括複數第一半導體奈米結構，並且第二奈米結構電晶體包括複數第二半導體奈米結構。積體電路包括圍繞第一及第二半導體奈米結構的閘極介電層、實質上填充第一半導體奈米結構之間的空間的第一閘極金屬層，以及實質上填充第二半導體奈米結構之間的空間的第二閘極金屬層。第一閘 極金屬層在第二半導體奈米結構之間的厚度小於0.2nm。
100、200、300、400:積體電路
102:基板
104:半導體奈米結構(奈米片)
104a、104b、104c:半導體奈米結構
106:半導體奈米結構(奈米片)
108:溝槽
110:硬遮罩層
112:淺溝槽隔離區域
114:包覆層
116:空隙
124:高介電常數介電層
126:多晶矽層
128、130:介電層
132:間隔層
133:間隔層
138:源極/汲極區域
140:介電層
142:層間介電層
144:閘極溝槽
150a、150b、150c:電晶體
152a、152b、152c:介面介電層
154a、154b、154c:高介電常數介電層
156a、156b、156c:片間填充層
158、162、166:遮罩
160a、160b、160c:第一閘極金屬層
164a、164b、164c:第二閘極金屬層
168a、168b、168c:第三閘極金屬層
170a、170b、170c:黏合層
172:閘極填充材料
174a、174b、174c:閘極電極
176:側向部分
180:虛設閘極結構
182:內部間隔層
183:介電層
184:層間介電層
185:閘極介電質
186:閘極電極
190:源極/汲極接觸
500:方法
502、504、506、508、510:步驟
G-G:切割線
M-M:切割線
結合附圖，根據以下詳細描述可以最好地理解本揭露之一些實施例的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1A圖至第1L圖為根據一些實施例的積體電路在各個處理階段的透視圖。
第1M圖至第1Y圖為根據一些實施例的積體電路在各個處理階段的橫剖面圖。
第2A圖至第2D圖為根據一些實施例的積體電路在各個處理階段的橫剖面圖。
第3A圖至第3C圖為根據一些實施例的積體電路在各個處理階段的橫剖面圖。
第4A圖及第4B圖為根據一些實施例的積體電路在各個處理階段的橫剖面圖。
第5圖為根據一些實施例的形成積體電路的方法的流程圖。
第6A圖至第6F圖為根據一些實施例的積體電路在連續中間處理階段的透視圖。
第6G圖至第6L圖為根據一些實施例的積體電路在連續中間處理階段的透視圖。
在以下描述中，針對積體電路晶粒內的各種層及結構描述了許多厚度及材料。對於各種實施例，以舉例的方式給出了特定的尺寸及材料。根據本揭露之一些實施例，熟習此項技術者將認識到，在不脫離本揭露之一些實施例的範圍的情況下，可以在許多情況下使用其他尺寸及材料。
以下揭示內容提供了用於實現提供之標的之不同特徵的許多不同的實施例或實例。以下描述元件及佈置的特定實例用以簡化本揭露之一些實施例。當然，這些僅為實例，並不旨在執行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本揭露之一些實施例可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本揭露之一些實施例中可以使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用 或操作中的不同方位。設備可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
在以下描述中，闡述了某些特定細節以便提供對本揭露之一些實施例的各種實施例的透徹理解。然而，熟習此項技術者將理解，可以在沒有該些特定細節的情況下實踐本揭露之一些實施例。在其他情況下，未詳細描述與電子元件及製造技術相關聯的公知結構，以避免不必要地模糊描述本揭露之一些實施例的實施例。
除非上下文另有要求，否則在整個說明書及發明申請專利範圍中，字組「包含」及其變體應以開放的、包容性的意義來解釋，亦即「包括，但不限於」。
諸如第一、第二及第三之類的序數的使用不一定暗含排序，而僅可區分動作或結構的複數實例。
在整個說明書中，對「一個實施例」或「實施例」的引用意味著結合該實施例描述的特定特徵、結構或特性包括在至少一個實施例中。因此，在整個說明書中各處出現的片語「在一個實施例中」或「在實施例中」不一定指同一實施例。此外，在一或多個實施例中，可以任何合適的方式組合特定特徵、結構或特性。
如本說明書及發明申請專利範圍中所使用的，單數形式「一」及「該」包括複數對象，除非文中另有明確規定。亦應注意，除非文中清楚地另外指出，否則術語「或」通常以包括「及/或」的意義使用。
本揭露之一些實施例的實施例提供一種包括奈米結構電晶體的積體電路，每一奈米結構電晶體具有對應於電晶體的通道區域的複數半導體奈米結構。本揭露之一些實施例的實施例為具有不同閾值電壓的電晶體提供改進的閘極金屬層形成。特別地，在兩個電晶體的半導體奈米結構之間形成了片間填充層。在沉積第一閘極金屬之前，自第一電晶體的半導體奈米結構之間完全移除片間填充層。片間填充層自側面移除，但不自第二類型電晶體的半導體奈米結構之間移除。然後沉積第一閘極金屬層。第一閘極金屬層填充第一類型電晶體的半導體奈米結構之間的空隙。片間填充層防止第一閘極金屬層填充第二類型電晶體的半導體奈米結構之間的空隙。因為第一閘極金屬層從不進入第二電晶體的半導體奈米結構之間的空隙，故第二電晶體的半導體奈米結構不會暴露於延長的蝕刻製程以自半導體奈米結構之間完全移除第一閘極金屬。結果為第二電晶體的閘極介電材料不會被蝕刻製程侵蝕。此外，第一及第二電晶體具有不同的閾值電壓。電晶體的性能及整體晶片產量得到改善。
第1A圖至第1L圖為根據一些實施例的積體電路100在連續中間處理階段的透視圖。第1A圖至第1L圖示出了用於生產包括奈米結構電晶體的積體電路的例示性製程。第1A圖至第1L圖示出了如何根據本揭露之一些實施例的原理以簡單且有效的製程形成這些電晶體。在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他製程 步驟及製程步驟的組合。奈米結構電晶體可包括閘極全環電晶體(gate all around transistor)、多橋電晶體(multi-bridge transistor)、奈米片電晶體、奈米線電晶體或其他類型的奈米結構電晶體。
奈米結構電晶體結構可藉由任何合適的方法圖案化。例如，可使用一或多種微影術製程來圖案化鰭式結構，包括雙重圖案化製程或多重圖案化製程。通常，雙重圖案化製程或多重圖案化製程可結合微影術與自對準製程，從而允許創建圖案，該些圖案的節距例如小於使用單一直接微影術製程獲得的節距。例如，在一些實施例中，使用微影術製程對形成於基板上方的犧牲層執行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，然後可使用剩餘的間隔物來圖案化奈米結構電晶體結構。
在第1A圖中，積體電路100包括半導體基板102。在一些實施例中，基板102包括至少在表面部分上的單晶半導體層。基板102可包括單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在本揭露之一些實施例描述的例示性製程中，基板102包括Si，但在不脫離本揭露之一些實施例的範圍的情況下可以使用其他半導體材料。
基板102在其表面區域中可包括一或多個緩衝層(未示出)。緩衝層可用於逐漸將晶格常數自基板的晶格常 數改變為源極/汲極區域的晶格常數。緩衝層可由磊晶生長的單晶半導體材料形成，諸如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。基板102可包括已適當摻雜有(例如，p型或n型導電性)雜質的各種區域。摻雜劑例如為用於n型電晶體的硼(BF2)及用於p型電晶體的磷。
積體電路100包括複數半導體奈米結構104。半導體奈米結構104為半導體材料層。半導體奈米結構104對應於將由所述製程產生的奈米結構電晶體的通道區域。半導體奈米結構104形成在基板102上方。半導體奈米結構104可包括一或多層Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些實施例中，半導體奈米結構104為與基板102相同的半導體材料。在不脫離本揭露之一些實施例的範圍的情況下，其他半導體材料可用於半導體奈米結構104。在本揭露之一些實施例所述的非限制性實例中，半導體奈米結構104及基板102為矽。半導體奈米結構104可包括奈米片、奈米線或其他類型的合適結構或形狀以用作奈米結構電晶體的通道區域。
積體電路100包括位於半導體奈米結構104之間的複數犧牲半導體奈米結構106。犧牲半導體奈米結構106包括與半導體奈米結構104不同的半導體材料。在半導體奈米結構104包括矽的實例中，犧牲半導體奈米結構 106可包括SiGe。
在一些實施例中，半導體奈米結構104及犧牲半導體奈米結構106藉由交替磊晶生長製程由半導體基板102形成。執行交替磊晶生長製程，直至形成選定數量的半導體奈米結構104及犧牲半導體奈米結構106。
在第1A圖中，存在三個半導體奈米結構104。然而，實務上，可能存在更多的半導體奈米結構104，而非三個。例如，每一閘極全環電晶體可包括3至10個半導體奈米結構104。在不脫離本揭露之一些實施例的範圍的情況下，可以使用其他數量的半導體奈米結構104。
半導體奈米結構104的垂直厚度可以在2nm與15nm之間。犧牲半導體奈米結構106的厚度可以在5nm與15nm之間。在不脫離本揭露之一些實施例的範圍的情況下，其他厚度及材料可用於半導體奈米結構104及犧牲半導體奈米結構106。
在一些實施例中，犧牲半導體奈米結構106對應於具有第一半導體組分的第一犧牲磊晶半導體區域。在隨後的步驟中，犧牲半導體奈米結構106將被移除且替換為其他材料及結構。為此，半導體奈米結構106描述為犧牲的。
在第1B圖中，在犧牲半導體奈米結構106、半導體奈米結構104及基板102中形成溝槽108。可以藉由在頂部犧牲半導體奈米結構106上沉積硬遮罩層110來形成溝槽108。使用標準微影術製程圖案化及蝕刻硬遮罩層 110。在圖案化及蝕刻硬遮罩層110之後，在硬遮罩層110未覆蓋的位置處蝕刻犧牲半導體奈米結構106、半導體奈米結構104及基板102。蝕刻製程導致形成溝槽108。蝕刻製程可以包括複數蝕刻步驟。例如，第一蝕刻步驟可以蝕刻頂部犧牲半導體奈米結構。第二蝕刻步驟可以蝕刻頂部半導體奈米結構104。這些交替的蝕刻步驟可以重複直至在暴露區域處蝕刻所有犧牲半導體奈米結構106及半導體奈米結構104。最後的蝕刻步驟可蝕刻基板102。在其他實施例中，可在單個蝕刻製程中形成溝槽108。
溝槽108界定三行或堆疊半導體奈米結構104及犧牲半導體奈米結構106。這些行或堆疊中的每一者對應於單獨的閘極全環電晶體，該閘極全環電晶體最終將由本揭露之一些實施例所述的進一步處理步驟產生。特別地，每一行或堆疊中的半導體奈米結構104將對應於特定閘極全環奈米結構電晶體的通道區域。
硬遮罩層110可包括鋁、AlO、SiN或其他合適材料中的一或多者。硬遮罩層110可具有介於5nm與50nm之間的厚度。硬遮罩層110可藉由PVD製程、ALD製程、CVD製程或其他合適沉積製程來沉積。在不脫離本揭露之一些實施例的範圍的情況下，硬遮罩層110可具有其他厚度、材料及沉積製程。
在第1C圖中，淺溝槽隔離區域112已形成於溝槽108中。可藉由在溝槽108中沉積介電材料且藉由使沉積的介電材料凹陷來形成淺溝槽隔離區域112，從而使介 電材料的頂表面低於最低的犧牲半導體奈米結構106。
淺溝槽隔離區域112可用於分離與半導體基板102結合形成的單個電晶體或電晶體組。用於淺溝槽隔離區域112的介電材料可包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)或低介電常數介電材料，藉由低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強CVD或可流動CVD形成。在不脫離本揭露之一些實施例的範圍的情況下，可以將其他材料及結構用於淺溝槽隔離區域112。在第1D圖中，淺溝槽隔離區域112的材料經由一或多種濕或乾式蝕刻製程執行回蝕。
在第1E圖中，包覆層114沉積在半導體奈米結構104及犧牲半導體奈米結構106的側面上以及硬遮罩層110上。包覆層114界定了相鄰行的半導體奈米結構104的包覆層114之間的空隙116。包覆層114可以藉由半導體奈米結構104、犧牲半導體奈米結構106及硬遮罩層110的磊晶生長形成。或者，包覆層114可以藉由化學氣相沉積(chemical vapor deposition，CVD)製程沉積。在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他製程來沉積包覆層114。
在第1F圖中，多晶矽層126沉積在包覆層114及頂部半導體奈米結構104的頂表面上以及高介電常數(high-K)介電層124。多晶矽層126可具有介於20nm 與100nm之間的厚度。多晶矽層126可以藉由磊晶生長、CVD製程、物理氣相沉積(physical vapor deposition，PVD)製程或ALD製程來沉積。在不脫離本揭露之一些實施例的範圍的情況下，可以使用其他厚度及沉積製程來沉積多晶矽層126。
在第1F圖中，介電層128沉積在多晶矽層126上。介電層130形成在介電層128上。在一個實例中，介電層128包括氮化矽。在一個實例中，介電層130包括氧化矽。介電層128及介電層130可以藉由CVD沉積。介電層128可具有介於5nm與15nm之間的厚度。介電層130可具有介於15nm與50nm之間的厚度。在不脫離本揭露之一些實施例的範圍的情況下，其他厚度、材料及沉積製程可用於介電層128及介電層130。
介電層128及介電層130經圖案化及蝕刻以形成用於多晶矽層126的硬遮罩。可以使用標準微影術製程來圖案化及蝕刻介電層128及介電層130。在介電層128及介電層130經圖案化及蝕刻以形成硬遮罩之後，蝕刻多晶矽層126，使得僅保留介電層128及介電層130正下方的多晶矽。結果為多晶矽鰭。此外，在除了多晶矽層126的剩餘部分正下方之外的所有位置移除包覆層114。可以在對多晶矽層126執行圖案化的相同蝕刻製程中移除包覆層114。或者，可以在蝕刻多晶矽層126之後在單獨的蝕刻製程中移除包覆層114。
在第1G圖中，自不在多晶矽層126下方的區域 移除犧牲半導體奈米結構106。可以使用蝕刻劑移除犧牲半導體奈米結構106，該蝕刻劑相對於半導體奈米結構104選擇性蝕刻犧牲半導體奈米結構106。在一些實施例中，犧牲半導體奈米結構106亦可在由多晶矽層126以及介電層128及介電層130形成的虛設閘極結構下方凹陷。此舉可促進在凹陷區域中形成內部間隔物。
在第1H圖中，閘極間隔層132沉積在半導體奈米結構104的暴露頂表面上，以及多晶矽層126及介電層128及介電層130的側壁上。在一個實例中，閘極間隔層132包括SiCON。閘極間隔層132可以藉由CVD、PVD或ALD沉積。在不脫離本揭露之一些實施例的範圍的情況下，其他材料及沉積製程可用於閘極間隔層132。
在第1I圖中，執行蝕刻製程以移除閘極間隔層132的部分。蝕刻製程在向下方向上選擇性蝕刻。結果為自介電層130的頂部及多晶矽層126未覆蓋的區域中的半導體奈米結構104的頂部移除閘極間隔層132。在第1I圖中，間隔層133沉積在半導體奈米結構104的暴露部分之間。間隔層133可以藉由ALD製程、CVD製程或其他合適製程沉積。在一個實例中，間隔層133包括氮化矽。間隔層133可與閘極間隔層132同時或單獨形成。在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他製程、結構及材料來形成閘極間隔層132及間隔層133。
如前所述，當犧牲半導體奈米結構106移除至虛設閘極結構之外時，犧牲半導體奈米結構106可在虛設閘 極結構下方凹陷。當形成間隔層133時，部分間隔層133形成在虛設閘極結構下方的犧牲半導體奈米結構106留下的凹槽中。間隔層133及凹槽可以幫助確保源極/汲極區域不會直接接觸隨後將形成的閘極金屬。在此意義而言，間隔層133的一部分亦可作為內部間隔層。
在第1J圖中，源極/汲極區域138已經形成。源極/汲極區域138包括半導體材料。源極/汲極區域138可以由半導體奈米結構104磊晶生長。源極/汲極區域138可以由半導體奈米結構104或基板102磊晶生長。在N型電晶體的情況下，源極/汲極區域138可以摻雜有N型摻雜劑物質。在P型電晶體的情況下，源極/汲極區域138可以摻雜有P型摻雜劑物質。可以在磊晶生長期間執行原位摻雜。
源極/汲極區域138可以具有不同結構並且可以用與上述不同的製程形成。例如，可移除半導體奈米結構104的暴露部分之間的間隔層133，同時在虛設閘極結構下方留下間隔層133的部分(描述為內部間隔層)，以防止源極/汲極區域138直接接觸隨後形成的閘極電極。然後可以執行磊晶生長以由半導體奈米結構104的暴露部分生長源極/汲極區域138。在此情況下，源極/汲極材料將填充半導體奈米結構104的暴露部分之間的空間。在另一實例中，可以完全移除半導體奈米結構104的暴露部分。然後可以由基板102磊晶生長或以其他方式沉積或形成源極/汲極區域138。
在第1K圖中，執行蝕刻製程以自多晶矽層126上方移除介電層128及介電層130。蝕刻製程亦移除閘極間隔層132的一部分。可以利用複數蝕刻步驟來移除介電層128及介電層130以及閘極間隔層132的一部分。
在移除介電層128及介電層130之後，沉積層間介電層142。層間介電層142可以包括氧化矽。層間介電層142可以藉由CVD、ALD或其他合適的製程沉積。在不脫離本揭露之一些實施例的範圍的情況下，其他材料及製程可用於層間介電層142中的介電層140。可執行CMP製程以使層間介電層142的頂表面與多晶矽層126的頂表面平齊。
在形成層間介電層142之後，執行蝕刻製程以移除多晶矽層126。多晶矽層126的移除形成閘極溝槽144。閘極溝槽144暴露半導體奈米結構104及犧牲半導體奈米結構106的未移除部分。
在第1L圖中，藉由相對於半導體奈米結構104選擇性蝕刻犧牲半導體奈米結構106，自半導體奈米結構104之間移除犧牲半導體奈米結構106的剩餘部分。
第1M圖至第1Y圖為根據一些實施例的積體電路100在中間處理階段的橫剖面圖。第1M圖至第1Y圖的橫剖面圖沿第1L圖所示的切割線M-M截取。橫剖面圖示出了三個不同的閘極全環電晶體150a、閘極全環電晶體150b及閘極全環電晶體150c的半導體奈米結構104a、半導體奈米結構104b及半導體奈米結構104c。雖然第 1L圖示出了兩個電晶體的形成，但第1M圖至第1Y圖示出了三個電晶體150a、電晶體150b及電晶體150c，因為一些實施例提供了三種類型的電晶體，每一類型的電晶體具有不同的閾值電壓。
在第1M圖中，介面介電層152a、介面介電層152b及介面介電層152c形成在半導體奈米結構104a、半導體奈米結構104b及半導體奈米結構104c上。介面介電層152a形成於半導體奈米結構104a上。介面介電層152b形成於半導體奈米結構104b上。介面介電層152c沉積在半導體奈米結構104c上。介面介電層152a至152c與半導體奈米結構104a至104c直接接觸。
介面介電層152a至152c可以包括介電材料，諸如氧化矽、氮化矽或其他合適介電材料。介面介電層152a至152c可包括相對於高介電常數介電材料(諸如氧化鉿或可用於電晶體的閘極介電質的其他高介電常數介電材料)的相對低介電常數介電質。
介面介電層152a至介面介電層152c可以藉由熱氧化製程、化學氣相沉積(chemical vapor deposition，CVD)製程或原子層沉積(atomic layer deposition，ALD)製程形成。介面介電層可具有介於0.5nm與2nm之間的厚度。為介面介電層選擇厚度的一個考慮為在半導體奈米結構104a至104c之間為閘極金屬留出足夠的空間，以下將更詳細地解釋。在不脫離本揭露之一些實施例的範圍的情況下，其他材料、沉積製程及厚度可用於介面 介電層。在一些實施例中，在相同的沉積製程中同時形成介面介電層152a至介面介電層152c。
在第1N圖中，高介電常數介電層154a、高介電常數介電層154b及高介電常數介電層154c形成在電晶體150a、電晶體150b及電晶體150c的半導體奈米結構104a、半導體奈米結構104b及半導體奈米結構104c上。特別地，高介電常數閘極介電層154a形成在電晶體150a的半導體奈米結構104a上的介面介電層152a上。高介電常數閘極介電層154b形成於電晶體150b的半導體奈米結構104b上的介面介電層152b上。高介電常數閘極介電層154c形成於電晶體150c的半導體奈米結構104c上的介面介電層152c上。在一些實施例中，在相同的沉積製程中同時形成高介電常數閘極介電層154a至高介電常數閘極介電層154c。
高介電常數閘極介電層154a至高介電常數閘極介電層154c及介面介電層152a至介面介電層152c將半導體奈米結構104與將在後續步驟中沉積的閘極金屬物理分離。高介電常數閘極介電層154a至高介電常數閘極介電層154c及介面介電層152a至介面介電層152c將閘極金屬與對應於電晶體150a至電晶體150c的通道區域的半導體奈米結構104a至104c隔離。
高介電常數閘極介電層154a至154c包括一或多層介電材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿- 氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料及/或其組合。高介電常數閘極介電層154a至154c可以藉由CVD、ALD或任何合適的方法形成。在一些實施例中，使用高度保形沉積製程，諸如ALD形成高介電常數閘極介電層154a至154c，以確保在每一半導體奈米結構104周圍形成具有均勻厚度的閘極介電層。在一些實施例中，高介電常數介電質的厚度在約1nm至約3nm的範圍內。在不脫離本揭露之一些實施例的範圍的情況下，其他厚度、沉積製程及材料可用於高介電常數閘極介電層154a至154c。高介電常數閘極介電層154a~154c可包括第一層及第二第二層，該第一層包括具有包括La及Mg的偶極摻雜的HfO2，並且第二層包括具有結晶的更高介電常數的ZrO層。
介面介電層152a及高介電常數閘極介電層154a共同形成電晶體150a的閘極介電質。介面介電層152b及高介電常數閘極介電層154b共同形成電晶體150b的閘極介電質。介面介電層152c及高介電常數閘極介電層154c共同形成電晶體150c的閘極介電質。
在執行關於電晶體150a、電晶體150b及電晶體150c的形成的進一步討論之前，討論可以影響電晶體150a至電晶體150c的功函數的一些態樣為有益的。可能存在多種原因，具有不同閾值電壓的多種類型的電晶體為有益的。例如，具有較高閾值電壓的電晶體通常可以經受端子間的較高電壓。此高閾值電壓電晶體可用作耦合至積 體電路100的端子的I/O電晶體。這些I/O電晶體可能會經受來自積體電路外部的電路的特別高的電壓，或者由於靜電荷的增長。較低閾值電壓的電晶體可用作積體電路100的芯電晶體(core transistor)。芯電晶體可用作積體電路100的邏輯及計算中心。為了降低功耗，芯電晶體可接收相對較小的電源電壓，因此，可以受益於較低的閾值電壓。在積體電路100中可能存在具有不同閾值電壓的三種或更多種不同類型的電晶體。
與電晶體的閘極電極相關聯的功函數對電晶體的閾值電壓影響極大。基於用作閘極電極的材料或材料組合，可以選擇性地增加或減少電晶體的功函數。第一類型電晶體的閘極電極可僅包括第一閘極金屬，因此可具有第一功函數。第二類型電晶體的閘極電極可包括第一閘極金屬及第二閘極金屬，因此可具有不同於第一功函數的第二功函數。第三類型電晶體的閘極電極可包括第一閘極金屬、第二閘極金屬及第三閘極金屬，因此可具有不同於第一及第二功函數的第三功函數。
若在每一類型的電晶體的閘極介電質上以毯覆沉積方式沉積各種閘極金屬，則將自某些類型的電晶體的半導體奈米結構之間移除一些閘極金屬，以產生不同功函數。然而，自不包括該閘極金屬的電晶體的半導體奈米結構之間移除閘極金屬會導致一些缺陷。例如，自電晶體的半導體奈米結構之間完全移除閘極金屬可能非常困難。可以使用特別長且有效的蝕刻製程自特定類型電晶體的半導體奈 米結構之間移除閘極金屬。由於蝕刻製程，不僅移除可能不完全，而且半導體奈米結構側面的高介電常數閘極介電質的厚度可能顯著減小。高介電常數閘極介電質的厚度減小會嚴重影響電晶體的性能。與其他類型的電晶體相比，閘極金屬不作為閘極電極的一部分的電晶體的半導體奈米結構之間剩餘的閘極金屬的存在會導致功函數不像期望的那樣明顯。簡而言之，在意欲移除閘極金屬的電晶體的半導體奈米結構之間沉積閘極金屬會導致在功函數區別及整體電晶體功能方面的嚴重缺陷。
本揭露之一些實施例的一些實施例藉由利用易於移除的片間填充層來防止閘極金屬沉積在電晶體的半導體奈米結構之間，從而克服上述缺點，其中閘極金屬不保留閘極電極的一部分。在沉積高介電常數閘極介電層154a至高介電常數閘極介電層154c之後，可以在每一電晶體150a至電晶體150c的半導體奈米結構104a至半導體奈米結構104c之間沉積片間填充層。然後，可以在閘極金屬沉積製程之間自每一類型的電晶體選擇性地連續移除片間填充層，從而使閘極金屬絕不沉積在電晶體的半導體奈米結構之間，其中閘極金屬不成為閘極電極的一部分。這將關於隨後的圖更詳細地描述。結果為多種類型的電晶體具有不同的閾值電壓及穩健的閘極介電質。晶圓產量及裝置性能顯著提高。
在第1O圖中，片間填充層156a至片間填充層156c沉積在半導體奈米結構104a至104c上。片間填充 層156a沉積在電晶體150a的半導體奈米結構104a上的高介電常數介電層154a上。片間填充層156a填充半導體奈米結構104a之間的空間。片間填充層156b沉積在電晶體150b的半導體奈米結構104b上的高介電常數介電層154b上。片間填充層156b填充半導體奈米結構104b之間的空間。片間填充層156c沉積在電晶體150c的半導體奈米結構104c上的高介電常數介電層154c上。片間填充層156c填充半導體奈米結構104c之間的空間。
片間填充層156a至片間填充層156c可以包括相對於高介電常數閘極介電層154a至154c的材料具有高蝕刻選擇性的材料。在一些實施例中，片間填充層156a至片間填充層156c可以包括Si、AlTiCN、TiC、AlC、TiN、AlN、Al2O3或SiO2。片間填充層可藉由ALD製程沉積。或者，片間填充層156a至片間填充層156c可藉由CVD製程、PVD製程或其他合適的沉積製程來沉積。選擇片間填充層156a至156c的厚度以確保片間填充層156a至156c完全填充每一電晶體150a至150c的相鄰半導體奈米結構104a至半導體奈米結構104c之間的空隙。在一個實例中，在半導體奈米結構104a上沉積高介電常數閘極介電層154a之後，在一些實例中，相鄰奈米結構104a的高介電常數閘極介電層154a之間的垂直空隙可在20埃與50埃之間。因此，在一些實施例中，片間填充層156a至片間填充層156c的厚度可在20埃與15 埃之間。在不脫離本揭露之一些實施例的範圍的情況下，其他材料、沉積製程及厚度可用於片間填充層156a至片間填充層156c。在一些實施例中，可在單個沉積製程中同時沉積片間填充層156a至片間填充層156c。在第1P圖中，在片間填充層156a至片間填充層156c上執行各向異性蝕刻製程。蝕刻製程在垂直方向上選擇性蝕刻。結果為自每一電晶體150a至電晶體150c中的半導體奈米結構104a至104c的側面及頂部奈米結構104a至104c的頂表面移除片間填充層156a至片間填充層156c。片間填充層156a至片間填充層156c保留在半導體奈米結構104a至104c之間。蝕刻製程可包括濕式蝕刻、乾式蝕刻或濕式蝕刻與乾式蝕刻的組合。在一些實施例中，蝕刻製程包括側壁轉化處理，包括低溫O2暴露或H2O2去離子水濕化學氧化。濕式蝕刻進一步包括具有MR、MR3或MR1的選定濕式蝕刻。隨後的乾式蝕刻製程可包括使用基於WCl5或TACl5的選定氧化物蝕刻及CF4或C2F6電漿蝕刻。乾式蝕刻可以進一步包括各向異性原子自由基處理，包括H2、F2或其他合適的蝕刻。在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他蝕刻製程或蝕刻製程的組合來移除片間填充層156a至片間填充層156c的側部分。
在第1Q圖中，形成並圖案化遮罩158。遮罩158覆蓋電晶體150b及電晶體150c的半導體奈米結構104b及104c。遮罩暴露電晶體150a的半導體奈米結構104a。 該物質可以包括使用微影術製程圖案化的光阻劑或硬遮罩材料。
在存在遮罩158的情況下執行蝕刻製程。蝕刻製程自半導體奈米結構104a之間完全移除片間填充層156a。蝕刻製程可包括濕式蝕刻、乾式蝕刻或濕式蝕刻製程與乾式蝕刻製程的組合。
在第1R圖中，已移除遮罩158。取決於遮罩158的類型，可以藉由用於移動光阻劑或硬遮罩層的任何合適製程移除遮罩158。在移除遮罩158之後，第一閘極金屬層160a至第一閘極金屬層160c沉積在半導體奈米結構104a至104c上。特別地，第一閘極金屬層160a直接沉積在電晶體150a的高介電常數閘極介電質154a上。第一閘極金屬層160a完全填充半導體奈米結構104a之間的空隙。第一閘極金屬層160b直接沉積在電晶體150b的高介電常數閘極介電質154b上。然而，由於半導體奈米結構104b之間存在片間填充層156b，第一閘極金屬層160b並未完全沉積在半導體奈米結構104b之間。片間填充層156b的存在防止或阻止第一閘極金屬層160b沉積在半導體奈米結構104b之間。第一閘極金屬層160c直接沉積在電晶體150c的高介電常數閘極介電質154c上。然而，由於半導體奈米結構104c之間存在片間填充層156c，第一閘極金屬層160c並未完全沉積在半導體奈米結構104c之間。片間填充層156c的存在防止或阻止第一閘極金屬層160c沉積在半導體奈米結構104c之間。
在一些實施例中，第一閘極金屬層160a至第一閘極金屬層160c包括氮化鈦。在一些實施例中，第一閘極金屬層160a至第一閘極金屬層160c包括Ru、TiAl、WCN、鉭或其他合適的材料。第一閘極金屬層160a至第一閘極金屬層160c可以藉由ALD、PVD、CVD或其他合適的沉積製程沉積。第一閘極金屬層160a至第一閘極金屬層160c的厚度可以介於20埃與50埃之間。在不脫離本揭露之一些實施例的範圍的情況下，其他材料、沉積製程及厚度可用於第一閘極金屬層160a至160c。
在第1S圖中，形成並圖案化遮罩162。遮罩162覆蓋電晶體150a及150c。遮罩暴露電晶體150b。遮罩162可以包括使用微影術製程圖案化的光阻劑或硬遮罩材料。
在存在遮罩162的情況下執行蝕刻製程。蝕刻製程自半導體奈米結構104b之間完全移除第一閘極金屬160b及片間填充層156b。蝕刻製程可包括濕式蝕刻、乾式蝕刻或濕式蝕刻製程與乾式蝕刻製程的組合。
在第1T圖中，已移除遮罩162。取決於遮罩162的類型，可以藉由用於移動光阻劑或硬遮罩層的任何合適製程移除遮罩162。在移除遮罩162之後，在半導體奈米結構104a至104c上沉積第二閘極金屬層164a至第二閘極金屬層164c。特別地，第二閘極金屬層164a直接沉積在電晶體150a的第一閘極金屬層160a上。第二閘極金屬層164b直接沉積在電晶體150b的高介電常數閘極介 電質154b上。第二閘極金屬層164b完全填充電晶體150b的半導體奈米結構104b之間的空隙。第二閘極金屬層164c直接沉積在電晶體150c的第一閘極金屬層160c上。
在一些實施例中，第二閘極金屬層164a至第二閘極金屬層164c包括氮化鈦。在一些實施例中，第二閘極金屬層164a至第二閘極金屬層164c包括Ru、TiAl、WCN、鉭或其他合適的材料。在一些實施例中，第二閘極金屬層164a至第二閘極金屬層164c包括與第一閘極金屬層160a至第一閘極金屬層160c不同的材料。第二閘極金屬層164a至第二閘極金屬層164c可以藉由ALD、PVD、CVD或其他合適沉積製程沉積。第二閘極金屬層164a至第二閘極金屬層164c可具有介於20埃與50埃之間的厚度。在不脫離本揭露之一些實施例的範圍的情況下，其他材料、沉積製程及厚度可用於第二閘極金屬層164a至第二閘極金屬層164c。
在第1U圖中，形成並圖案化遮罩166。遮罩166覆蓋電晶體150a及電晶體150b。遮罩166暴露電晶體150c。遮罩166可以包括使用微影術製程圖案化的光阻劑或硬遮罩材料。
在存在遮罩166的情況下執行蝕刻製程。蝕刻製程自半導體奈米結構104c之間完全移除第二閘極金屬層164c、第一閘極金屬層160c及片間填充層156c。蝕刻製程可包括濕式蝕刻、乾式蝕刻或濕式蝕刻製程與乾式蝕 刻製程的組合。
在第1V圖中，已移除遮罩166。取決於遮罩166的類型，可以藉由用於移動光阻劑或硬遮罩層的任何合適製程移除遮罩166。在移除遮罩166之後，在半導體奈米結構104a至104c上沉積第三閘極金屬層168a至第三閘極金屬層168c。特別地，第三閘極金屬層168a直接沉積在電晶體150a的第二閘極金屬層164a上。第三閘極金屬層168b直接沉積在電晶體150b的第二閘極金屬層164b上。第三閘極金屬層168c直接沉積在電晶體150c的高介電常數閘極介電層154c上。第三閘極金屬層168c完全填充電晶體150c的半導體奈米結構104c之間的空隙。
在一些實施例中，第二閘極金屬層164a至第二閘極金屬層164c包括TiAl。在一些實施例中，第二閘極金屬層164a至第二閘極金屬層164c包括Ru、WCN、鉭、氮化鈦或其他合適的材料。在一些實施例中，第三閘極金屬層168a至第三閘極金屬層168c包括與第二閘極金屬層164a至第二閘極金屬層164c及第一閘極金屬層160a至第一閘極金屬層160c中的一者或兩者不同的材料。第三閘極金屬層168a至第三閘極金屬層168c可以藉由ALD、PVD、CVD或其他合適的沉積製程沉積。在一些實施例中，在單個沉積製程中同時沉積第三閘極金屬層168a至第三閘極金屬層168c。第三閘極金屬層168a至第三閘極金屬層168c可具有介於20埃與50埃之間的厚 度。在不脫離本揭露之一些實施例的範圍的情況下，其他材料、沉積製程及厚度可用於第三閘極金屬層168a至第三閘極金屬層168c。
在第1W圖中，黏合層170a至黏合層170c沉積在電晶體150a至電晶體150c的第三閘極金屬層168a至第三閘極金屬層168c上。沉積閘極填充材料172覆蓋黏合層170a至170c。黏合層170a至黏合層170c將閘極填充材料172黏合至第三閘極金屬層168a至第三閘極金屬層168c。
黏合層170a至黏合層170c可以包括氮化鈦、氮化鉭或其他合適的材料。黏合層170a至黏合層170c可以藉由ALD製程、PVD製程、CVD製程或其他合適的沉積製程來沉積。黏合層170a至黏合層170c的厚度可介於5埃與20埃之間。在不脫離本揭露之一些實施例的範圍的情況下，其他材料、沉積製程及厚度可用於黏合層170a至黏合層170c。
閘極填充材料172可以包括鎢、鈷、銅、釕、鋁、鈦或其他合適的材料。閘極填充材料172為覆蓋電晶體150a至電晶體150c的其他閘極金屬層的高導電金屬。閘極填充材料172完全填充電晶體150a至電晶體150c的半導體奈米結構104a至104c周圍及上方的閘極溝槽144中的剩餘空間。閘極填充材料172可以藉由PVD、ALD、CVD或其他合適的沉積製程沉積。在不脫離本揭露之一些實施例的範圍的情況下，其他材料及沉積製程可用 於閘極填充材料172。
在第1W圖中，電晶體150a至電晶體150c的形成完成。電晶體150a包括閘極電極174a。閘極電極174a包括閘極填充材料172、黏合層170a、第一閘極金屬層160a、第二閘極金屬層164a及第三閘極金屬層168a。電晶體150b包括閘極電極174b。閘極電極174b包括閘極填充材料172、黏合層170b、第二閘極金屬層164b及第三閘極金屬層168b，但不包括第一閘極金屬層160b。電晶體150c包括閘極電極174c。閘極電極174c包括閘極填充材料172、黏合層170c及第三閘極金屬層168c，但不包括第二閘極金屬層164c或第一閘極金屬層160c。
由於閘極電極174a至閘極電極174c包括閘極金屬層的不同組合，故每一電晶體150a至電晶體150c具有不同的功函數。此外，基於片間填充層156a至片間填充層156c的利用提高了功函數的不同度。例如，由於在第一閘極金屬層160a至第一閘極金屬層160c的沉積期間存在片間填充層156b及片間填充層156c，故第一閘極金屬層160b及第一閘極金屬層160c並未沉積在半導體奈米結構104b~c之間。因此，在半導體奈米結構104b與半導體奈米結構104c之間沒有第一閘極金屬層160b及第一閘極金屬層160c的不需要的殘餘物。高介電常數閘極介電層154b及高介電常數閘極介電層154c的邊緣不會因蝕刻製程而減少，若不使用片間填充層，則該蝕刻製程可用於移除第一閘極金屬層160b及第一閘極金屬層 160c。關於防止在電晶體150c的半導體奈米結構104c之間沉積第二閘極金屬層164c，實現了相同的益處。
第1A圖至第1W圖所示的製程的一些進一步益處包括完全填充半導體奈米結構104a至半導體奈米結構104c之間的空隙。半導體奈米結構104a至半導體奈米結構104c之間的空間由第一閘極金屬層160a、第二閘極金屬層164b或第三閘極金屬層168c完全填充，使得半導體奈米結構104a至半導體奈米結構104c之間存在孔隙。此外，儘管在第1A圖至第1W圖中未示出，但在高介電常數閘極介電層154a至154c的周圍可保留小的混合層。小混合層可以包括高介電常數閘極介電層154a至高介電常數閘極介電層154c及片間填充層156a至片間填充層156c的材料的混合物。
在一些實施例中，在移除片間填充層156a至片間填充層156c之後，在半導體奈米結構104a至104c的中心正下方的片間填充材料的剩餘量可小於1.8%且小於1.2埃。
第1X圖為電晶體150b的一些半導體奈米結構104b在不使用片間填充層156b的替代製程中的橫剖面圖。在該替代製程中，第一閘極金屬層160b沉積在半導體奈米結構104b之間，因為在沉積製程期間不存在片間填充層156b。利用蝕刻製程自半導體奈米結構104b之間移除第一閘極金屬層160b。然而，蝕刻製程不能自半導體奈米結構104b之間完全移除第一閘極金屬層160b。此外， 該蝕刻製程極大地減小了半導體奈米結構104b的側面或側向部分176上的高介電常數閘極介電層154b的厚度。由於高介電常數閘極介電質154b的退化，結果為電晶體150b的功函數不太明顯，而電晶體150b的功能更差。
第1Y圖為根據第1O圖至第1W圖描述的製程的電晶體150b的一些半導體奈米結構104B的放大橫剖面圖。第1Y圖的視圖對應於在沉積第二閘極金屬層164b之前移除第一閘極金屬層160b及片間填充層156b之後第1S圖與第1T圖之間的製程的一部分。如第1Y圖所示，在半導體奈米結構104b之間沒有第一閘極金屬層160b的殘餘物。這係因為在第一閘極金屬層160b的沉積期間存在片間填充層156b。此外，因為不使用較長的蝕刻製程自半導體奈米結構104b之間移除第一閘極金屬層160b，故高介電常數閘極介電層154b在半導體奈米結構104b的側向部分176處並未退化。關於用於防止第一閘極金屬層160c及第二閘極金屬層164c沉積在半導體奈米結構104c之間的片間填充層156c，關於電晶體150c獲得類似的結果及益處。
在一些實施例中，高介電常數閘極介電層154b在半導體奈米結構104b的周邊周圍具有幾乎均勻的厚度。厚度變化可能小於2埃。此外，高介電常數閘極介電層154b具有極低的表面粗糙度。
第2A圖至第2D圖為根據一些實施例的積體電路200在各個處理階段的橫剖面圖。在第2A圖中，積體電 路200處於對應於第1R圖的積體電路100的處理階段。在第2B圖中，在積體電路200上沉積並圖案化遮罩162。遮罩162覆蓋電晶體158及電晶體150b。遮罩162暴露電晶體150c。執行蝕刻製程以自電晶體150c移除第一閘極金屬層160C及片間填充層156c。因此，暴露高介電常數閘極介電質154c。
在第2C圖中，沉積第二閘極金屬層164a至第二閘極金屬層164c。第二閘極金屬層164a沉積在第一閘極金屬層160a上。第二閘極金屬層164b沉積在第一閘極金屬層160b上。第二閘極金屬層164c沉積在高介電常數閘極介電層154c上。第二閘極金屬層164c填充電晶體150c的半導體奈米結構104c之間的空隙。第二閘極金屬層164a至164c可包括與先前針對第1T圖描述的第二閘極金屬層164a至164c所描述的相同材料、厚度及沉積製程。或者，第二閘極金屬層164a至第二閘極金屬層164c可包括與先前針對第1V圖的第三閘極金屬層168a至第三閘極金屬層168c描述的相同材料、厚度及沉積製程。
在第2D圖中，黏合層170a至黏合層170c沉積在第二閘極金屬層164a至第二閘極金屬層164c上。黏合層170a至黏合層170c可具有針對第1W圖的黏合層170a至黏合層170c描述的相同材料、厚度及沉積製程。在第2D圖中，閘極填充材料172沉積在黏合層170a至黏合層170c上。閘極填充材料172可具有針對第1W圖 的閘極填充材料172描述的相同材料、厚度及沉積製程。
第2D圖的積體電路200與第1W圖的積體電路100的不同之處在於未沉積第三閘極金屬層168a至第三閘極金屬層168c。第2D圖的積體電路200與第1W圖的積體電路100的不同之處亦在於片間填充層156b保留在電晶體150b的半導體奈米結構104b之間。電晶體150a至電晶體150c的壁具有彼此不同的功函數及不同的閾值電壓。
第3A圖至第3C圖為根據一些實施例的積體電路300在各個處理階段的橫剖面圖。第3A圖的積體電路300對應於第1O圖的積體電路100的處理階段。特別地，片間填充層156a至片間填充層156a至片間填充層156c沉積在電晶體150a至電晶體150c的半導體奈米結構104至半導體奈米結構104c之間。
在第3B圖中，在存在少量O2的情況下執行退火製程。或者，執行氧化處理，包括將H2O2及O3通入積體電路300的環境中。這些過程中的任何一者的結果為改變片間填充層156a至片間填充層156c的部分的結構或強度，該些部分不直接在半導體奈米結構104a至104c之間。
在第3C圖中，執行選定的側壁蝕刻。選定的側壁蝕刻相對於片間填充層156a至片間填充層156c的部分選擇性蝕刻片間填充層156a至片間填充層156c的改變部分，該些部分直接位於半導體奈米結構104a至半導體 奈米結構104c之間並且不受第3B圖描述的製程影響。選定的側壁蝕刻可包括濕式蝕刻或乾式蝕刻。在一個實例中，側壁蝕刻包括用CF4蝕刻。蝕刻製程的結果為片間填充層156a至片間填充層156c僅直接保留在半導體奈米結構104a至104c之間。該製程可用於形成先前描述的積體電路100及積體電路200的片間填充層156a至片間填充層156c。
第4A圖為根據一些實施例的積體電路400的橫剖面圖。在第4A圖中，積體電路400處於對應於第1O圖的積體電路100的處理階段。特別地，片間填充層156a至片間填充層156c以與第1O圖所描述的相同的方式形成在半導體奈米結構104a至104c上。在第4B圖中，執行各向異性蝕刻以移除不直接位於半導體奈米結構104a至104c之間的片間填充層156a至片間填充層156c的部分。各向異性蝕刻可以包括在向下方向上選擇性蝕刻的電漿蝕刻。電漿蝕刻可以包括在向下方向上用電漿化的離子轟擊積體電路400。各向異性蝕刻的結果為片間填充層156a至片間填充層156c僅直接保留在半導體奈米結構104a至104c之間。
第5圖為根據一些實施例的用於形成積體電路的方法500的流程圖。方法500可以利用第1A圖至第4B圖所描述的結構及製程。在步驟502，方法500包括以下步驟：在第一閘極全環電晶體的第一半導體奈米結構之間及第二閘極全環電晶體的第二半導體奈米結構之間形成片 間填充層。第一閘極全環電晶體的一個實例為第1O圖的第一閘極全環電晶體150a。第二閘極全環電晶體的一個實例為第1O圖的第二閘極全環電晶體150b。第一半導體奈米結構的一個實例為第1O圖的半導體奈米結構104a。第二半導體奈米結構的一個實例為第1O圖的半導體奈米結構104b。片間填充層的一個實例為第1O圖的片間填充層156a至片間填充層156b。在步驟504，方法500包括以下步驟：自第一半導體奈米結構之間移除片間填充層。在步驟506，方法500包括以下步驟：在片間填充層位於第二半導體奈米結構之間的同時，在第一半導體奈米結構之間及第二半導體奈米結構上形成第一閘極金屬層。第一閘極金屬層的一個實例為第1R圖的第一閘極金屬層160a及第一閘極金屬層160b。在步驟508，方法500包括以下步驟：自第二半導體奈米結構移除第一閘極金屬層及片間填充層。在步驟510，方法500包括以下步驟：在第二半導體奈米結構之間及在第一半導體奈米結構上方的第一閘極金屬層上形成第二閘極金屬層。第二閘極金屬層的一個實例為第1T圖的第二閘極金屬層164a及第二閘極金屬層164b。
第6A圖至第6F圖為根據一些實施例的積體電路100在連續中間處理階段的透視圖。第6G圖至第6L圖為根據一些實施例的積體電路100在連續中間處理階段的橫剖面圖。第6A圖至第6L圖示出了用於生產包括奈米結構電晶體的積體電路的例示性製程。第6A圖至第6L圖示出 了如何根據本揭露之一些實施例的原理以簡單且有效的製程形成這些電晶體。第6A圖至第6L圖可利用第1A圖至第5圖描述的製程、技術、結構及材料。在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他製程步驟及製程步驟的組合。
第6A圖示出了基板102。第6A圖亦示出了半導體奈米結構104及犧牲半導體奈米結構106的堆疊。基板102、半導體奈米結構104及犧牲半導體奈米結構106可以實質上如第1A圖及第1B圖所描述，但在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他結構、材料及製程。
在第6B圖中，硬遮罩層110形成在半導體奈米結構104及犧牲半導體奈米結構106的堆疊上。硬遮罩層110經圖案化，並且溝槽108蝕刻在半導體奈米結構104及犧牲半導體奈米結構106的堆疊中以及基板102中。硬遮罩層110及溝槽108可以實質上如第1A圖及第1B圖所描述的那樣形成，但在不脫離本揭露之一些實施例的範圍的情況下，可以使用其他結構、材料及製程。
在第6C圖中，淺溝槽隔離區域112形成在溝槽108中。淺溝槽隔離區域112可以實質上如第1C圖及第1D圖所描述的那樣形成，但在不脫離本揭露之一些實施例的範圍的情況下，可以使用其他結構、材料及製程。
在第6D圖中，形成了虛設閘極結構180。虛設閘極結構180包括包覆層114，該包覆層114形成在半導體 奈米結構104及犧牲半導體奈米結構106的疊層上以及淺溝槽隔離區域112上。虛設閘極結構180包括包覆層114上的多晶矽層126。虛設閘極結構180包括多晶矽層126上的介電層130。虛設閘極經圖案化以暴露半導體奈米結構104及犧牲半導體奈米結構106的堆疊的部分。包覆層114、多晶矽層126及介電層130可以實質上如第1E圖及第1F圖所描述的那樣形成，但在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他結構、材料及製程。
在第6E圖中，間隔層132形成在虛設閘極結構180上以及半導體奈米結構104及犧牲半導體奈米結構106的堆疊的暴露部分上。間隔層可以實質上如第1H圖所描述的那樣形成，由於犧牲半導體奈米片106將被回蝕，間隔層132將不會位於半導體奈米片104之間。在不脫離本揭露之一些實施例的範圍的情況下，其他製程、結構及材料可用於間隔層132。
在第6F圖中，執行實質上各向異性的蝕刻製程。蝕刻製程在向下方向上蝕刻。第一蝕刻步驟自介電層130的頂部及最上面的半導體奈米結構104的頂部移除間隔層132。未移除間隔層132的具有較大垂直厚度的部分。第二蝕刻步驟移除半導體奈米結構104及犧牲半導體奈米結構106的堆疊的部分，該些部分未被虛設閘極結構180覆蓋。第一及第二蝕刻步驟可以利用乾式蝕刻、濕式蝕刻或其他類型蝕刻中的一或多者。蝕刻製程對應於為隨後將產生的源極/汲極區域形成凹槽之步驟。第6F圖亦示出了第 6G圖至第6L圖的橫剖面圖的切割線G-G。
第6G圖為根據一些實施例的積體電路100在第6E圖所示的相同處理階段的橫剖面圖。第6G圖的橫剖面圖示出了基板102上的半導體奈米結構104及犧牲半導體奈米結構106的剩餘部分。第6G圖亦示出了包括包覆層114、多晶矽層126及間隔層132的虛設閘極結構180。第6G圖中未示出介電層130，因為第6G圖的視圖沒有垂直延伸足夠高以示出介電層130。
在第6H圖中，執行蝕刻製程以相對於半導體奈米結構104使犧牲半導體奈米結構106凹陷。這可以藉由執行選擇性定時蝕刻來實現。蝕刻製程相對於半導體奈米結構104選擇性蝕刻犧牲半導體奈米結構106。蝕刻製程經定時以在犧牲半導體奈米結構106中形成凹槽，而非完全移除犧牲半導體奈米結構106。蝕刻製程可以包括乾式蝕刻、濕式蝕刻或其他類型的蝕刻製程中的一或多者。
在第6I圖中，在與犧牲半導體奈米結構106的剩餘部分相鄰的凹槽中形成內部間隔層182。內部間隔層182可以藉由ALD製程、CVD製程、磊晶生長或其他合適過程形成。內部間隔層182可包括氮化矽或另一合適的介電材料。在不脫離本揭露之一些實施例的範圍的情況下，其他製程、結構及材料可用於內部間隔層132。
在第6J圖中，形成源極/汲極區域138。源極/汲極區域138包括半導體材料。源極/汲極區域138可以由半導體奈米結構104、基板102及內部間隔層182中的一 或多者磊晶生長。源極/汲極區域138可以包括矽或其他半導體材料。源極/汲極區域138可在源極/汲極區域138的形成期間原位摻雜。在不脫離本揭露之一些實施例的範圍的情況下，其他結構、材料及製程可以用於源極/汲極區域138。
在第6J圖中，介電層183形成在源極/汲極區域138上以及虛設閘極結構180的側壁上。介電層183可以包括氮化矽或其他合適的介電材料。介電層183可以藉由CVD、ALD或其他合適的沉積製程沉積。層間介電層184沉積在介電層183上。層間介電層184可以藉由ALD、CVD或其他合適的沉積製程沉積。層間介電層184可包括氧化矽、多孔介電材料、低介電常數介電材料、超低介電常數介電材料或其他合適的介電材料。在不脫離本揭露之一些實施例的範圍的情況下，其他材料及製程可以用於層間介電層184中的介電層183。
在第6K圖中，完全移除了犧牲半導體奈米結構106。可藉由蝕刻製程完全移除犧牲半導體奈米結構106，該蝕刻製程相對於半導體奈米結構104選擇性蝕刻犧牲半導體奈米結構106。蝕刻製程可以包括濕式蝕刻、乾式蝕刻或其他類型的蝕刻。
在移除犧牲半導體奈米結構106之後，在半導體奈米結構104上形成閘極介電質185。閘極介電質185圍繞半導體奈米結構104。利用第1M圖及第1N圖描述的製程及結構形成閘極介電質185。因此，閘極介電質185 包括第1M圖及第1N圖描述的介面閘極介電層152及高介電常數閘極介電層154，儘管閘極介電質185在第6K圖中示為單層。
在形成閘極介電質185之後，在閘極介電質185上形成閘極電極186。閘極電極185可以包括如第1O圖至第4B圖描述的第一閘極金屬層160a至第一閘極金屬層160c、第二閘極金屬層164a至第二閘極金屬層164c、第三閘極金屬層168a至第三閘極金屬層168c、黏合層170a至黏合層170c及閘極填充材料172以及片間填充層156a至片間填充層156c中的一或多者。因此，可以利用如第1O圖至第4B圖描述的製程、結構及材料來形成閘極電極186。
在第6L圖中，源極/汲極接觸190形成在層間介電層184中。源極/汲極接觸190可以包括與源極/汲極區域138直接接觸的矽化物。源極/汲極接觸190可以包括由諸如鋁、鈦、鎢、銅、金、鉭或其他導電材料的導電材料製成的導電通孔或插座。源極/汲極接觸190可藉由層間介電層184中的第一蝕刻溝槽形成。在不脫離本揭露之一些實施例的範圍的情況下，可以利用其他製程及材料來形成源極/汲極接觸190。
第6L圖對應於奈米結構電晶體150的完成。奈米結構電晶體150可對應於先前第1A圖至第4B圖描述的電晶體150a至電晶體150c之一。在不脫離本揭露之一些實施例的範圍的情況下，奈米結構電晶體150可具有 其他結構、材料、部件，並且可以利用其他製程。
在一些實施例中，一種形成積體電路之方法包括在第一閘極全環電晶體(第一奈米結構電晶體)的第一半導體奈米結構之間及第二閘極全環電晶體(第二奈米結構電晶體)的第二半導體奈米結構之間形成片間填充層。自第一半導體奈米結構之間移除片間填充層。在片間填充層位於第二半導體奈米結構之間的同時，在第一半導體奈米結構之間及第二半導體奈米結構上形成第一閘極金屬層。方法包括自第二半導體奈米結構移除第一閘極金屬層及片間填充層，以及在第二半導體奈米結構之間及在第一半導體奈米結構上方的第一閘極金屬層上形成第二閘極金屬層。在一些實施例中，第一奈米結構電晶體具有第一閾值電壓，並且第二奈米結構電晶體具有不同於第一閾值電壓的第二閾值電壓。在一些實施例中，方法更包括在第三奈米結構電晶體的第三半導體奈米結構之間形成片間填充層。在片間填充層位於第三半導體奈米結構之間的同時，形成第一閘極金屬層。在片間填充層位於第三半導體奈米結構之間的同時，形成第二閘極金屬層。自第二半導體奈米結構移除第一閘極金屬層、第二閘極金屬層及片間填充層。在第三半導體奈米結構之間及在第一半導體奈米結構及第二半導體奈米結構上方的第二閘極金屬層上形成第三閘極金屬層。在一些實施例中，第一奈米結構電晶體具有第一閾值電壓，第二奈米結構電晶體具有不同於第一閾值電壓的第二閾值電壓，並且第三奈米結構電晶體具有不同於第一及第二閾 值電壓的第三閾值電壓。在一些實施例中，方法更包括在形成片間填充層之前，在第一半導體奈米結構及第二半導體奈米結構上形成閘極介電層。在一些實施例中，在第一半導體奈米結構及第二半導體奈米結構之間形成片間填充層包括在閘極介電層上形成片間填充層。在一些實施例中，方法更包括在形成第一閘極金屬層之前，自第一半導體奈米結構及第二半導體奈米結構的側面移除片間填充層。在一些實施例中，自第一半導體奈米結構及第二半導體奈米結構的側面移除片間填充層包括執行各向異性蝕刻。在一些實施例中，自第一半導體奈米結構及第二半導體奈米結構的側面移除片間填充層包括對第一半導體奈米結構及第二半導體奈米結構的側面上的片間填充層的側部分執行側壁轉化處理，以及相對於第一半導體奈米結構之間及第二半導體奈米結構之間的片間填充層的部分，選擇性蝕刻側部分。在一些實施例中，選擇性蝕刻包括執行濕式蝕刻。
在一些實施例中，一種積體電路包括第一閘極全環電晶體(第一奈米結構電晶體)及第二閘極全環電晶體(第二奈米結構電晶體)，第一閘極全環電晶體包括複數第一半導體奈米結構，且第二閘極全環電晶體包括複數第二半導體奈米結構。積體電路包括位於第二半導體奈米結構之間的片間填充層，以及位於第一半導體奈米結構之間及第二半導體奈米結構的側面上的第一閘極金屬層。在一些實施例中，積體電路更包括位於第一半導體奈米結構及第二半導體奈米結構上的第一閘極金屬層上的第二閘極金屬層。 在一些實施例中，積體電路更包括第三奈米結構電晶體，第三奈米結構電晶體包括複數第三半導體奈米結構，其中第二閘極金屬層位於第三半導體奈米結構之間。在一些實施例中，片間填充層包括矽。
在一些實施例中，一種積體電路包括第一閘極全環電晶體(第一奈米結構電晶體)及第二閘極全環電晶體(第二奈米結構電晶體)，第一閘極全環電晶體包括複數第一半導體奈米結構，並且第二閘極全環電晶體包括複數第二半導體奈米結構。積體電路包括圍繞第一及第二半導體奈米結構的閘極介電層、實質上填充第一半導體奈米結構之間的空間的第一閘極金屬層，以及實質上填充第二半導體奈米結構之間的空間的第二閘極金屬層。第一閘極金屬層在第二半導體奈米結構之間的厚度小於0.2nm。在一些實施例中，第二閘極金屬層位於第一半導體奈米結構的側面上的第一閘極金屬層上。在一些實施例中，閘極介電層在第二半導體奈米結構上的厚度變化小於0.2nm。在一些實施例中，第一閘極金屬層及第二閘極金屬層為不同材料。在一些實施例中，積體電路更包括位於第二閘極金屬層上的黏合層。在一些實施例中，積體電路更包括位於黏合層上的閘極填充材料。
以上概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭露之一些實施例的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭露之一些實施例用作設計或修改其他製程及結構的基礎，以實 現與本揭露之一些實施例介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭露之一些實施例的精神及範疇，並且在不脫離本揭露之一些實施例的精神及範疇的情況下，該些等效構造可以執行各種改變、替代及變更。
100:積體電路
150a、150b、150c:電晶體
168a、168b、168c:第三閘極金屬層
170a、170b、170c:黏合層
172:閘極填充材料
174a、174b、174c:閘極電極

Claims (10)

  1. 一種形成積體電路之方法，包含：在一第一奈米結構電晶體的複數第一半導體奈米結構之間及一第二奈米結構電晶體的複數第二半導體奈米結構之間形成一片間填充層；自該些第一半導體奈米結構之間移除該片間填充層；在該片間填充層位於該些第二半導體奈米結構之間的同時，在該些第一半導體奈米結構之間及該些第二半導體奈米結構上形成一第一閘極金屬層；自該些第二半導體奈米結構移除該第一閘極金屬層及該片間填充層；以及在該些第二半導體奈米結構之間及該些第一半導體奈米結構上方的該第一閘極金屬層上形成一第二閘極金屬層。
  2. 如請求項1所述之方法，更包含：在一第三奈米結構電晶體的複數第三半導體奈米結構之間形成該片間填充層；在該片間填充層位於該些第三半導體奈米結構之間的同時，形成該第一閘極金屬層；在該片間填充層位於該些第三半導體奈米結構之間的同時，形成該第二閘極金屬層；自該些第二半導體奈米結構移除該第一閘極金屬層、該第二閘極金屬層及該片間填充層；以及在該些第三半導體奈米結構之間及在該些第一半導體奈 米結構及該些第二半導體奈米結構上方的該第二閘極金屬層上形成一第三閘極金屬層。
  3. 如請求項1所述之方法，更包含：在形成該片間填充層之前，在該些第一半導體奈米結構及該些第二半導體奈米結構上形成一閘極介電層。
  4. 如請求項1所述之方法，更包含：在形成該第一閘極金屬層之前，自該些第一半導體奈米結構及該些第二半導體奈米結構的複數側面移除該片間填充層。
  5. 一種積體電路，包含：一第一奈米結構電晶體，包含複數第一半導體奈米結構；一第二奈米結構電晶體，包含複數第二半導體奈米結構；一片間填充層，位於該些第二半導體奈米結構之間；以及一第一閘極金屬層，位於該些第一半導體奈米結構之間及該些第二半導體奈米結構的複數側面上，該第一閘極金屬層完整圍繞該些第一半導體奈米結構且接觸該片間填充層。
  6. 如請求項5所述之積體電路，更包含：一第二閘極金屬層，位於該些第一半導體奈米結構及該些第二半導體奈米結構上的該第一閘極金屬層上。
  7. 如請求項6所述之積體電路，更包含：一第三奈米結構電晶體，包括複數第三半導體奈米結構，其中該第二閘極金屬層位於該些第三半導體奈米結構之間。
  8. 一種積體電路，包含：一第一奈米結構電晶體，包含複數第一半導體奈米結構；一第二奈米結構電晶體，包含複數第二半導體奈米結構；一閘極介電層，圍繞該些第一半導體奈米結構及該些第二半導體奈米結構；一第一閘極金屬層，實質上填充該些第一半導體奈米結構之間的一空間；一第二閘極金屬層，實質上填充該些第二半導體奈米結構之間的一空間；以及一片間填充材料，位於至少一之該些第一半導體奈米結構的中心正下方，且該片間填充材料位於該至少一之該些第一半導體奈米結構與該第一閘極金屬層的正中間。
  9. 如請求項8所述之積體電路，其中該第二閘 極金屬層位於該些第一半導體奈米結構的複數側面上的該第一閘極金屬層上。
  10. 如請求項8所述之積體電路，其中該第一閘極金屬層及該第二閘極金屬層為不同材料。
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