CN110767803B - 一种碳纳米管器件源漏金属全局制作方法 - Google Patents

Abstract

本发明公开了一种碳纳米管器件源漏区接触金属全局(一次性)制造方法。该方法通过在假栅结构上沉积层间介质层并进行平坦化，消除假栅顶部两侧较倾斜的侧墙部分，然后去除沟槽结构中的假栅电极，并依次沉积栅介质、金属栅和引线金属层，进行平坦化处理，进一步消除栅极顶部两侧较倾斜的侧墙部分，形成仅具有垂直侧壁表面的侧墙。然后定义源漏金属图形，沉积源漏接触金属层，选择性地去除侧墙表面残余的金属层，接着依次沉积刻蚀停止层和第二层间介质层，进行平坦化，形成源漏接触孔和栅极引线金属层接触孔，在接触孔中填充金属。本方法能够消除栅极顶部两侧较倾斜的侧墙形貌对源漏金属沉积带来的影响，显著减少了侧墙表面上源漏金属的沉积厚度。

Description

一种碳纳米管器件源漏金属全局制作方法

技术领域

本发明涉及碳纳米管CMOS集成电路工艺，特别涉及一种碳纳米管器件源漏金属全局制作方法。

背景技术

随着半导体技术向下持续微缩到3nm以下技术节点，硅基集成电路极有可能会达到硅材料以及物理上量子力学的极限。微电子学的继续发展，迫切需要寻找新的更有潜力和优势的材料来代替硅材料，突破摩尔定律的极限。碳纳米管(CNTs)具有超高的载流子迁移率和平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米半导体器件，因此碳纳米管(CNTs)电子学被认为是最有可能取代硅基器件、延续摩尔定律的未来信息技术之一。与主流的硅基半导体技术相比，碳纳米管器件最大的困难之一便在于无法采用硅基技术中经常使用的离子注入工艺来调控晶体管类型和控制阈值电压，实现对晶体管器件的有效调节，因此开发新型的器件控制技术便成为碳纳米管器件的核心所在。

当前已经在实验室实现了碳管无掺杂高性能完美对称的CMOS电路的制备，并用比CMOS逻辑效率更高的传输晶体管逻辑设计并实现了纳米运算器所需的全部电路。这种“无掺杂”(Doping Free)的碳纳米管CMOS工艺通过控制源漏区接触金属(或简称源漏接触金属)材料钪(Sc)或钯(Pd)或其他金属可以达到选择性地向碳管注入电子或空穴，能够有效调控并制备高性能的n型与p型碳纳米管场效应晶体管。这一方法能够直接实现对晶体管器件的调控，大大节省了工艺步骤，降低了生产成本。

尽管具有相当多的技术优势，但在碳纳米管源漏区域接触金属形成过程中，侧墙表面上也将被沉积上一层金属。对于硅基器件而言，源漏金属经过退火可以与硅衬底形成硅化物材料，经过后续的湿法清洗工艺将侧墙表面上沉积的源漏金属去除掉。而对于碳纳米管器件来说，源漏区的接触金属无法与下面的碳纳米管形成类似硅化物之类的合金，使得其表现出与侧墙表面金属类似的特征，采用常规的干法或湿法刻蚀技术都难以在二者间获得非常高的选择性，进而去除侧墙侧壁表面沉积的金属材料。

因此，有效形成源漏区接触金属，成为碳纳米管器件相比于传统硅基器件制造过程中最大的不同之一，也是碳纳米管器件制造过程中面临的最大困难之一，而与之相应面临的最大挑战便在于如何去除侧墙侧壁表面沉积的金属材料，从而有效地形成碳纳米管器件的源漏区接触金属，这已经成为制约碳纳米管器件向前发展的重大挑战。

发明内容

本发明提供了一种源漏接触金属形成工艺，本发明将其称为一次性全局制造方法即源漏区与栅极区接触金属一次性成型技术，其能够显著减少薄膜晶体管栅极侧墙侧壁表面上沉积的金属厚度，实现无掺杂的制备薄膜晶体管的源漏接触方法，有效形成无掺杂薄膜晶体管的源漏接触金属。

一种碳纳米管器件源漏金属全局制作方法，其特征在于包括以下步骤：

S1：在衬底上沉积一半导体层，并在半导体层上形成包括侧墙和假栅电极的假栅结构；

S2：在半导体层和所述假栅结构上沉积第一层间介质层，并进行CMP平坦化，该平坦化去除部分假栅结构和所述假栅结构顶部两侧较倾斜的侧墙部分；

S3：去除侧墙之间沟槽结构中的假栅电极，直至暴露出半导体层；

S4：在上述沟槽结构中依次沉积栅介质、金属栅和引线金属层，并对填充后的高K金属栅HKMG薄膜进行CMP平坦化处理，该平坦化处理进一步消除了栅极顶部两侧较倾斜的侧墙部分，形成具有垂直侧壁的侧墙；

S5：去除第一层间介质层，直至暴露出衬底上的半导体层，定义器件隔离图形，去除不必要区域的半导体层，保留特定区域的半导体层；

S6：在整个晶圆表面沉积源漏接触金属层，并选择性地去除侧墙表面残余的源漏接触金属层，形成源漏接触金属；

S7：依次沉积接触孔刻蚀停止层和第二层间介质层，并进行CMP平坦化；形成源漏接触孔和栅极引线金属层接触孔，并在接触孔中填充金属。

优选地，半导体层为碳纳米管薄膜、应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷。

优选地，半导体层为生长的碳纳米管阵列和碳纳米管网络状即为排列整齐的薄膜、碳纳米管自组装薄膜、以及彼此任两者组合的复合薄膜。

优选地，假栅电极材料为多晶硅或非晶硅。

优选地，步骤S2中沉积掺杂或无掺杂的氧化硅或者旋涂一层绝缘介质形成第一层间介质层。

优选地，步骤S3中去除假栅电极时采用干法或湿法刻蚀工艺，或者二者的结合。

优选地，步骤S4中的栅介质选自氧化硅、氮氧化硅等常规材料或氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化镧铝等高K介质材料。

优选地，步骤S4中的金属栅为包括金属栅调制层和金属栅阻挡层的叠层。

优选地，步骤S4中的引线金属层选自钨(W)、铝(Al)、镍(Ni)、钴(Co)等金属。

优选地，步骤S6中的源漏接触金属选自钯、钪、镍铂合金、钛、钛钯、钴、钇、铝等金属或多个金属组成。

优选地，其中接触孔刻蚀停止层选自氧化硅、碳化硅、氮化硅。

优选地，步骤S7中的接触孔可采用源漏接触孔和栅极引线金属层接触孔一次形成的一步光刻工艺。

优选地，步骤S7中的接触孔可采用源漏接触孔和栅极引线金属层接触孔分开形成的两步光刻工艺。

本发明提出了一种新型的碳纳米管器件源漏金属全局制作方法，在对层间介质层和HKMG薄膜平坦化时，同时对栅极和栅极顶端两侧的侧墙进行研磨，去除了栅极顶端两侧较倾斜的侧墙部分，在沉积源漏接触金属前形成了仅具有垂直侧壁的侧墙，消除了栅极顶部两侧较倾斜的侧墙形貌对源漏金属沉积带来的影响，显著减少了侧墙表面上源漏金属的沉积厚度，在后续可通过选择性地去除垂直侧壁上残余的少量金属，使得栅极侧墙表面不再具有源漏金属层，能够有效地形成无掺杂薄膜晶体管的源漏接触金属。

附图说明

通过以下参照附图对本发明实施例进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了本发明碳纳米管器件源漏金属全局制作方法流程图；

图2示出了在衬底上形成假栅结构；

图3示出了沉积第一层间介质层ILD0；

图4示出了CMP平坦化后的第一层间介质层ILD0；

图5示出了刻蚀假栅电极露出沟道层；

图6示出了沉积栅介质、金属栅极和引线金属层；

图7示出了CMP平坦化后的侧墙；

图8示出了去除第一层间介质层ILD0以及定义器件隔离图形并去除不必要区域的半导体层；

图9示出了沉积源漏金属接触层；

图10示出了去除侧墙表面上残余的金属；

图11示出了形成接触孔刻蚀停止层；

图12示出了形成第二层间介质层ILD1并平坦化以及形成接触孔并填充金属。

具体实施方式

下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

图1示出了本发明碳纳米管器件源漏金属全局制作方法的流程步骤，下面根据图1所示的步骤以及图2-12对本发明的具体实施例进行详细描述。

按照步骤S1，如图2所示，在衬底101上沉积一层半导体层102，并在半导体层102上制备形成具有侧墙103和假栅104的假栅结构。

其中，衬底101可以是氧化硅、石英、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，本实施例中以氧化硅材料作为衬底。

半导体层102为碳纳米管薄膜，为具有90％-99.9999％半导体比例的碳纳米管薄膜，可以是生长的碳纳米管阵列和碳纳米管网络状即为排列整齐的薄膜，碳管自组装薄膜，以及彼此任两者组合的复合薄膜，本实施例中为碳纳米管薄膜。除此之外，还可以为应变硅或锗、量子阱、三五族材料、石墨烯、二维材料如二硫化钼、黑磷等。

假栅结构包括假栅介电层、假栅电极。假栅介电层材料可以为氧化硅，氮氧化硅等传统栅氧材料，也可以为氧化铪，氧化锆，氧化钇，氧化钽，氧化镧或氧化镧铝等高K介质材料，厚度范围为1～10nm，本实施例中采用厚度为5nm的氧化硅。假栅电极104材料可以为多晶硅或非晶硅，在本实施例中采用非晶硅假栅电极。

侧墙103可用常规工艺在栅极两侧形成，侧墙厚度可为10nm，材料可以为SiN、SiO₂、SiCN以及其他低介电常数介质材料。

进一步根据步骤S2，如图3所示，在步骤S1形成的器件结构上沉积第一层间介质层(ILD0)105，采用化学机械抛光(CMP)工艺对第一层间介质层(ILD0)105平坦化。该平坦化工艺准确停止在假栅电极表面上，在工艺过程中将同时去除部分假栅和假栅顶部两侧较倾斜的侧墙，如图4所示。

其中，第一层间介质层(ILD0)105可以采用CVD方法沉积上一层掺杂或无掺杂的氧化硅或者旋涂一层绝缘介质或者沉积低k材料形成。掺杂氧化硅包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)等材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃等，及多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)等。具体选择何种材料，需要根据器件的技术节点和需求来定。

在对第一层间介质层(ILD0)105平坦化时，去除了部分假栅，同时去除了假栅顶部两侧较倾斜的侧墙部分，即消除了后续源漏金属将会沉积在其上的部分倾斜侧墙，从而减少了侧墙表面上源漏金属的沉积厚度，部分消除了栅极顶部两侧较倾斜的侧墙形貌对源漏金属沉积带来的影响。然后，再对填充后的HKMG薄膜进行CMP平坦化处理。

进一步根据步骤S3，如图5所示，采用干法或湿法刻蚀技术或二者相结合，去除侧墙103之间的沟槽结构中的假栅介电层、假栅电极，直到暴露出沟槽中的半导体层102。

进一步根据步骤S4，如图6所示，在沟槽结构中依次沉积栅介质106、金属栅107以及引线金属层108，再对填充后的HKMG薄膜进行CMP平坦化处理，形成仅具有垂直侧壁的侧墙103，如图7所示。

其中，栅介质106为高K材料，可以为氧化硅、氮氧化硅等常规材料或氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝等高K介质材料，厚度在5-10nm范围。本实施例中所采用的栅介质为氧化硅。引线金属层108可以为钨(W)、铝(Al)、镍(Ni)、钴(Co)等金属材料。在本实施例中采用钨(W)作为引线金属层。

金属栅107可以为单层，也可以为包括金属栅调制层和金属栅阻挡层的叠层。金属栅107的材料主要包括Ti、TiN、TaN、TiAl、TiAl、C、Al等，金属栅极材料的制备主要由HKMG的集成工艺所决定。主要采用原子层沉积(ALD)或物理气相沉积(PVD)两种方法。ALD可以提供非常优良的台阶覆盖性，可以得到均匀的金属栅极厚度，为提到精确可控的栅极材料提供了基础保证。PVD方法则可以通过调节反应参数获得不同的功函数，同时获得比前者更高的产能。因此，先栅极工艺一般采用PVD方法来形成各种需要的功函数，而后栅极工艺由于深宽比较大，对沉积薄膜的台阶覆盖性和均匀性要求较高。在本实施例中采用ALD进行金属栅108的沉积。

该步骤中的CMP平坦化处理进一步减薄了一部分栅极厚度，并进一步消除了栅极顶部两侧较倾斜的侧墙部分，形成了整体侧墙呈现垂直侧壁的表面状况。在后续源漏金属沉积时，由于去除了倾斜的侧墙，源漏金属仅沉积在垂直侧壁的表面上，不会沉积在倾斜的侧墙表面上，消除了栅极顶部两侧较倾斜的侧墙形貌对源漏金属沉积带来的影响，显著减少了侧墙表面上源漏金属的沉积厚度。

进一步根据步骤S5，如图8所示，选择合适的干法或湿法刻蚀技术，去除第一层间介质层(ILD0)105，直至暴露出衬底101上的半导体层102，并通过常规光刻工艺定义晶体管器件隔离图形，去除不必要区域的半导体材料，保留特定区域的半导体材料。

进一步根据步骤S6，如图9所示，在整个晶圆表面沉积源漏接触金属，并选择性地去除侧墙103表面上残余的金属层和其它区域不需要的金属层，保留源漏区域上的金属层和引线金属层上的金属层，形成源漏接触金属109，如图10所示。

源漏接触金属可以为钯、钪、镍铂合金、钛、钛钯、钴、钇、铝等单一金属，也可以为多种金属的叠层。

进一步根据步骤S7，如图11所示，沉积接触孔刻蚀停止层110。在后续对层间介质层进行接触孔刻蚀时，需要用到极高能量的等离子体轰击，才能得到满足形貌与深度的接触孔，而如果直接刻蚀到源漏接触金属以及其下面的碳纳米管表面，或是蚀刻到侧墙，则将对晶体管的性能产生不利影响。因此，需要事先形成一层刻蚀停止层，作为后续接触孔ILD1层刻蚀过程中的停止层，并降低对侧墙的损伤。

另外，某些接触孔刻蚀停止层还可以作为应变硅技术使用，氮化硅应变技术便属于应变硅技术的一种，在器件里逐渐引入了高应力氮化硅技术。在N/PMOS上沉积高张应力和高压应力氮化硅作为接触孔刻蚀停止层，通过应力对沟道的作用，可以增强载流子迁移率，提高器件性能。在器件尺寸不断缩小的今天，特别是随着半导体集成电路技术微缩到90nm节点以下，尤其是在65nm节点以下，为了同时提高N/PMOS的电迁移率，可将张应力和压应力的氮化硅沉积于不同的器件上进行分别调控。

截止目前，基于CMOS工艺的应变硅技术正得到越来越广泛的应用。相比于其他应变硅技术，氮化硅应变技术在工艺上更加简单，且有着更低的成本，具有很好的发展前景。

优选地，接触孔刻蚀停止层可以为氧化硅、碳化硅、氮化硅或其他绝缘材料。它一般采用CVD方法沉积而成，厚度根据器件的需要而定，一般在5-50nm。在本实施例中，采用氮化硅作为接触孔刻蚀停止层。

进一步，如图12所示，在图11所示的器件结构上沉积第二层间介质层(ILD1)111，并以接触孔刻蚀停止层110为停止层执行化学机械抛光CMP使其平坦化。第二层间介质层(ILD1)可采用与第一层间介质层(ILD0)相同或不同的工艺形成，第二层间介质层(ILD1)的材料可为低k材料。

进一步，如图12所示，形成接触孔，并在接触孔中填充金属。在接触孔光刻及刻蚀后，沉积金属互连材料，如Ti/TiN/W堆叠层材料，然后进行接触孔CMP平坦化。上述接触孔光刻可以由一步或两步光刻组成，在本实施例中采用一步光刻，即源漏接触孔、栅极引线金属接触孔一次形成。在另一个实施例中，在完成前述步骤后，采用两步光刻形成接触孔，即先形成源漏接触区域的光刻图形，再形成接触孔互连金属和栅极连接引线金属两个区域的光刻图形，然后，进入后序工艺。

常规接触孔的互连工艺主要由两部分组成，一部分是作为粘附层的Ti/TiN(gluelayer)，另一部分是接触孔的填充金属钨(W plug)。主要目标是在不出现孔洞问题的前提下，尽可能地降低接触电阻，进而降低RC延迟。

虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (12)

1.一种碳纳米管器件源漏金属全局制作方法，其特征在于包括以下步骤：

S1：在衬底（101）上沉积一半导体层（102），并在半导体层上形成包括侧墙（103）和假栅电极（104）的假栅结构；

S2：在半导体层（102）和所述假栅结构上沉积第一层间介质层（105），并进行CMP平坦化，该平坦化去除部分假栅结构和所述假栅结构顶部两侧较倾斜的侧墙部分；

S3：去除侧墙（103）之间沟槽结构中的假栅电极（104），直至暴露出半导体层（102）；

S4：在上述沟槽结构中依次沉积栅介质（106）、金属栅（107）和引线金属层（108），并对填充后的上述多层薄膜进行CMP平坦化处理，该平坦化处理进一步消除了栅极顶部两侧较倾斜的侧墙部分，形成仅具有垂直侧壁的侧墙（103）；

S5：去除第一层间介质层，直至暴露出衬底上的半导体层，定义器件隔离图形，去除不必要区域的半导体层，保留特定区域的半导体层；

S6：在整个衬底表面沉积源漏接触金属层，并选择性地去除侧墙表面残余的源漏接触金属层，形成源漏接触金属（109）；

S7：依次沉积接触孔刻蚀停止层（110）和第二层间介质层（111），并进行CMP平坦化；形成源漏接触孔和栅极引线金属层接触孔，并在接触孔中填充金属。

2.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，半导体层（102）为生长的碳纳米管阵列、碳纳米管自组装薄膜、以及两者组合的复合薄膜。

3.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，假栅电极（104）材料为多晶硅或非晶硅。

4.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S2中沉积掺杂或无掺杂的氧化硅或者旋涂一层绝缘介质形成第一层间介质层（105）。

5.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S3中去除假栅电极（104）时采用干法或湿法刻蚀工艺，或者二者的结合。

6.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S4中的栅介质（106）选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化镧铝。

7.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S4中的金属栅（107）为包括金属栅调制层和金属栅阻挡层的叠层。

8.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S4中的引线金属层（108）选自钨（W）、铝（Al）、镍（Ni）、钴(Co)。

9.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S6中的源漏接触金属选自钯、钪、镍铂合金、钛、钛钯、钴、钇、铝或由上述多种材料叠层组成。

10.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，其中接触孔刻蚀停止层（110）选自氧化硅、碳化硅、氮化硅。

11.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S7中的接触孔采用源漏接触孔和栅极引线金属层接触孔一次形成的一步光刻工艺。

12.如权利要求1所述的碳纳米管器件源漏金属全局制作方法，其特征在于，步骤S7中的接触孔采用源漏接触孔和栅极引线金属层接触孔分开形成的两步光刻工艺。

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