CN111180583A - 晶体管及其制造方法 - Google Patents
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Abstract
本申请公开了一种晶体管及其制造方法，主要包括：在衬底上依次形成碳纳米管、假栅电极、掩模层；形成覆盖假栅侧壁的侧墙；在碳纳米管上形成电接触；形成至少覆盖侧墙的牺牲层；对牺牲层进行平坦化处理，以使假栅与侧墙的高度差在预设范围内；将假栅替换为栅叠层结构；去除牺牲层；形成覆盖电接触、栅叠层结构以及侧墙的刻蚀阻挡层；形成覆盖刻蚀阻挡层的层间介质层；以及形成贯穿层间介质层与刻蚀阻挡层的多个接触孔。通过牺牲层进行平坦化处理，以使假栅与侧墙的高度差在预设范围内，之后将余下的牺牲层去除，沉积刻蚀阻挡层，使之可以将整个栅叠层结构和源漏接触区域包围，从而可防止栅叠层结构的边缘与接触孔电连接结构发生击穿现象。
Description
技术领域
本公开涉及半导体集成电路器件制造领域，更具体地，涉及一种碳纳米管器件及其制造方法。
背景技术
碳纳米管(Carbon Nanotube,CNT)具有高速、低功耗等方面的优点，被认为是未来最佳的构建场效应晶体管的沟道材料之一。
当前已经在碳纳米管器件上实现了无掺杂的高性能完美对称的CMOS电路，这不同于主流的硅基集成电路制造技术，它在整个制造过程中都无需引入离子注入进行掺杂调节，因此被称为“无掺杂”碳纳米管CMOS技术。这一方法能够直接实现对晶体管器件的调控，大大节省了工艺步骤，降低了生产成本。
然而，随着器件尺寸的逐渐缩小在制作碳纳米管器件时往往会存在一些问题，主要包括：
由于光刻或对准误差导致的接触问题，还有等离子体刻蚀工艺对源漏金属和栅电极带来的损伤问题。本专利针对这些问题提出了一种创新的解决方法通过采用高可靠的自对准接触孔技术，来改进碳纳米管器件制造工艺，进一步提高器件的可靠性与良率。
发明内容
有鉴于此，本发明提供了一种高可靠的自对准的新型晶体管及其制造方法，通过形成覆盖电接触与栅叠层结构的刻蚀阻挡层、分步刻蚀层间介质层与刻蚀阻挡层形成接触孔的方法，防止了栅叠层结构的边缘与接触孔电连接结构发生击穿现象，并且保护了电接触与栅叠层结构不被刻蚀工艺损伤。
根据本发明的一方面，提供了一种新型晶体管的制造方法，包括：在衬底上形成碳纳米管；在所述碳纳米管上形成假栅电极(简称为假栅)；在所述假栅上形成掩模层；形成覆盖所述假栅的侧壁的侧墙；在所述碳纳米管上形成电接触；形成至少覆盖所述侧墙的牺牲层(第一层间介质层)；对所述牺牲层进行平坦化处理，以使所述假栅与所述侧墙的高度差在预设范围内；将所述假栅替换为最终器件实际需要的栅叠层材料和结构；去除所述牺牲层；形成覆盖所述电接触、所述栅叠层结构以及所述侧墙的刻蚀阻挡层；形成覆盖所述刻蚀阻挡层的第二层间介质层；以及形成贯穿所述层间介质层与所述刻蚀阻挡层的多个接触孔。
优选地，形成所述多个接触孔的步骤包括：刻蚀部分所述第二层间介质层，并在到达所述刻蚀阻挡层时停止；以及刻蚀部分所述刻蚀阻挡层，并在分别到达所述电接触的表面以及所述栅叠层结构的表面时停止。
优选地，去除所述第一层间介质层的方法包括干法刻蚀和/或湿法刻蚀，所述第一层间介质层相比所述电接触、所述栅叠层结构以及所述侧墙具有高选择性。
优选地，所述侧墙的材料包括氮化硅、氧化硅或其二者的复合材料，也可以包括SiCN等low-k电介质材料。
优选地，所述第一层间介质层的材料包括氧化硅、氮化硅、low-k电介质或其他易去除的电介质材料。
优选地，所述栅叠层结构包括依次堆叠在所述碳纳米管上的栅介质层与栅电极，所述栅介质层的材料包括high-K电介质，所述栅电极包括单一金属或多种复合金属材料组成的堆叠结构。
优选地，刻蚀所述第二层间介质层的方法包括干法或湿法刻蚀，所述第二层间介质层相比于所述刻蚀阻挡层具有高选择性。
优选地，所述第二层间介质层的材料包括氧化硅、氮化硅、low-k等电介质材料。
优选地，所述刻蚀阻挡层的材料包括氮化硅、碳化硅或low-k等电介质材料。
优选地，在所述接触孔内，去除所述刻蚀停止层的方法包括：采用干法刻蚀工艺去除所述刻蚀停止层；或先采用干法刻蚀工艺去除部分所述刻蚀停止层，再结合湿法刻蚀工艺或气化刻蚀工艺或原子层刻蚀工艺或其他非常规的刻蚀方法去除剩余部分的所述刻蚀停止层，其中，所述湿法刻蚀工艺、所述气化刻蚀工艺以及所述原子层刻蚀工艺相比于所述干法刻蚀工艺的选择性更高。
优选地，在形成所述多个接触孔之前，所述制造方法还包括：研磨所述第二层间介质层以对所述层间介质层进行平坦化处理，并去除部分所述第二层间介质层。
优选地，在形成所述多个接触孔后，所述制造方法还包括：在所述接触孔中填充导电材料，以形成贯穿所述层间介质层与所述刻蚀阻挡层的多个电连接结构。
根据本发明的另一方面，提供了一种新型晶体管，利用如上所述的制造方法形成。
根据本发明提供的晶体管及其制造方法，通过研磨牺牲层对栅叠层结构和侧墙进行平坦化，当研磨在同时到达栅叠层结构与侧墙时停止，之后将余下的牺牲层去除，沉积刻蚀阻挡层，使之可以将整个栅叠层结构和源漏接触区域包围，从而可防止栅叠层结构的边缘与接触孔电连接结构发生击穿现象。
进一步的，由于刻蚀阻挡层的存在，在形成接触孔时，通过分步刻蚀的方法，先刻蚀层间介质层，并在到达刻蚀阻挡层时停止，由此防止了电接触与栅叠层结构的损伤。然后选择合适的刻蚀技术将刻蚀阻挡层去除，在此过程中需要控制刻蚀工艺使其精确地停止在电接触与栅叠层结构的表面，由此进一步防止了电接触与栅叠层结构的损伤。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了本发明实施例的晶体管的结构示意图。
图2a至图2k示出了本发明实施例制造晶体管的方法在各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体器件。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出了本发明实施例的碳纳米管晶体管的结构示意图。
如图1所示，本发明实施例的晶体管包括：衬底101、碳纳米管110、栅叠层结构120、包括源极接触结构130与漏极接触结构140在内的电接触、侧墙103、刻蚀阻挡层105、层间介质层106以及多个电连接结构，其中，多个电连接结构包括源极电连接结构151、漏极电连接结构152以及栅极电连接结构153。
碳纳米管110位于衬底101上。栅叠层结构120覆盖部分碳纳米管110。侧墙103位于栅叠层结构120两侧，并完全覆盖在栅叠层结构120的侧壁上。源极接触结构130与漏极接触结构140覆盖至少部分碳纳米管110，并且分别位于栅叠层结构120两侧、侧墙103的外侧。刻蚀阻挡层105共形地覆盖在碳纳米管110、侧墙103以及栅叠层结构120的表面上。层间介质层106覆盖在刻蚀阻挡层105之上。多个电连接结构贯穿层间介质层106与刻蚀阻挡层105并分别与电接触以及栅叠层结构120连接。具体的，源极电连接结构151贯穿层间介质层106与刻蚀阻挡层105与源极接触结构130接触，漏极电连接结构152贯穿层间介质层106与刻蚀阻挡层105与漏极接触结构140接触，栅极电连接结构153贯穿层间介质层106与刻蚀阻挡层105与栅叠层结构120接触。
在一些实施例中，衬底101包括位于支撑衬底上的绝缘层。其中，支撑衬底主要起支撑作用，材料可以是硅、蓝宝石衬底、石英、玻璃、氧化铝等硬质绝缘材料，以及任何能够承载碳纳米管材料的衬底，但要具有非常平整的表面，同时均匀性也要满足需求。本实施例中以硅材料作为衬底，不作特别限定。绝缘层的材料包括氧化硅、氮化硅，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。根据实际产品需要，可以选择不同的绝缘层材料，在本实施例中以氧化硅材料作为绝缘层，不作特别限定。在另一个实施例中，可以在衬底101上开槽，然后在槽中沉积碳纳米管110作为半导体层，而不仅仅是在平面上沉积半导体层。
本实施例中半导体层碳纳米管110包括平行排列整齐的碳纳米管阵列、碳纳米管自组装薄膜、碳纳米管网络状阵列以及或彼此任由上述多种方式组合的碳纳米管复合薄膜。除此之外，半导体层还可以为应变硅或锗、量子阱、三五族材料、二维材料如石墨烯、二硫化钼、黑磷等。在本实施例中，栅叠层结构120包括堆叠在碳纳米管110上的栅介质层与栅极导体，其中，栅介质层的材料可以为传统的栅氧化层如氧化硅、氮氧化硅，也可以为高K(high-K)电介质材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化铝、氧化镧或氧化镧铝等，厚度在1-10nm范围。栅极导体为金属导体，包括单一金属或由多层复合金属材料组成的堆叠结构。侧墙103的材料包括氮化硅、氧化硅或其二者组成的复合材料，也可以包括SiCN等low-k电介质材料。刻蚀阻挡层105的材料包括氮化硅、碳化硅或与氧化硅存在高刻蚀选择性的其他介质材料，也可以为low-k电介质材料。第二层间介质层106的材料包括无掺杂的氧化硅、掺杂的氧化硅、low-k电介质材料或者其他易去除的电介质材料，电连接结构的材料包括钨、钴、铜、铝等金属材料。
在本实施例中，碳纳米管晶体管为N型MOSFET时，源极接触结构130与漏极接触结构140的材料包括钪、钇、铝、钛、金、铂、钼、钾、钙等或其合金材料或其合金材料或其复合材料，碳纳米管晶体管为P型MOSFET时，源极接触结构130与漏极接触结构140的材料包括钯、铝、钛、金、铂、钼、钾、钙等或其合金材料或其复合材料。
然而本发明实施例并不限于此，本领域技术人员可根据需要对栅极结构120、侧墙103、刻蚀阻挡层105、第二层间介质层106、电连接结构源极接触结构130以及漏极接触结构140的材料进行其他设置。
图2a至图2k示出了本发明实施例制造晶体管的方法在各个阶段的截面图。
本发明实施例的方法开始于衬底101，在衬底101上形成碳纳米管110，在碳纳米管110上形成假栅120’，在假栅120’上形成掩模层102，覆盖碳纳米管110、假栅120’以及掩模层102沉积绝缘层1031，如图2a所示，其中，衬底101与碳纳米管110的材料以及结构均可参照图1的相关描述，绝缘层1031的材料包括氮化硅、氧化硅或其二者的复合材料，也可以包括SiCN等低k介质材料。掩模层102包括氧化硅、氮化硅、非晶硅、非晶碳等电介质材料。
在本实施例中，以高K金属栅后栅工艺为例，假栅120’包括堆叠在碳纳米管110上的栅介质层与假栅电极。在假栅中，栅介质层的材料可以为传统的栅氧化层如氧化硅、氮氧化硅，也可以为高K(high-K)电介质材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化铝、氧化镧或氧化镧铝等；假栅电极的材料可以为金属导体。
然而本发明实施例并不限于此，本领域技术人员可根据需要对假栅120’的材料进行其他设置，例如假栅电极可采用非晶硅、多晶硅等材料。
进一步的，去除部分绝缘层形成覆盖假栅120’的侧墙103，如图2b所示。
在该步骤中，例如采用干法刻蚀技术形成侧墙工艺时，往往会用到过刻蚀将整个衬底表面上残余的多余材料去除，随后还需要采用相关的干法去胶和湿法清洗工艺对刻蚀后的表面进行清洗。在此过程中，往往会导致侧墙103的高度低于假栅120’的高度，产生高度差△h，使得部分掩模层102与假栅120’不能被侧墙103完全覆盖。
进一步的，覆盖至少部分碳纳米管110形成电接触，电接触包括源极接触结构130与漏极接触结构140，如图2c所示，其中，源极接触结构130与漏极接触结构140的材料以及结构均可参照图1的相关描述。在具体的制造过程中，在源漏区域形成电接触后，还会采用合适的工艺将器件之间某些区域的接触金属完全去除，以实现器件间的绝缘，否则将使得器件发生短路。
进一步的，形成覆盖掩模层102、侧墙103、源极接触结构130以及漏极接触结构140的牺牲层104即第一层间介质层，如图2d所示。
在该步骤中，牺牲层104可以采用多种材料组成，这需要视具体的侧墙材料来定，即不能采用与侧墙材料相同的薄膜，而必须在二者间存在较高的刻蚀选择比，才能在后续工艺过程中将牺牲层去除，而不影响侧墙材料。例如当侧墙采用氧化硅时，牺牲层可以采用氮化硅、非晶硅、有机材料如BARC或具有高流动性的旋涂介质如SOG(Spin on glass)、SOC(Spin on carbon)等；当侧墙采用氮化硅时，牺牲层可以采用氧化硅、非晶硅、有机材料如BARC或具有高流动性的旋涂介质如SOG(Spin on glass)、SOC(Spin on carbon)等。它们可以采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺、原子层沉积技术(AtomicLayer Deposition,ALD)或旋涂工艺等来形成。
然而本发明实施例并不限于此，本领域技术人员可根据需要对牺牲层104的材料进行其他设置。
进一步的，例如采用化学机械研磨(chemical mechanical polish,CMP)或等离子体回刻技术对牺牲层104进行平坦化处理，当即将到达假栅120’与侧墙103时要对工艺过程进行严格控制，不致受到过多的材料损失，能够较为精确地停止在假栅电极上。此时，侧墙103的高度与假栅120’的高度基本相同(假栅与侧墙的高度差在预设范围内)，修复了如图2b所示的高度差△h，使得假栅120’的侧壁完全被侧墙103覆盖，如图2e所示。
进一步的，将假栅120’替换为栅叠层结构120，如图2f所示，其中，栅叠层结构120的材料以及结构均可参照图1的相关描述。
在该步骤中，例如先采用干法刻蚀或湿法刻蚀工艺依次去除假栅电极与假栅电极下方的栅介质层，形成暴露碳纳米管的开口。之后采用原子层沉积(Atomic layerdeposition,ALD)工艺在开口中重新形成高K栅介质层。然后通过ALD工艺在开口中沉积金属栅电极材料，最后通过CMP工艺对器件进行平坦化处理，形成高K金属栅。
在一些其他实施例中，除假栅电极后可以保留假栅电极下方的栅介质层，之间在栅介质层上方沉积金属栅电极材料。
进一步的，去除牺牲层，如图2g所示。
在该步骤中，例如采用干法刻蚀工艺或湿法刻蚀工艺刻蚀牺牲层，通过调试刻蚀的工艺参数，包括：反应压力、反应时间、反应温度、反应速度、射频功率、气体或液体流量等的一种或多种，控制刻蚀在暴露源极接触结构130与漏极接触结构140时停止。需要指出的是，该刻蚀工艺要求对源漏极的接触金属、侧墙材料及栅极金属等要有较高的选择性，否则在去除牺牲层104的过程中，将会极大的损伤上述相关功能层。
进一步的，形成覆盖栅叠层结构120、侧墙103、源极接触结构130、以及漏极接触结构140的刻蚀阻挡层105，如图2h所示。
在该步骤中，例如ALD工艺、CVD工艺等分别在栅叠层结构120、侧墙103、源极接触结构130、以及漏极接触结构140的表面形成刻蚀阻挡层105。在本实施例中，刻蚀阻挡层105的材料包括氮化硅、碳化硅或其他材料。
进一步的，形成覆盖刻蚀阻挡层105的层间介质层106(第二层间介质层)，如图2i所示。在该步骤中，例如采用化学气相沉积CVD工艺、旋涂工艺形成层间介质层106。
在本实施例中，层间介质层106的材料包括无掺杂的氧化硅、掺杂的氧化硅、低k(low-k)电介质材料或者其他易去除的电介质材料，其中，层间介质层106与刻蚀阻挡层105应具有较高的刻蚀选择性。
然而本发明实施例并不限于此，本领域技术人员可根据需要对层间介质层106的材料进行其他设置。
在一些优选的实施例中，需要采用CMP工艺研磨层间介质层106，以去除预定厚度的层间介质层106，同时对层间介质层106的表面进行平坦化处理。
进一步的，采用自对准工艺贯穿层间介质层106形成多个接触孔，如图2j所示。
在该步骤中，例如采用合适的光刻工艺在层间介质层106上形成所需光刻图形，定义出接触孔的图形与位置，然后例如采用干法刻蚀工艺去除部分层间介质层106形成多个接触孔，通过调试刻蚀的工艺参数，包括：反应压力、反应时间、反应温度、射频功率、气体流量等的一种或多种，控制刻蚀在到达刻蚀阻挡层105时停止。其中，多个接触孔包括源极接触孔1071、漏极接触孔1072以及栅极接触孔1073，分别对应源极接触结构130、漏极接触结构140以及栅叠层结构120。
在本实施例中，由于层间介质层106的材料为氧化硅，因此在等离子刻蚀过程中，需要采用较强的自偏压才能使得接触孔形成良好的刻蚀形貌。又由于刻蚀阻挡层105覆盖了源极接触结构130、漏极接触结构140以及栅叠层结构120，因此，在采用强自偏压刻蚀工艺时，刻蚀阻挡层105保护了源极接触结构130、漏极接触结构140以及栅叠层结构120不被损伤。
进一步的，继续采用相应的刻蚀工艺将刻蚀阻挡层105去除，以暴露至少部分源极接触结构130、漏极接触结构140以及栅叠层结构120，如图2k所示。在该步骤中，例如采用干法刻蚀工艺去除部分刻蚀阻挡层105，通过调试刻蚀的工艺参数，包括：反应压力、反应时间、反应温度、射频功率、气体流量等的一种或多种，控制干法刻蚀在分别到达源极接触结构130、漏极接触结构140以及栅叠层结构120时停止。
在本实施例中，由于刻蚀阻挡层105的材料为氮化硅，其物理化学性质与氧化硅不同，因此在刻蚀过程中，并不需要采用较强的自偏压刻蚀工艺，之前的刻蚀工艺需要调整，而且要求在对刻蚀阻挡层105进行刻蚀时对层间介质层106要有较高的刻蚀选择性。同时，在即将刻蚀到源漏接触金属及栅极材料时，要仔细优化相应的刻蚀工艺，降低对下层材料的损失。具体来说，可以先采用干法刻蚀技术将大部分刻蚀阻挡层105去除，再采用更高选择性的湿法或气化刻蚀技术或原子层刻蚀技术或其他新型刻蚀技术等将剩余的刻蚀阻挡层105材料去除，从而可以将刻蚀准确地停止在源极接触结构130、漏极接触结构140以及栅叠层结构120的表面上，同时不会损伤源极接触结构130、漏极接触结构140以及栅叠层结构120，形成了满足要求的多个自对准接触孔。
进一步的，在多个接触孔中填充导电材料，以形成多个电连接结构，包括源极电连接结构151、漏极电连接结构152以及栅极电连接结构153，如图1所示。
在该步骤中，例如采用原子层沉积ALD工艺、PVD工艺分别在源极接触孔1071、漏极接触孔1072以及栅极接触孔1073中填充导电材料，使得导电材料分别与源极接触结构130、漏极接触结构140以及栅叠层结构120接触，从而形成了贯穿层间介质层106与刻蚀阻挡层105的多个电连接结构。其中，导电材料包括但不限于钨、钴、铜、铝等金属材料。
根据本发明提供的晶体管及其制造方法，通过研磨牺牲层对栅叠层结构和侧墙进行平坦化，当研磨在同时到达栅叠层结构与侧墙时停止，之后将余下的牺牲层去除，沉积刻蚀阻挡层，使之可以将整个栅叠层结构和源漏接触区域包围，从而可防止栅叠层结构的边缘与接触孔电连接结构发生击穿现象。
进一步的，由于刻蚀阻挡层的存在，在形成接触孔时，通过分步刻蚀的方法，先刻蚀层间介质层，并在到达刻蚀阻挡层时停止，由此防止了电接触与栅叠层结构的损伤。然后选择合适的刻蚀技术将刻蚀阻挡层去除，在此过程中需要控制刻蚀工艺使其精确地停止在电接触与栅叠层结构的表面，由此进一步防止了电接触与栅叠层结构的损伤。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (11)
1.一种晶体管的制造方法，包括：
在衬底上形成碳纳米管；
在所述碳纳米管上形成假栅；
在所述假栅上形成掩模层；
形成覆盖所述假栅的侧壁的侧墙；
在所述碳纳米管上形成电接触；
形成至少覆盖所述侧墙的第一层间介质层作为后续工艺的牺牲层；
对所述牺牲层进行平坦化处理，以使所述假栅与所述侧墙的高度差在预设范围内；
将所述假栅替换为高K金属栅叠层结构并进行平坦化；
去除所述第一层间介质层；
形成覆盖所述电接触、所述栅叠层结构以及所述侧墙的刻蚀阻挡层；
形成覆盖所述刻蚀阻挡层的第二层间介质层；以及
形成贯穿所述第二层间介质层与所述刻蚀阻挡层的多个接触孔。
2.根据权利要求1所述的制造方法，其中，形成所述多个接触孔的步骤包括：
刻蚀部分所述第二层间介质层，并在到达所述刻蚀阻挡层时停止；以及
刻蚀部分所述刻蚀阻挡层，并在分别到达所述电接触的表面以及所述栅叠层结构的表面时停止。
3.根据权利要求1所述的制造方法，其中，去除所述第一层间介质层的方法包括干法刻蚀和/或湿法刻蚀，
所述第一层间介质层相比于所述电接触、所述栅叠层结构以及所述侧墙等材料具有高选择性。
4.根据权利要求3所述的制造方法，其中，所述侧墙的材料包括氮化硅、氧化硅、low-k电介质材料或其复合材料组成的结构。
5.根据权利要求1所述的制造方法，其中，所述第一和第二层间介质层采用的材料包括氧化硅和/或氮化硅和/或low-k等电介质材料。
6.根据权利要求3所述的制造方法，其中，所述栅叠层结构包括依次堆叠在所述碳纳米管上的栅介质层与栅电极，
所述栅介质层的材料包括high-K电介质，所述栅电极包括单一金属或多层复合金属组成的堆叠结构。
7.根据权利要求2所述的制造方法，其中，所述刻蚀阻挡层的材料包括氮化硅、碳化硅或low-k等电介质材料。
8.根据权利要求2所述的制造方法，其中，在所述接触孔内，去除所述刻蚀停止层的方法包括：
采用干法刻蚀工艺去除所述刻蚀停止层；
或先采用干法刻蚀工艺去除部分所述刻蚀停止层，再结合湿法刻蚀工艺或气化刻蚀工艺或原子层刻蚀工艺或其他刻蚀技术去除剩余部分的所述刻蚀停止层。
9.根据权利要求2所述的制造方法，在形成所述多个接触孔之前，所述制造方法还包括：研磨所述层间介质层以对所述层间介质层进行平坦化处理，并去除部分所述层间介质层。
10.根据权利要求9所述的制造方法，在形成所述多个接触孔后，所述制造方法还包括：在所述接触孔中填充导电材料，以形成贯穿所述层间介质层与所述刻蚀阻挡层的多个电连接结构。
11.一种晶体管，利用如权利要求1-10任一所述的制造方法形成。
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