CN114429989A - 一种窄带隙半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供一种具有高开关比的窄带隙半导体器件及其制作方法。该器件具有一支撑衬底，其上依次具有一窄带隙半导体层、一栅介质层和一栅极堆叠结构，栅极堆叠结构两侧具有一L形自对准侧墙，其水平部分与位于其下的栅介质层沿窄带隙半导体层所在平面分别向外侧的源极区和漏极区延伸一定长度。进一步在上述侧墙外侧的水平部分和上述窄带隙半导体层上沉积有金属，后者用作半导体器件的源极和漏极。该器件通过栅极自对准工艺形成侧墙，可以降低沟道与源漏极区接界处的电场强度，以此增加漏极端带间隧穿势垒的宽度，使得在大偏压下工作时能较好的抑制漏极端少子的反向隧穿，故能在保持窄带隙半导体器件高性能的同时增大开关比，并显著抑制双极性。

Description

一种窄带隙半导体器件及其制备方法
技术领域
本发明涉及一种半导体器件及其制作方法，尤其涉及一种具有碳纳米管场效应晶体管及其制备方法。
背景技术
当前，先进的硅基集成电路器件的关键图形的特征尺寸已经跨过10nm大关，当晶体管继续向5nm甚至更小节点技术发展时，可以预见，硅基半导体技术正受到来自加工技术、器件物理极限、性能等方面的挑战，其继续发展必须克服功耗、成本等方面的巨大障碍，而且发展空间也有越来越小的趋势，急需寻找新的信息器件来继续推动未来半导体产业的发展。
最近几年，许多新型半导体材料因具有超高的迁移率使其在高速集成电路领域拥有很大的发展潜力，特别是锑化铟、砷化铟等二元化合物半导体广泛应用在高速射频电路，以及碳纳米管、石墨烯、纳米带等新型纳米材料有着独特的优势。然而，对于某些二维材料如InAs纳米线、石墨烯纳米带、黑磷及一维材料如碳纳米管而言，这些高迁移率的半导体通常对应的带隙较小，普遍存在关态泄露电流过大的问题，已经成为其大规模工程应用和集成的主要瓶颈。如碳纳米管典型带隙约为0.8eV，而硅的带隙约为1.12eV，前者明显小于后者。
对于常规的无掺杂(No-doping)窄带隙半导体器件，由于带隙较窄，在外加大偏压工作时，漏极端(或叫漏电极端或漏端)电场因为过于集中和过强而导致关态下漏端带间隧穿势垒宽度被大幅度压缩，使得漏端附近的肖特基隧穿严重，少子反向隧穿电流大大增加，产生了较大的隧穿电流。这使得器件在大偏压下的关态电流显著增加，晶体管的开关比下降，并且双极性也变得更为明显。这些影响导致窄带隙半导体集成电路的静态功耗较大，并且在工作过程中容易发生逻辑错误。
另外，对于某些新型超薄窄禁带半导体材料如碳纳米管来说，在晶体管制备过程中无法像硅基器件那样采用传统的离子注入和掺杂方法来调控晶体管类型，因此在后续工艺过程中自然无法采用轻掺杂漏(LDD)之类的离子注入技术来调控漏端电场强度的尖峰大小及其在空间上的分布，从而降低短沟道效应、结漏电流和寄生电流等负面效应。
针对该问题的解决方式已有了一些相关的公开文献，如北京大学提出了一种反馈栅结构，如图1所示，包括：绝缘衬底(201)、窄带隙半导体块体或薄膜(202)、栅介质层(203)、栅电极(204)、栅极掩模层(205)、侧墙(206)、漏电极浸润界面层(207)、源电极(208)及漏－反馈栅电极(209)，其中，侧墙(206)位于栅电极(204)、栅极掩模层(205)的两侧，形成电学隔离结构。通过给沟道偏漏端附近连接一个反馈栅，反馈栅与漏端金属电极相连接形成等电位，从而使得在漏端钳位一个不随漏偏电压改变的矩形势垒，从而极大抑制了肖特基隧穿，抑制了关态泄露电流，提高了开关比。然而，由于带隙较小，当工作在关态时，漏端的少子隧穿非常严重。此外，这种反馈栅在工艺上也存在许多不足，由于其采用的是非自对准工艺，存在较大的对准偏差问题，而且与当前集成电路制造工艺不兼容，无法进行大规模制备。另外，漏端占用了较大的接触面积，很难随着半导体技术节点的发展而持续微缩。
另外，IBM报道了一种非对称接触结构，是通过在漏端附近用刻蚀的方法使肖特基势垒拓宽成三角势垒，进而将开关比提高，然而这种方法的漏端势垒随着偏压增大仍有减薄的趋势。此外，这种方法也是非自对准工艺，存在对准问题，而且结构制备复杂且湿法腐蚀的可控性差，器件性能均一性和稳定性受到挑战，不容易集成化。
因此，如何有效抑制窄带隙半导体器件的双极性，进而提高半导体晶体管的开关比，以及如何与通用的硅基集成电路制造工艺相兼容并适合大规模产业化，已经成为窄带隙半导体材料应用于集成电路和其他应用领域的核心问题。
发明内容
本发明的目的在于提供一种具有高开关比的窄带隙半导体器件及其加工方法。该半导体器件通过栅极自对准工艺形成具有特定形状的侧墙结构，从而可以降低沟道与源漏区域接界处的电场强度，以此增加漏端带间隧穿势垒的宽度，使得在大偏压下工作时能很好地抑制漏端少子的反向隧穿，故能在保持窄带隙半导体器件高性能的同时增大开关比，并显著抑制双极性。
本发明的技术方案如下:
本发明提供一种具有高开关比的自对准窄带隙半导体器件,在支撑衬底上包括一窄带隙半导体层及栅极堆叠结构，在所述栅极堆叠结构两侧具有采用自对准工艺形成的、具有L形的侧墙，分别限定出位于所述侧墙外侧的源极区、漏极区，具体包括如下特征：
在所述栅极堆叠结构与所述窄带隙半导体层之间具有一栅介质层，所述侧墙具有一竖直部分和一水平部分组成的L形轮廓，所述水平部分与位于其下的所述栅介质层沿所述窄带隙半导体层所在平面分别向外侧的所述源极区和所述漏极区延伸一定长度，在所述侧墙的竖直部分之外、水平部分之上和所述窄带隙半导体层上均覆盖有金属层形成源极和漏极。
优选地，所述支撑结构为半导体材料、硬质绝缘材料或耐高温柔性绝缘材料，其中所述半导体材料为硅、绝缘层上硅(SOI)、SiC、InAs、III-V族材料或II-IV族材料，所述绝缘材料选自氧化硅、石英、玻璃、氧化铝，所述耐高温柔性绝缘材料选自聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)或聚酰亚胺。
优选地，所述窄带隙半导体层的典型带隙小于1eV，选自半导体型碳纳米管、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。
优选地，所述栅介质层(104)的厚度范围为1-10nm，选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝。
优选地，所述源极(110)和所述漏极(110’)的厚度范围为5-100nm。
优选地，所述源极(110)和漏极(110’)选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)、导电金属硅化物或掺杂多晶硅，其中任一材料或者上述材料的不同类的叠层组合。
优选地，对于PMOS器件，所述源极(110)和漏极选自铂(Pt)、钯(Pd)高功函数金属；对于NMOS器件，所述源极和漏极选自钪(Sc)、钇(Y)、铝(Al)。
本发明的另一种具有高开关比的自对准窄带隙半导体器件制作方法，其特征在于，包括以下步骤：
S1:提供一支撑结构，在所述支撑结构上依次形成一窄带隙半导体层、一栅介质层和一栅极堆叠结构；
S2:在上述结构上依次沉积第一介电层和第二介电层；
S3:对所述第二介电层进行各向异性刻蚀，并准确停止在所述第一介电层上，以在所述栅极堆叠结构两侧形成一外层侧墙；
S4:以所述刻蚀后的第二介电层为自对准掩模对所述第一介电层和栅介质层进行各向异性刻蚀，并停止在窄带隙半导体层上，形成内层侧墙；
S5:移除所述外层侧墙，形成由一竖直部分和一水平部分组成的L形内层侧墙，其竖直部分宽度由第一介电层厚度决定，水平长度由所述外层侧墙的厚度决定，大小精确可控，并位于栅介质层(104)上；
S6:沉积源漏金属，在所述内层侧墙两侧的半导体层(103)上形成源极(110)和漏极(110’)。
优选地，所述第一介电层为由台阶覆盖性良好的沉积技术形成的L形轮廓，所述第二介电层采用原子层沉积或等离子体增强气相沉积方法形成。
优选地，所述窄带隙半导体层(103)的典型带隙小于1eV，选自半导体型碳纳米管薄膜、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。
优选地，所述栅介质层(104)的厚度范围为1-10nm，选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝。
优选地，采用后栅工艺形成所述窄带隙半导体器件，在步骤S1中形成的所述栅极堆叠结构为一假栅结构，在所述步骤S5去除外层侧墙后进一步形成源极(110)和漏极(110’)后，并在其上形成一层间电介质层(112)，随后对所述层间电介质层(112)进行CMP平坦化，停止在所述假栅结构上，然后去除所述假栅结构并在其中形成HKMG栅极。所述窄带隙半导体层(103)的典型带隙小于1eV，选自半导体型碳纳米管、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。
优选地，所述栅介质层(104)的厚度范围为1-10nm，选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝。
优选地，所述源极(110)和所述漏极(110’)的厚度范围为5-100nm。
优选地，所述源极(110)和漏极(110’)选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)、导电金属硅化物或掺杂多晶硅，其中任一材料或者上述材料的不同类的叠层组合。
优选地，对于PMOS器件，所述源极(110)和漏极(110’)选自铂(Pt)、钯(Pd)高功函数金属；对于NMOS器件，所述源极和漏极选自钪(Sc)、钇(Y)、铝(Al)。
本发明的另一方面提供一种具有高开关比的自对准窄带隙半导体器件制作方法，包括以下步骤：
S1:提供一支撑结构，在所述支撑结构上依次形成一窄带隙半导体层、一栅介质层和一栅极堆叠结构；
S2:在上述结构上依次沉积第一介电层和第二介电层；
S3:对所述第二介电层进行各向异性刻蚀，并准确停止在所述第一介电层上，以在所述栅极堆叠结构两侧形成一外层侧墙；
S4:以所述刻蚀后的第二介电层为自对准掩模对所述第一介电层和栅介质层进行各向异性刻蚀，并停止在窄带隙半导体层上，形成内层侧墙；
S5:移除所述外层侧墙，形成由一竖直部分和一水平部分组成的L形内层侧墙，其竖直部分宽度由第一介电层厚度决定，水平长度由所述外层侧墙的厚度决定，大小精确可控，并位于栅介质层上；
S6:沉积源漏金属，在所述内层侧墙两侧的半导体层上形成源极和漏极。
优选地，所述第一介电层为由台阶覆盖性良好的沉积技术形成的L形轮廓，所述第二介电层采用原子层沉积或等离子体增强气相沉积方法形成。
优选地，所述窄带隙半导体层(103)的典型带隙小于1eV，选自半导体型碳纳米管薄膜、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。
优选地，所述栅介质层的厚度范围为1-10nm，选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝。
优选地，采用后栅工艺形成所述窄带隙半导体器件，在步骤S1中形成的所述栅极堆叠结构为一假栅结构，在所述步骤S5去除外层侧墙后进一步形成源极和漏极后，并在其上形成一层间电介质层，随后对所述层间电介质层进行CMP平坦化，停止在所述假栅结构上，然后去除所述假栅结构并在其中形成高k/金属栅(HKMG)。
本发明提出一种具有高开关比的窄带隙半导体器件及其加工方法，通过调节晶体管栅电极内层侧墙的厚度及精确控制侧墙在有源区的延伸长度，可以减弱被漏端电极耦合进沟道区的电场强度，以此增加漏端带间隧穿势垒的宽度。本发明所提出的半导体晶体管结构及其制作工艺非常简单高效，没有使用任何传统的离子注入或掺杂工艺，也没有采用复杂的多层薄膜结构或多种功函数调整步骤和工艺，便可以较高效地解决关态隧穿电流带来的静态功耗问题，有效抑制由于材料本身的窄带隙导致的器件双极性问题，提高了窄带隙半导体晶体管的开关比，特别是其加工方法能够与通用的硅基集成电路制造工艺相兼容，为进行大规模量产铺平了道路。
附图说明
通过以下参照附图对本发明的技术方案进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1为现有技术具有反馈栅半导体晶体管结构示意图；
图2为光刻后的栅极堆叠结构示意图；
图3为栅极刻蚀后的结构示意图；
图4沉积内层侧墙后的结构示意图；
图5沉积外层侧墙沉积后的结构示意图；
图6为采用各向异性刻蚀形成的双层侧墙结构示意图；
图7为去除栅介质后的双层侧墙结构示意图；
图8为去除外层侧墙后，自然形成特定的L形内层侧墙结构示意图；
图9为在源漏区域形成的金属接触电极结构示意图；
图10为形成接触孔刻蚀停止层和ILD电介质层的结构示意图；
图11为ILD电介质层CMP平坦化后的结构示意图；
图12为假栅去除、高K/金属栅填充和CMP平坦化后的结构示意图。
具体实施方式
下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
以下通过图2-图12对本发明进行详细描述。
在本发明的一个实施例中，描述了按照上述方法步骤获得的一种具有高开关比的自对准窄带隙半导体器件,其具体结构如图11所示。支撑结构101，在其上依次具有一窄带隙半导体层(103)，在窄带隙半导体层(103)上具有侧墙(108)分别限定出位于所述侧墙(108)外侧的源极区、漏极区以及所述侧墙(108)之间的有源区，在所述有源区中具有一栅极堆叠结构(105)。
其中，上述支撑结构101可以为半导体材料、硬质绝缘材料或耐高温柔性绝缘材料，其中所述半导体材料为硅、绝缘层上硅(SOI)、SiC、InAs、III-V族材料、II-IV族材料或其他半导体材料，所述绝缘材料选自氧化硅、石英、玻璃、氧化铝，所述耐高温柔性绝缘材料选自聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)或聚酰亚胺。其中窄带隙半导体层103的典型带隙小于1eV，选自半导体型碳纳米管薄膜、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。在本实施例中，支撑结构101采用硅衬底，窄带隙半导体层103为碳纳米管薄膜，同时在支撑结构101与窄带隙半导体层103之间还存在一层电介质层102用于半导体间的绝缘作用。上述电介质层102可以为氧化硅、氮化硅、SiCN以及其他已知或未知的电介质绝缘材料，本专利不作特别限定。另外，在其他实施例中，根据窄带隙半导体层103的具体要求，可以无需使用电介质层102材料，同时衬底101也需要进行相应改变。
在上述栅极堆叠结构与所述窄带隙半导体层103之间具有一栅介质层104，上述侧墙108具有一竖直部分和一水平部分组成的特定L形结构，即其是通过一次性制造而形成的，其中水平部分分别沿窄带隙半导体层103所在平面向外侧的源极区和漏极区延伸一定长度，该长度在制造过程中精确可调，并覆盖栅介质层104。在本实施例中，由于内层侧墙108采用自对准工艺形成，能够精确地控制内层侧墙108在有源区的延伸长度，可以减弱被漏端电极耦合进沟道区的电场强度，以此增加漏端带间隧穿势垒的宽度。其中栅介质层104的厚度范围为1-10nm，其材料选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化镧铝或其他高介电常数(K)的材料。在本实施例中，栅介质层104厚度优选为7nm。
随着CMOS器件微缩到45nm技术节点，由具有更高介电常数的高K材料替代传统的氧化硅、氮氧化硅栅介质已经成为必然。而金属栅极取代多晶硅栅极解决了多晶硅栅极与高K介质之间存在的不兼容性的问题，并从根本上消除了多晶硅栅极固有的栅耗尽和硼穿通等效应。在流行的硅基平面后栅极技术中，高K/金属栅极叠层是在CMOS前段(FEOL)工艺中的硅化物(包括高温过程)完成之后才开始形成的，即在ILD层平坦化后再去除假栅电极后沉积高K和金属栅材料形成的。当前，在硅基器件中，已经开发出两种后栅工艺流程，要么在假栅极图形化之前沉积高K栅介质材料，要么在去除多晶硅或非晶硅假栅极之后沉积高K栅介质和金属栅极堆叠材料。
栅极堆叠结构105可以为单层，也可以为多种金属的叠层。金属栅的材料主要包括Ti、TiN、TaN、TiAl、TiAlC、Al等，金属栅极材料的制备主要由高K/金属栅(HKMG)的集成工艺所决定。栅金属的功函数需要和沟道中载流子的能量相匹配,也就是说所选金属栅极的功函数必须分别能满足PMOS和NMOS的需求。不同于多晶硅栅极材料，其通过掺杂便可以很容易地提供适当能量和类型的载流子，然而对金属而言，功函数是材料自身的特性无法通过掺杂来改变。在实现金属栅极的过程中，主要的挑战是选择一种具有合适功函数的金属以获得良好的驱动性能。金属栅的功函数需要和沟道中载流子的能量相匹配，也就是说，要临近硅能带的导带或价带边缘。即为了以最低阈值电压(从而为最低功率)操控器件，NMOS器件必须使用低功函数金属，而PMOS器件则必须使用高功函数金属。也就是说若要改变MOS晶体管的阈值电压，可以通过改变栅极金属和半导体沟道材料间的功函数来实现。为了获得合适的阈值电压，通常要求NMOS金属栅材料的功函数在4.1eV附近，PMOS金属栅材料的功函数在5.2eV附近。
在本发明中，不同于硅基后栅工艺，在当前的实施例中，直接将金属栅极堆叠结构105沉积在栅介质层(104)上，而没有涉及任何如多晶硅或非晶硅之类的假栅电极材料，这种前栅金属栅工艺相对后栅金属栅工艺大大简化了制造流程和工艺复杂度。但是为了获得合适的阈值电压，在进行NMOS和PMOS器件加工时，需要金属栅堆叠结构的功函数分别在4.1eV和5.2eV附近。
在所述内层侧墙108的水平部分和所述窄带隙半导体层103上覆盖有金属层，后者作为源极110和漏极110’。其中，源极110和漏极110’的厚度范围为5-100nm，选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属、导电金属硅化物或掺杂多晶硅其中任一材料或者上述材料的不同类的叠层组合。在本实施例中，半导体器件为PMOS器件，源极110和漏极110’分别采用铂(Pt)和钯(Pd)高功函数金属。在另一实施例中，半导体器件为NMOS器件，上述源极110和漏极110’选自钪(Sc)、钇(Y)、铝(Al)等低功函数金属。
本实施例获得的半导体晶体管结构能够解决关态隧穿电流带来的静态功耗问题，可以有效抑制由于材料本身的窄带隙导致的器件双极性问题，进而提高窄带隙半导体晶体管的开关比。
在本发明的另一个实施例中，描述了一种直接采用前栅金属栅极工艺制作具有高开关比的自对准窄带隙半导体器件的方法，具体步骤如图2-图11所示。所述前栅金属栅极工艺是相对于硅基后栅工艺而言的，前者在制造过程中，其高K/金属栅均在源漏极形成前沉积而成，整个过程中不涉及任何假栅极形成与去除工艺，而后者需要先制作假栅电极和源漏极，再将假栅极去除，然后再将高K/金属栅填充于其中而形成。
首先根据步骤S1，提供一支撑结构101，随后在其上形成窄带隙半导体层103。支撑结构101主要起支撑作用，可以为半导体材料、硬质绝缘材料或耐高温柔性绝缘材料，其中所述半导体材料为硅、绝缘层上硅(SOI)、SiC、InAs、III-V族材料、II-IV族材料或其他半导体材料，所述绝缘材料选自氧化硅、石英、玻璃、氧化铝，所述耐高温柔性绝缘材料选自聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)或聚酰亚胺。
其中窄带隙半导体层103的典型带隙小于1eV，选自半导体型碳纳米管薄膜、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。在本实施例中，支撑结构101采用硅材料，窄带隙半导体层103为碳纳米管薄膜，包括平行排列整齐的碳纳米管阵列薄膜、碳纳米管自组装薄膜、碳纳米管网络状阵列以及或彼此任由上述多种方式组合的碳纳米管复合薄膜。在本实施例中，窄带隙半导体材料选择碳纳米管顺排阵列薄膜，其可以通过将衬底插入碳纳米管溶液中进行提拉获得，其中碳纳米管溶液通过将碳纳米管溶解在一种或多种卤代烃中形成，卤代烃可以选自氯仿、二氯乙烷、三氯乙烷、氯苯、二氯苯、溴苯等有机溶剂。
在本实施例中，由于采用硅半导体材料作为衬底支撑结构，因此在101与103之间还必须引入一层电介质层102，以便在两半导体间起到绝缘作用。所述电介质层102可以为氧化硅、氮化硅、SiCN以及其他已知或未知的电介质绝缘材料，本专利不作特别限定。另外，在其他实施例中，根据窄带隙半导体层103的具体要求，可以无需使用该电介质层102材料，同时衬底101也会进行相应改变。
进一步通过原子层沉积(ALD)方法在上述窄带隙半导体层102上沉积一层栅介质层104，其中栅介质层104的厚度范围为1-10nm，其材料可以选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧、氧化镧铝或其他高K电介质材料。在本实施例中，栅介质层104材料选用氧化铪，其厚度为7nm。
然后继续在栅介质层104上形成一栅极堆叠层105，可以为单层，也可以为多种金属的叠层。金属栅105的材料主要包括Ti、TiN、TaN、TiAl、TiAlC、Al等或其他任何适合的材料，这主要由CMOS器件的集成工艺和性能要求所决定。主要采用原子层沉积(ALD)或物理气相沉积(PVD)两种方法。ALD可以提供非常优良的台阶覆盖性，可以得到均匀的金属栅极厚度，为提供精确可控的栅极材料提供了基础保证。PVD方法则可以通过调节反应参数获得不同的功函数，同时获得比前者更高的产能。在本实施例中采用ALD进行栅极堆叠层105的沉积。
进一步，在上述栅极堆叠层105上还可以沉积一层引线金属层，可以选择钨(W)、铝(Al)、镍(Ni)、钴(Co)、钌(Ru)等金属材料。在本实施例中采用钴(Co)作为引线金属层。然后在其上依次形成硬掩模层106和栅极光刻图案107，并采用合适的刻蚀技术将该光刻图案107转移到下面的硬掩膜层106上。一般地，硬掩膜层106由光学平坦化(OPL)层和抗反射涂层(ARC)的叠层组成，也可以采用平坦化(OPL)层和硅基绝缘介质层组成，或单一绝缘介质层组成的堆叠层，从而最大可能地能够实现高保真的光刻图形转移，确保良好的形貌控制。其中，光学平坦化(OPL)层可以是无机非晶碳，也可以采用有机材料如旋涂碳或类金刚石碳，其作用是可以为下层结构提供一个光滑而平坦的表面。在一个实施例中，光学平坦化(OPL)层可以通过旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或化学溶液沉积形成。OPL的厚度一般根据具体的刻蚀尺寸来选择，当前的趋势是采用越来越小的厚度，如10nm到100nm。硅基绝缘介质层可以为氧化硅、氮化硅或氮氧化硅，可以通过旋涂、(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HPCVD)、化学溶液沉积、原子层沉积(ALD)等方法形成。
抗反射涂层(ARC)包括含硅的抗反射涂层材料，在本实施例中采用硅抗反射层(SiARC)，可以使光刻期间的光反射最小化。抗反射涂层(ARC)可以通过旋涂、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、蒸发或化学溶液沉积等方法来形成。硅抗反射层还可以由硅基绝缘介质层如氧化硅、氮化硅或氮氧化硅等材料代替。
随后，采用合适的刻蚀技术将硬掩模图形106转移到下面的栅极堆叠层105上，并能够精确停止在栅介质层104上，如图3所示。在此过程中，可以采用任何适当的刻蚀技术，例如反应离子刻蚀、脉冲等离子体刻蚀、原子层刻蚀等干法刻蚀工艺。一般采用卤基、氟基及碳氟基气体，优选为Cl2、HBr或SF6、CH2F2等的混合气体。本发明对此不做具体限定。最终形成形貌陡直的栅极堆叠结构105，其中对于栅介质层104可以进行一定程度的过刻蚀，但不能对下面的半导体层103造成明显损伤。
根据步骤S2，在上述栅极堆叠结构105上沉积第一介电层108，如图4所示。这一材料用于隔绝源漏金属层与栅极层的直接连接，以免发生短路问题。第一介电层108的材料为二氧化硅(SiO2)、氮化硅(Si3N4)或其他低k电介质材料如SiCN等，优选地，可采用介于约5nm和50nm之间的厚度，在本实施例中沉积厚度为20nm。为了形成特定的L形侧墙轮廓，即由一竖直部分和一水平部分组成的第一介电层108，需要采用台阶覆盖性良好的沉积技术才能满足要求，优选地选择原子层沉积技术。
进一步在上述第一介电层108上形成第二介电层109，如图5所示。其中第二介电层109材料为二氧化硅(SiO2)、氮化硅(Si3N4)或其他低k电介质材料如SiCN等，但要求与第一介电层108间要具有一定的刻蚀选择性。第二介电层109可以采用原子层沉积(ALD)、原子层化学气相气相沉积(ALCVD)或等离子体增强气相沉积(PECVD)或任何任意合适的沉积工艺形成。需要注意地是，第二介电层109的厚度可大于第一介电层108的厚度，其厚度一般为20nm至100nm范围内。通过控制第二介电层109的厚度可以精确控制侧墙向源漏接触区的延伸长度，从而减弱被漏端电极耦合进沟道区的电场强度，以此增加漏端带间隧穿势垒的宽度。在本实施例中，第一介电层108可以为二氧化硅，第二介电层109可以为氮化硅组成，厚度分别为20nm和50nm。
进一步根据步骤S3，采用干法刻蚀工艺对第二介电层109进行各向异性刻蚀，一般采用碳氟基气体如CF4、CHF3等与O2的混合等离子体来刻蚀，并停止在第一介电层108上，由此在上述栅极堆叠结构两侧形成外层侧墙。这一过程可以采用任何适当的刻蚀技术，例如反应离子刻蚀、脉冲等离子体刻蚀、原子层刻蚀等干法刻蚀工艺。在实施过程中，第一侧墙108和第二侧墙109的材料需要进行精心选择，要求后者对前者有较高的刻蚀选择性，才能确保在刻蚀过程中后者能够较为准确地停止在前者上而不至于对下面的栅介质层104有严重损伤。
进一步根据步骤S4，以上述外层侧墙为自对准掩模对第一介电层108进行各向异性刻蚀，并停止在栅介质层104上,形成特定L形内层侧墙。为了降低第一介电层108刻蚀时对半导体层103可能带来的损伤，需要精确控制刻蚀工艺，要求刻蚀后的栅介质层104的剩余厚度为初始厚度的三分之一以上，从而在栅极堆叠结构两侧形成了自对准的双层侧墙，如图6所示。
接下来，进一步以双层侧墙为掩膜，采用合适的干法刻蚀或湿法刻蚀技术或未来有可能出现的先进技术，将源漏区域剩余的栅介质层104去除，从而在栅极堆叠结构两侧形成了具有特定形状的L型内层侧墙，如图7所示。需要注意，尽管第一介电层108和第二介电层109可以采用已有的任何薄膜沉积技术如原子层沉积(ALD)、原子层化学气相气相沉积(ALCVD)、等离子体增强气相沉积(PECVD)或其他的沉积技术，但要确保第一介电层108在沉积过程中具有良好的阶梯覆盖性，因此优选采用原子层沉积(ALD)技术来制备。而对第二介电层109的要求则较低，可以采用多种沉积技术来形成。
随后根据步骤S5，移除外层侧墙，最终仅保留内层侧墙108，从而形成自对准的内层侧墙，如图8所示。其中，栅介质层104位于所述半导体材料层和上述内层侧墙108之间，并且在水平方向上仅位于所述沟道区和所述源极区之间以及所述沟道区和所述漏极区之间；所述水平部分与位于其下的所述栅介质层104沿所述窄带隙半导体层103所在平面分别向外侧的源极区和漏极区延伸一定长度，该长度在制造过程中精确可控；所述源极区和所述漏极区完美对称地位于内层侧墙108和栅极的两侧区域，而刻蚀后的内层侧墙108整体位于所述窄带隙半导体层所在平面上方。
进一步，在形成内层侧墙108的结构上沉积金属，并选择性地去除内层侧墙108表面上多余的金属层和为了实现相邻器件隔离而需要去除的金属层，仅保留源漏区域上、内层侧墙108水平表面上、内层侧墙108竖直方向外侧和栅极堆叠结构顶部的金属层，由此可以一次性地在源漏区域和栅极顶部形成接触金属。内层侧墙108在水平方向上向源极和漏极区域延伸一定尺寸，可以减弱被漏端电极耦合进沟道区的电场强度，以此增加漏端带间隧穿势垒的宽度，如图9所示。在本发明中，源极110和漏极110’自对准地、完美对称地形成在栅极结构的两侧，通过调节晶体管栅电极内层侧墙和外层侧墙的厚度，可以精确控制不同器件间的绝缘性能和侧墙在有源区的延伸长度，确保器件性能。与此相比较，其他同类发明大都是通过光刻的方法即非自对准工艺来控制图形的尺寸，这无法保证源极和漏极金属的对准精度，无法对称而精准地分布于栅极两侧，使得器件性能发生变异或存在多种可靠性问题。
掺杂技术是当今硅基CMOS技术的核心,杂质为器件沟道提供了载流子,从而决定了器件的性质。这需要采用离子注入或掺杂等工艺来形成源漏区，之后再采用自对准硅化物(self-aligned silicide)工艺在源漏区形成硅化物或硅化物层(silicide layer)，而这是通过硅化反应形成的，即反应发生在硅体之中。几十年来，一共有多种金属被用到硅化物制备之中，主要包括Ti、Co、Ni及其合金等材料。与传统的硅基半导体器件相比较，在本专利中，新型窄带隙器件的工作原理与此则截然不同，在制造过程中，不涉及任何传统的掺杂或离子注入工艺，这种无掺杂的CMOS技术完全突破了传统硅基器件的理念。新型窄带隙器件的极性通过接触电极的功函数来控制，是将符合功函数要求的金属直接沉积在源漏区的半导体材料表面，并与半导体层形成良好的浸润,同时还与半导体层的导带或价带形成良好的欧姆接触,通过半导体材料与金属间的电荷耦合或传导来调节器件的N型或P型极性。显然，新型窄带隙器件不需要对半导体材料层进行掺杂，在半导体层的表面或体中自然不会形成掺杂区，这与传统硅基工艺中采用掺杂或离子注入的方式来形成源漏区，在原理上便存在本质区别。
源极110和漏极110’区沉积的金属厚度范围为5-100nm，选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属、导电金属硅化物或掺杂多晶硅，或其中任一材料或者上述材料的不同类的叠层组合。总的指导原则是根据制造nFET还是pFET型器件来选择不同的金属，通过源漏金属溅射形成金属薄膜而不是像传统硅基器件那样通过复杂繁琐的离子注入和形成硅化物或硅化物层(silicide layer)来改变器件的类型。对于nFET，可以使用较低功函数(WF)的金属系统，例如Sc或者Al，而对于pFET，可以使用较高功函数(WF)的金属系统，例如Au或者Pd。在一个实施例中，新型窄带隙器件的半导体层为碳纳米管，低功函数金属选择Sc，高功函数金属选择Pd，它们可以与碳纳米管形成良好的欧姆接触,从而使电子或空穴可以被选择地、无阻地从接触电极注入到半导体层中,从而实现N型或P型器件。
在另一实施例中，半导体器件为PMOS器件，源极110和漏极110’采用铂(Pt)高功函数金属，其厚度为20nm。在另一实施例中，半导体器件为NMOS器件，源极110和漏极110’可选自钇(Y)、铝(Al)。
随后，便可以进行接触孔结构的制造。由于在进行接触孔刻蚀时，需要用到极高能量的等离子体轰击，在此过程中需要极力避免对半导体层103的损伤，因此，需要事先在上述加工后的器件表面上形成一层刻蚀停止层111，作为后续接触孔刻蚀过程中的停止层，同时还可以降低对侧墙的损伤，如图9所示。否则，如果在接触孔刻蚀时，直接刻蚀到源漏接触金属下面的半导体材料层，或是刻蚀到栅极侧墙，则会直接破坏源漏接触区的载流子注入能力，或使源漏接触金属直接与栅极金属形成短路，将对晶体管的性能产生严重的影响。
具体而言，首先在晶圆表面上沉积一定厚度的接触孔刻蚀停止层111，需要精心设计以确保其厚度满足器件的要求。优选地，接触孔刻蚀停止层111可以为氮化硅、碳化硅、氮氧化硅或其他绝缘材料。一般采用PECVD、LPCVD或ALD沉积技术制备而成，具体厚度则要根据器件的需要而定，一般在5-50nm。在本实施例中，采用氮化硅作为接触孔刻蚀停止层。
进一步在该层111上形成一层间电介质层(ILD)112，可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者旋涂一层绝缘介质SOD形成，如图10所示。层间介质层(ILD)材料可以为掺杂或无掺杂的氧化硅、低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。在本实施例中层间介质层(ILD)采用PECVD沉积氧化硅形成。
进一步采用化学机械抛光(CMP)方法对层间介质层(ILD)112进行CMP平坦化，根据要求，需要准确停止在高K/金属栅极结构上方并与金属栅材料相接触，以满足对局部互连线的要求，如图11所示。
除了前栅金属栅工艺外，在其他实施例中，还可以采用类似硅基的后栅工艺形成窄带隙半导体器件，即在步骤S1中形成栅介质层104后，在其上形成一假栅电极层，然后对假栅电极进行光刻和刻蚀，形成一假栅电极结构。假栅电极104材料可以为多晶硅或非晶硅，在本实施例中采用非晶硅假栅电极材料。在上述步骤S5中对上述层间电介质层112进行CMP平坦化，停止在上述假栅结构上，然后进一步去除上述假栅结构并在其中沉积高K/金属栅极(HKMG)材料，如图12所示。
根据上述实施例的制作工艺，通过调节晶体管栅电极L型内层侧墙108的厚度及精确控制外层侧墙109在有源区的延伸长度，减弱被漏端电极耦合进沟道区的电场强度，以此增加漏端带间隧穿势垒的宽度，而且其加工方法能够与通用的硅基集成电路制造工艺相兼容，为进行大规模量产铺平了道路。
虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (12)

1.一种具有高开关比的自对准窄带隙半导体器件,在支撑衬底(101)上包括一窄带隙半导体层(103)及栅极堆叠结构(105)，在所述栅极堆叠结构(105)两侧具有采用自对准工艺形成的、具有L形的侧墙(108，108’)，分别限定出位于所述侧墙(108，108’)外侧的源极区、漏极区，其特征在于：
在所述栅极堆叠结构(105)与所述窄带隙半导体层(103)之间具有一栅介质层(104)，所述侧墙(108，108’)具有一竖直部分和一水平部分组成的L形轮廓，所述水平部分与位于其下的所述栅介质层(104)沿所述窄带隙半导体层(103)所在平面分别向外侧的所述源极区和所述漏极区延伸一定长度，在所述侧墙(108，108’)的竖直部分之外、水平部分之上和所述窄带隙半导体层(103)上均覆盖有金属层形成源极(110)和漏极(110’)。
2.如权利要求1所述的具有高开关比的自对准窄带隙半导体器件，其特征在于，所述支撑结构(101)为半导体材料、硬质绝缘材料或耐高温柔性绝缘材料，其中所述半导体材料为硅、绝缘层上硅(SOI)、SiC、InAs、I I I-V族材料或II-IV族材料，所述绝缘材料选自氧化硅、石英、玻璃、氧化铝，所述耐高温柔性绝缘材料选自聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)或聚酰亚胺。
3.如权利要求1所述的具有高开关比的自对准窄带隙半导体器件，其特征在于，所述窄带隙半导体层(103)的典型带隙小于1eV，选自半导体型碳纳米管、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。
4.如权利要求1所述的具有高开关比的自对准窄带隙半导体器件，其特征在于，所述栅介质层(104)的厚度范围为1-10nm，选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝。
5.如权利要求1所述的具有高开关比的自对准窄带隙半导体器件，其特征在于，所述源极(110)和所述漏极(110’)的厚度范围为5-100nm。
6.如权利要求1或5所述的具有高开关比的自对准窄带隙半导体器件，其特征在于，所述源极(110)和漏极(110’)选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、金(Au)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)、导电金属硅化物或掺杂多晶硅，其中任一材料或者上述材料的不同类的叠层组合。
7.如权利要求1或5所述的具有高开关比的自对准窄带隙半导体器件，其特征在于，对于PMOS器件，所述源极(110)和漏极(110’)选自铂(Pt)、钯(Pd)；对于NMOS器件，所述源极和漏极选自钪(Sc)、钇(Y)、铝(Al)。
8.一种具有高开关比的自对准窄带隙半导体器件制作方法，其特征在于，包括以下步骤：
S1:提供一支撑结构(101)，在所述支撑结构(101)上依次形成一窄带隙半导体层(103)、一栅介质层(104)和一栅极堆叠结构(105)；
S2:在上述结构上依次沉积第一介电层和第二介电层；
S3:对所述第二介电层进行各向异性刻蚀，并准确停止在所述第一介电层上，以在所述栅极堆叠结构(105)两侧形成一外层侧墙；
S4:以所述刻蚀后的第二介电层为自对准掩模对所述第一介电层和栅介质层(104)进行各向异性刻蚀，并停止在窄带隙半导体层(103)上，形成内层侧墙；
S5:移除所述外层侧墙，形成由一竖直部分和一水平部分组成的L形内层侧墙，其竖直部分宽度由第一介电层厚度决定，水平长度由所述外层侧墙的厚度决定，大小精确可控，并位于栅介质层(104)上；
S6:沉积源漏金属，在所述内层侧墙两侧的半导体层(103)上形成源极(110)和漏极(110’)。
9.如权利要求8所述的具有高开关比的自对准窄带隙半导体器件制作方法，其特征在于，所述第一介电层为由台阶覆盖性良好的沉积技术形成的L形轮廓，所述第二介电层采用原子层沉积或等离子体增强气相沉积方法形成。
10.如权利要求8所述的具有高开关比的自对准窄带隙半导体器件制作方法，其特征在于，所述窄带隙半导体层(103)的典型带隙小于1eV，选自半导体型碳纳米管薄膜、石墨烯纳米带、二硫化钼(MoS2)、二硫化钨(WS2)、黑磷(P)、锗(Ge)其中之一或上述任两者组合的复合层。
11.如权利要求8所述的具有高开关比的自对准窄带隙半导体器件制作方法，其特征在于，所述栅介质层(104)的厚度范围为1-10nm，选自氧化硅、氮氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝。
12.如权利要求8所述的具有高开关比的自对准窄带隙半导体器件制作方法，其特征在于，采用后栅工艺形成所述窄带隙半导体器件，在步骤S1中形成的所述栅极堆叠结构为一假栅结构，在所述步骤S5去除外层侧墙后进一步形成源极(110)和漏极(110’)后，并在其上形成一层间电介质层(112)，随后对所述层间电介质层(112)进行CMP平坦化，停止在所述假栅结构上，然后去除所述假栅结构并在其中形成高k/金属栅(HKMG)。
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