KR20220016440A - 수직-배향된 상보형 트랜지스터 - Google Patents

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Abstract

본 개시내용에 따른 반도체 디바이스는 제 1 트랜지스터, 및 제 1 트랜지스터 위에 배치된 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 서로 위에 수직으로 적층된 복수의 채널 부재들, 및 복수의 채널 부재들에 인접하는 제 1 소스/드레인 특징부를 포함한다. 제 2 트랜지스터는 핀 구조체, 및 핀 구조체에 인접하는 제 2 소스/드레인 특징부를 포함한다. 반도체 디바이스는 제 1 소스/드레인 특징부 및 제 2 소스/드레인 특징부를 전기적으로 접속하는 전도성 특징부를 더 포함한다.

Description

수직-배향된 상보형 트랜지스터{VERTICALLY-ORIENTED COMPLEMENTARY TRANSISTOR}
이 출원은 "Vertically-Oriented Complementary Transistor"라는 명칭으로 2020년 7월 30일자로 출원된 미국 특허 가출원 제63/059,011호(대리인 관리 번호 2020-2994/24061.4275PV01)에 대한 우선권을 주장하고, 이 미국 특허 가출원의 전체 개시내용은 이로써, 참조로 본원에 편입된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험하고 있다. IC 재료들 및 설계에서의 기술적인 진전들은 IC들의 세대들을 생산하였고, 여기서, 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 가진다. IC 진화의 도중에, 기능적인 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면, 기하구조 크기(즉, 제작 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운 프로세스는 일반적으로, 생산 효율을 증가시키고 연관된 비용들을 저하시킴으로써 이익들을 제공한다. 이러한 스케일링 다운은 또한, IC들을 프로세싱하고 제조하는 복잡성을 증가시켰다.
예를 들어, 집적 회로(IC) 기술들은 더 작은 기술 노드들을 향해 전진하고, 멀티-게이트 디바이스들은 게이트-채널 커플링을 증가시키고, 오프-상태(off-state) 전류를 감소시키고, 단채널 효과(short-channel effect; SCE)들을 감소시킴으로써, 게이트 제어를 개선시키기 위하여 도입되었다. 멀티-게이트 디바이스는 일반적으로, 채널 영역의 하나 초과의 면 위에 배치된 게이트 구조체 또는 그 부분을 가지는 디바이스를 지칭한다. 핀-유사 전계 효과 트랜지스터(Fin-like field effect transistor; FinFET)들 및 멀티-브릿지-채널(multi-bridge-channel; MBC) 트랜지스터들은 고성능 및 저누설 애플리케이션들을 위한 인기 있고 유망한 후보들이 되는 멀티-게이트 디바이스들의 예들이다. FinFET은 하나 초과의 면 상에 게이트에 의해 둘러싸인 상승된 채널을 가진다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀(fin)"의 상단 및 측벽들을 둘러쌈). MBC 트랜지스터는 2 개 이상의 면들 상에서 채널 영역으로의 접근을 제공하기 위하여 채널 영역 주위에 부분적으로 또는 완전히 연장될 수 있는 게이트 구조체를 가진다. 그 게이트 구조체가 채널 영역들을 포위하므로, MBC 트랜지스터는 또한, 포위 게이트 트랜지스터(surrounding gate transistor; SGT) 또는 게이트-올-어라운드(gate-all-around; GAA) 트랜지스터로서 지칭될 수 있다. MBC 트랜지스터의 채널 영역은 나노와이어(nanowire)들, 나노시트(nanosheet)들, 다른 나노구조체(nanostructure)들, 및/또는 다른 적당한 구조체들로부터 형성될 수 있다.
상보형 금속-옥사이드-반도체 전계 효과 트랜지스터(complementary metal-oxide-semiconductor field effect transistor)들(CMOSFET 또는 CFET)은 그 높은 잡음 면역성 및 낮은 정적 전력 소비로 인해 반도체 산업을 지배하였다. 현존하는 CFET 구조체들은 일반적으로, 그 의도된 목적들을 위하여 적당하지만, 이들은 모든 양태들에서 만족스럽지는 않다.
본 개시내용은 동반 도면들과 함께 읽을 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부들은 축척에 맞게 그려지지 않고 오직 예시의 목적들을 위하여 이용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명확함을 위하여 임의적으로 증가 또는 감소될 수 있다.
도 1은 본 개시내용의 하나 이상의 양태들에 따른, 수직-배향된 상보형 트랜지스터를 가지는 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 예시한다.
도 2 내지 도 39는 본 개시내용의 하나 이상의 양태들에 따른, 도 1의 방법에 따른 제작 프로세스 동안의 작업물(workpiece)의 단편적인 단면도들을 예시한다.
도 40은 본 개시내용의 하나 이상의 양태들에 따른, 반도체 디바이스의 대안적인 실시예를 예시한다.
다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 위 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에서 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
"바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
또한, 수 또는 수들의 범위가 "약", "근사적" 등으로 설명될 때, 용어는 당해 분야에서의 당업자에 의해 이해된 바와 같이 제조하는 동안에 본래 발생하는 변동들을 고려하는 합리적인 범위 내에 있는 수들을 망라하도록 의도된다. 예를 들어, 수 또는 수들의 범위는 수와 연관된 특성을 가지는 특징부를 제조하는 것과 연관된 알려진 제조 공차들에 기초하여, 설명된 수의 +/- 10 % 이내와 같은 설명된 수를 포함하는 합리적인 범위를 망라한다. 예를 들어, "약 5 nm"의 두께를 가지는 재료 층은 재료 층을 퇴적하는 것과 연관된 제조 공차들이 당해 분야에서의 당업자에 의해 +/- 15 %인 것으로 알려지는 4.25 nm로부터 5.75 nm까지의 치수 범위를 망라할 수 있다. 여전히 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
상보형 금속-옥사이드-반도체 전계 효과 트랜지스터들(CMOSFET 또는 CFET)은 그 높은 잡음 면역성 및 낮은 정적 전력 소비로 인해 반도체 산업을 지배하였다. 기존의 CFET는 동일한 기판 상에 나란하게 배치된 n-형 FET(n-type FET; NFET) 및 p-형 FET(p-type FET; PFET)를 포함하고, NFET 및 PFET는 동일한 구조체를 공유한다. 예를 들어, 일부 기존의 설계들에서, NFET 및 PFET는 양자 모두 평면형 디바이스들, 양자 모두 FinFET들, 또는 양자 모두 MBC 트랜지스터들이다. 디바이스 치수들이 진보 기술 노드들을 위하여 축소하는 것을 계속함에 따라, 적어도 2 개의 도전들이 등장한다. 첫째, 동일평면형(coplanar) CFET는 NFET 또는 PFET보다 더 큰 풋프린트(footprint)를 가진다. 둘째, PFET들에서의 정공 이동도(hole mobility)들은 NFET들에서의 전자 이동도(electron mobility)들에 뒤떨어지는 것을 계속한다.
본 개시내용은 위에서 식별된 2 개의 도전들을 해결하기 위하여 수직-배향된 하이브리드 CFET의 프로세스들 및 구조체들을 제공한다. 수직-배향됨으로써, 본 개시내용에 따른 CFET는 하단 트랜지스터, 및 하단 트랜지스터 위에 배치된 상단 트랜지스터를 포함한다. 일부 사례들에서, 하단 트랜지스터는 p-형 트랜지스터이고, 상단 트랜지스터는 n-형 트랜지스터이다. 다른 사례들에서, 하단 트랜지스터는 n-형 트랜지스터이고, 상단 트랜지스터는 p-형 트랜지스터이다. 하이브리드가 됨으로써, 본 개시내용에 따른 CFET는 p-형 FinFET(p-FinFET) 및 n-형 MBC(n-MBC) 트랜지스터를 포함한다. 그러므로, 본 개시내용의 CFET는 하단 트랜지스터로서의 p-FinFET 및 상단 트랜지스터로서의 n-MBC 트랜지스터를 포함하거나, 그 반대도 마찬가지이다. 일부 실시예들에서, 상단 트랜지스터의 소스 특징부 및 드레인 특징부는 하단 트랜지스터의 소스 특징부 및 드레인 특징부와 실질적으로 수직 정렬된다. 이 수직 정렬은 하단 디바이스의 소스/드레인 특징부를 전도성 특징부에 의해 상단 디바이스의 소스/드레인 특징부에 커플링하는 것을 가능하게 한다. 일부 실시예들에서, 전도성 특징부는 커플링하기 위한 소스 특징부들 및 드레인 특징부들 내로 수직으로 연장될 수 있다. 후면 소스 접촉부 및 후면 전력 레일은 또한, 본 개시내용의 CFET와 통합될 수 있다.
본 개시내용의 다양한 양태들은 도면들을 참조하여 지금부터 더 상세하게 설명될 것이다. 그와 관련하여, 도 1은 본 개시내용의 실시예들에 따른, 작업물로부터 반도체 디바이스를 형성하는 방법(100)을 예시하는 플로우차트들이다. 방법(100)은 단지 예이고, 본 개시내용을 방법(100)에서 명시적으로 예시되는 것으로 제한하도록 의도되지는 않는다. 추가적인 단계들은 방법(100) 전에, 방법(100) 동안에, 그리고 방법(100) 후에 제공될 수 있고, 설명된 일부 단계들은 방법들의 추가적인 실시예들을 위하여 대체될 수 있거나, 제거될 수 있거나, 주위로 이동될 수 있다. 모든 단계들이 단순화의 이유들을 위하여 본원에서 상세하게 설명되지는 않는다. 방법(100)은 방법(100)의 실시예들에 따른 제작의 상이한 스테이지들에서의 작업물(200)의 단편적인 단면도들인 도 2 내지 도 39와 함께 이하에서 설명된다. 의심의 회피를 위하여, 도면들의 전반에 걸쳐, X 방향은 Y 방향에 수직이고, Z 방향은 양자의 X 방향 및 Y 방향에 수직이다. 작업물(200)은 반도체 디바이스로 제작될 수 있으므로, 작업물(200)은 문맥이 요구할 때에 반도체 디바이스(200)로서 지칭될 수 있다는 것이 주목된다. 본 개시내용의 전반에 걸쳐, 본 개시내용에서의 유사한 참조 번호들은 유사한 특징부들을 나타낸다.
도 1 및 도 2를 참조하면, 방법(100)은 작업물(200)이 제공되는 블록(102)을 포함한다. 작업물(200)은 제 1 기판(202)을 포함할 수 있다. 하나의 실시예에서, 제 1 기판(202)은 실리콘(Si) 기판일 수 있다. 일부 다른 실시예들에서, 제 1 기판(202)은 게르마늄(germanium)(Ge), 실리콘 게르마늄(silicon germanium)(SiGe), 또는 III-V 반도체 재료와 같은 다른 반도체들을 포함할 수 있다. 일 예의 III-V 반도체 재료들은 갈륨 아세나이드(gallium arsenide)(GaAs), 인듐 포스파이드(indium phosphide)(InP), 갈륨 포스파이드(gallium phosphide)(GaP), 갈륨 나이트라이드(gallium nitride)(GaN), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide)(GaAsP), 알루미늄 인듐 아세나이드(aluminum indium arsenide)(AlInAs), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide)(AlGaAs), 갈륨 인듐 포스파이드(gallium indium phosphide)(GaInP), 및 인듐 갈륨 아세나이드(indium gallium arsenide)(InGaAs)를 포함할 수 있다.
도 2에서 도시된 바와 같이, 작업물(200)은 또한, 기판(202) 위에 배치된 적층체(204)를 포함한다. 적층체(204)는 복수의 희생 층(sacrificial layer)들(206)에 의해 교차배치된 복수의 채널 층들(208)을 포함한다. 채널 층들(208) 및 희생 층들(206)은 상이한 반도체 조성들을 가질 수 있다. 하나의 실시예에서, 채널 층들(208)은 실리콘(Si)으로 형성되고, 희생 층들(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 이 구현예들에서, 희생 층들(206)에서의 추가적인 게르마늄 함량은 채널 층들(208)에 대한 실질적인 손상들 없이 희생 층들(206)의 선택적인 제거 또는 리세스(recess)를 허용한다. 일부 대안적인 실시예들에서, 채널 층들(208)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 2 차원(2D) 재료 예컨대, 몰리브덴 디설파이드(molybdenum disulfide)(MoS2), 텅스텐 디셀레나이드(tungsten diselenide)(WSe2), 또는 하프늄 디텔루라이드(hafnium ditelluride)(HfTe2)를 포함할 수 있다. 채널 층들(208) 및 희생 층들(206)이 실리콘 게르마늄(SiGe)으로 형성되는 실시예들에서, 채널 층들(208)은 희생 층들(206)의 선택적인 리세스/제거를 허용하기 위하여 희생 층들(206)보다 더 작은 게르마늄 함량을 가진다. 일부 실시예들에서, 희생 층들(206) 및 채널 층들(208)은 에피택시 층(epitaxy layer)들이고, 에피택시 프로세스를 이용하여 퇴적될 수 있다. 적당한 에피택시 프로세스들은 증기-상 에피택시(vapor-phase epitaxy; VPE), 초고 진공 화학적 기상 증착(ultra-high vacuum chemical vapor deposition; UHV-CVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 및/또는 다른 적당한 프로세스들을 포함한다. 도 2에서 도시된 바와 같이, 희생 층들(206) 및 채널 층들(208)은 적층체(204)를 형성하기 위하여 교대로, 차례로 퇴적된다. 희생 층들(206)의 3 개(3)의 층들 및 채널 층들(208)의 3 개(3)의 층들은 도 2에서 예시된 바와 같이 교대로 그리고 수직으로 배열되고, 이것은 오직 예시적인 목적들을 위한 것이고, 청구항들에서 구체적으로 기재되는 것을 초월하여 제한적이도록 의도되지는 않는다는 것이 주목된다. 임의의 수의 희생 층들(206) 및 채널 층들(208)이 적층체(204)에서 형성될 수 있다는 것이 인식될 수 있다. 층들의 수는 디바이스(200)를 위한 채널들 부재들의 희망된 수에 종속된다. 일부 실시예들에서, 채널 층들(208)의 수는 2 내지 10 사이이다.
도 1 및 도 3을 참조하면, 방법(100)은 핀-형상 구조체(210)가 적층체(204)로부터 형성되는 블록(104)을 포함한다. 일부 실시예들에서, 적층체(204) 및 제 1 기판(202)의 부분은 핀-형상 구조체(210)를 형성하기 위하여 패턴화된다. 패턴화 목적들을 위하여, 하드 마스크 층(hard mask layer)이 적층체(204) 위에 퇴적될 수 있다. 하드 마스크 층은 단일 층 또는 다층일 수 있다. 하나의 예에서, 하드 마스크 층은 실리콘 옥사이드(silicon oxide) 층, 및 실리콘 옥사이드 층 위의 실리콘 나이트라이드(silicon nitride) 층을 포함한다. 도 3에서 도시된 바와 같이, 핀-형상 구조체(210)는 제 1 기판(202)으로부터 Z 방향을 따라 수직으로 연장되고, Y 방향을 따라 길이별로(lengthwise) 연장된다. 핀-형상 구조체(209)는 제 1 기판(202)으로부터 형성된 기저부 부분(210B), 및 적층체(204)로부터 형성된 적층체 부분(210SP)을 포함한다. 핀-형상 구조체(210)는 이중-패턴화(double-patterning) 또는 멀티-패턴화(multi-patterning) 프로세스들을 포함하는 적당한 프로세스들을 이용하여 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 멀티-패턴화 프로세스들은 포토리소그래피(photolithography) 및 자기-정렬된 프로세스들을 조합하여, 예를 들어, 단일의 직접적인 포토리소그래피 프로세스를 이용하여 이와 다르게 획득가능한 것보다 더 작은 피치(pitch)들을 가지는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 재료 층은 기판 위에 형성되고, 포토리소그래피 프로세스를 이용하여 패턴화된다. 스페이서들은 자기-정렬된 프로세스를 이용하여 패턴화된 재료 층과 함께 형성된다. 재료 층은 그 다음으로 제거되고, 남아 있는 스페이서들 또는 맨드릴(mandrel)들은 그 다음으로, 적층체(204) 및 제 1 기판(202)을 에칭함으로써 핀-형상 구조체(210)를 패턴화하기 위하여 이용될 수 있다. 에칭 프로세스는 건식 에칭(dry etching), 습식 에칭(wet etching), 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적당한 프로세스들을 포함할 수 있다.
도 1, 도 4, 및 도 5를 참조하면, 방법(100)은 제 1 더미 게이트 적층체(dummy gate stack)(214)가 핀-형상 구조체(210)의 채널 영역 위에 형성되는 블록(106)을 포함한다. 도 4에서 표현된 일부 실시예들에서, 핀-형상 구조체(210)가 형성된 후에, 격리 특징부(212)는 기저부 부분(210B)을 포위하기 위하여 형성된다. 격리 특징부(212)는 또한, 얕은 트렌치 격리(shallow trench isolation; STI) 특징부(212)로서 지칭될 수 있다. 일 예의 프로세스에서, 격리 특징부(212)를 위한 유전체 재료는 CVD, 대기압미만 CVD(subatmospheric CVD; SACVD), 유동가능(flowable) CVD, 원자 층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 스핀-온 코팅(spin-on coating), 및/또는 다른 적당한 프로세스를 이용하여 핀-형상 구조체(210) 위에 퇴적된다. 그 다음으로, 퇴적된 유전체 재료는 핀-형상 구조체(210)의 적어도 적층체 부분(210SP)이 격리 특징부(212) 위로 융기할 때까지 평탄화되고 리세싱된다. 즉, 격리 특징부(212)의 리세스 후에, 핀-형상 구조체(210)의 기저부 부분(210B)은 격리 특징부(212)에 의해 포위된다. 격리 특징부(212)를 위한 유전체 재료는 실리콘 옥사이드, 실리콘 옥시나이트라이드(silicon oxynitride), 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k(low-k) 유전체, 그 조합들, 및/또는 다른 적당한 재료들을 포함할 수 있다.
게이트 대체 프로세스(또는 게이트-최후(gate-last) 프로세스)가 채택되는 일부 실시예들에서, 제 1 더미 게이트 적층체(214)는 핀-형상 구조체(210) 위에 형성되고, 기능적인 게이트 구조체를 위한 플레이스홀더(placeholder)들로서 역할을 한다. 다른 프로세스들 및 구성이 가능하다. 제 1 더미 게이트 적층체(214)를 형성하기 위하여, 더미 유전체 층(216), 더미 게이트 전극 층(218), 및 게이트-상단 하드 마스크 층(도시되지 않음)은 작업물(200) 위에 퇴적된다. 이 층들의 퇴적은 저압 CVD(low-pressure CVD; LPCVD), CVD, 플라즈마-증강된 CVD(plasma-enhanced CVD; PECVD), PVD, ALD, 열적 산화(thermal oxidation), 전자-빔 증발(e-beam evaporation), 또는 다른 적당한 퇴적 기법들, 또는 그 조합들의 이용을 포함할 수 있다. 더미 유전체 층(216)은 실리콘 옥사이드를 포함할 수 있고, 더미 게이트 전극 층(218)은 폴리실리콘(polysilicon)을 포함할 수 있고, 게이트-상단 하드 마스크 층은 실리콘 옥사이드 및 실리콘 나이트라이드를 포함하는 다층일 수 있다. 포토리소그래피 및 에칭 프로세스들을 이용하면, 게이트-상단 하드 마스크 층이 패턴화된다. 포토리소그래피 프로세스는 포토레지스트 코팅(photoresist coating)(예컨대, 스핀-온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출후 베이킹(post-exposure baking), 포토레지스트 현상, 헹굼(rinsing), 건조(예컨대, 스핀-건조 및/또는 하드 베이킹(hard baking)), 다른 적당한 리소그래피(lithography) 기법들, 및/또는 그 조합들을 포함할 수 있다. 에칭 프로세스는 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법들을 포함할 수 있다. 그 후에, 패턴화된 게이트-상단 하드 마스크를 에치 마스크로서 이용하면, 더미 유전체 층(216) 및 더미 게이트 전극 층(218)은 그 다음으로, 제 1 더미 게이트 적층체(214)를 형성하기 위하여 에칭된다. 도 4에서 도시된 바와 같이, 제 1 더미 게이트 적층체(214)는 격리 특징부(214) 및 핀-형상 구조체들(210)의 부분 위에 형성된다. 제 1 더미 게이트 적층체(214)는 핀-형상 구조체(210) 위를 둘러싸기 위하여 X 방향을 따라 길이별로 연장된다. 도 5를 참조하면, 제 1 더미 게이트 적층체(214)의 하부에 놓인 핀-형상 구조체(210)의 부분은 제 1 채널 영역(210C)이다. 제 1 채널 영역(210C) 및 제 1 더미 게이트 적층체(214)는 또한, 제 1 더미 게이트 적층체(214)에 의해 수직으로 중첩되지 않는 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)을 정의한다. 제 1 채널 영역(210C)은 Y 방향을 따라 제 1 소스 영역(210S)과 제 1 드레인 영역(210D) 사이에서 배치되거나 끼워진다.
도 5에서 대표적으로 도시된 바와 같이, 블록(106)에서의 동작들은 제 1 더미 게이트 적층체(214)의 측벽들 위의 제 1 게이트 스페이서 층(220)의 형성을 포함할 수 있다. 일부 실시예들에서, 제 1 게이트 스페이서 층(220)의 형성은 작업물(200) 위의 하나 이상의 유전체 층들의 컨포멀 퇴적(conformal deposition)을 포함한다. 일 예의 프로세스에서, 하나 이상의 유전체 층들은 CVD, SACVD, 또는 ALD를 이용하여 퇴적된다. 하나 이상의 유전체 층들은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드(silicon carbide), 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드(silicon carbonitride), 실리콘 옥시카바이드(silicon oxycarbide), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride), 및/또는 그 조합들을 포함할 수 있다.
도 1 및 도 5를 참조하면, 방법(100)은 핀-형상 구조체(210)의 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)이 제 1 소스 리세스(222S) 및 제 1 드레인 리세스(222D)를 형성하기 위하여 리세싱된다. 일 예의 프로세스에서, 제 1 게이트 스페이서 층(220)의 퇴적 후에, 작업물(200)은 핀-형상 구조체(210)의 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)을 선택적으로 리세싱하는 에치 프로세스에서 에칭된다. 제 1 소스 영역(210S) 및 제 1 드레인 영역(210D)의 선택적인 리세스는 제 1 소스 리세스(222S) 및 제 1 드레인 리세스(222D)로 귀착된다. 블록(108)에서의 에치 프로세스는 건식 에치 프로세스 또는 적당한 에치 프로세스일 수 있다. 일 예의 건식 에치 프로세스는 산소-함유 가스, 수소, 불소-함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬(bromine)-함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드(iodine)-함유 가스, 다른 적당한 가스들 및/또는 플라즈마들, 및/또는 그 조합들을 구현할 수 있다. 도 5에서 도시된 바와 같이, 제 1 채널 영역(210C)에서의 희생 층들(206) 및 채널 층들(208)의 측벽들은 제 1 소스 리세스(222S) 및 제 1 드레인 리세스(222D)에서 노출된다.
도 1, 도 6, 및 도 7을 참조하면, 방법(100)은 내부 스페이서 특징부들(226)이 형성되는 블록(110)을 포함한다. 먼저, 도 6에 대해 참조가 행해진다. 블록(110)에서, 제 1 소스 리세스(222S) 및 제 1 드레인 리세스(222D)에서 노출된 희생 층들(206)은 내부 스페이서 리세스들(224)을 형성하기 위하여 선택적으로 그리고 부분적으로 리세싱되는 반면, 노출된 채널 층들(208)은 실질적으로 비에칭된다. 채널 층들(208)이 실리콘(Si)으로 필수적으로 구성되고 희생 층들(206)은 실리콘 게르마늄(SiGe)으로 필수적으로 구성되는 실시예에서, 희생 층들(206)의 선택적인 및 부분적인 리세스는 SiGe 산화 프로세스와, 그 다음으로, SiGe 옥사이드 제거를 포함할 수 있다. 그 실시예들에서, SiGe 산화 프로세스는 오존(ozone)(O3)의 이용을 포함할 수 있다. 일부 다른 실시예들에서, 선택적인 리세스는 선택적인 등방성 에칭(isotropic etching) 프로세스(예컨대, 선택적인 건식 에칭 프로세스 또는 선택적인 습식 에칭 프로세스)일 수 있고, 희생 층들(206)이 리세싱되는 정도는 에칭 프로세스의 기간에 의해 제어된다. 선택적인 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본(hydrofluorocarbon)들과 같은 하나 이상의 불소계 에칭제(etchant)들의 이용을 포함할 수 있다. 선택적인 습식 에칭 프로세스는 APM 에치(예컨대, 암모니아 하이드록사이드-수소 페록사이드-물(ammonia hydroxide-hydrogen peroxide-water) 혼합물)를 포함할 수 있다.
이제 도 7을 참조한다. 내부 스페이서 리세스들(224)의 형성 후에, 내부 스페이서 재료 층은 내부 스페이서 리세스들(224) 내를 포함하여, 작업물(200) 위에 퇴적된다. 내부 스페이서 재료 층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시카바이드, 실리콘 옥시카보나이트라이드, 실리콘 카보나이트라이드, 금속 나이트라이드, 또는 적당한 유전체 재료를 포함할 수 있다. 퇴적된 내부 스페이서 재료 층은 그 다음으로, 제 1 게이트 스페이서 층(220) 및 채널 층들(208)의 측벽들 위의 과잉 내부 스페이서 재료 층을 제거하기 위하여 에칭백(etch back)됨으로써, 도 7에서 도시된 바와 같은 내부 스페이서 특징부들(226)을 형성한다. 일부 실시예들에서, 블록(110)에서의 에치백 프로세스는 산소-함유 가스, 수소, 질소, 불소-함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드(iodine)-함유 가스(예컨대, CF3I), 다른 적당한 가스들 및/또는 플라즈마들, 및/또는 그 조합들의 이용을 포함하는 건식 에치 프로세스일 수 있다.
도 1 및 도 8을 참조하면, 방법(100)은 제 1 소스 특징부(228S) 및 제 1 드레인 특징부(228D)가 제 1 소스 리세스(222S) 및 제 1 드레인 리세스(222D)에서 형성되는 블록(112)을 포함한다. 일부 실시예들에서, 제 1 소스 특징부(228S) 및 제 1 드레인 특징부(228D)는 VPE, UHV-CVD, MBE, 및/또는 다른 적당한 프로세스들과 같은 에피택셜 프로세스를 이용하여 형성될 수 있다. 에치택셜 성장 프로세스는 기판(202) 뿐만 아니라 채널 층들(208)의 조성과 상호작용하는 가스 및/또는 액체 전구체(precursor)들을 이용할 수 있다. 제 1 소스 특징부(228S) 및 제 1 드레인 특징부(228D)는 그러므로, 채널 층들에 커플링된다. 일부 실시예들에서, 제 1 소스 특징부(228S) 및 제 1 드레인 특징부(228D)는 n-형 소스/드레인 특징부들일 수 있다. 일 예의 n-형 소스/드레인 특징부들은 Si, GaAs, GaAsP, SiP, 또는 다른 적당한 재료를 포함할 수 있고, 인(P), 비소(As)와 같은 n-형 도펀트를 도입함으로써 에피택셜 프로세스 동안에 인-시츄(in-situ) 도핑될 수 있거나, 주입 프로세스(즉, 접합 주입 프로세스)를 이용하여 익스-시츄(ex-situ) 도핑될 수 있다. 하나의 실시예에서, 제 1 소스 특징부(228S) 및 제 1 드레인 특징부(228D)는 인-도핑된 실리콘(Si:P)을 포함한다.
도 1, 도 9, 도 10, 및 도 11을 참조하면, 방법(100)은 제 1 더미 게이트 적층체(214)가 제 1 게이트 구조체(240)로 대체되는 블록(114)을 포함한다. 블록(114)에서의 동작들은 (도 9에서 도시된) 제 1 접촉부 에치 정지 층(contact etch stop layer; CESL)(230)의 퇴적, (도 9에서 도시된) 제 1 층간 유전체(interlayer dielectric; ILD) 층(232)의 퇴적, (도 10에서 도시된) 제 1 더미 게이트 적층체(214)의 제거, (도 10에서 도시된) 채널 부재들(2080)로서 채널 층들(208)을 해제하기 위한 희생 층들(206)의 선택적인 제거, (도 10에서 도시된) 제 1 게이트 구조체(240)의 형성, 및 과잉 재료들을 제거하기 위한 작업물(200)의 평탄화를 포함한다. 제 1 CESL(230)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및/또는 당해 분야에서 알려진 다른 재료들을 포함할 수 있고, ALD, 플라즈마-증강된 화학적 기상 증착(PECVD) 프로세스, 및/또는 다른 적당한 퇴적 또는 산화 프로세스들에 의해 형성될 수 있다. 도 9에서 도시된 바와 같이, 제 1 CESL(230)은 제 1 소스 특징부(228S) 및 제 1 드레인 특징부(228D)의 상단 표면들 상에서 퇴적될 수 있다. 그 후에, 제 1 ILD 층(232)은 제 1 CESL(230) 위에 퇴적된다. 제 1 ILD 층(232)은 테트라에틸오소실리케이트(tetraethylorthosilicate; TEOS) 옥사이드, 비도핑된 실리케이트 유리, 또는 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 융합된 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 및/또는 다른 적당한 유전체 재료들과 같은 도핑된 실리콘 옥사이드와 같은 재료들을 포함할 수 있다. 제 1 ILD 층(232)은 PECVD 프로세스 또는 다른 적당한 퇴적 기법에 의해 퇴적될 수 있다. 일부 실시예들에서, 제 1 ILD 층(232)의 형성 후에, 작업물(200)은 제 1 ILD 층(232)의 무결성을 개선시키기 위하여 어닐링(anneal)될 수 있다. 과잉 재료들을 제거하고 제 1 더미 게이트 적층체(214)의 상단 표면들을 노출시키기 위하여, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
일부 구현예들에서, 채널 부재들(2080)의 각각은 (Z 방향을 따른) 그 두께보다 더 큰 (X 방향을 따른) 폭을 가지고, 나노시트(nanosheet)로서 지칭될 수 있다. 일부 실시예들에서, 채널 부재(2080)의 폭은 약 8 nm 내지 약 60 nm 사이일 수 있고, 채널 부재(2080)의 두께는 약 3 nm 내지 약 9 nm 사이일 수 있다. 각각의 채널 부재(2080)에 대하여, 주 표면들은 상단 표면 및 하단 표면이다. 제 1 기판(202)이 실리콘으로 형성되고, (100) 표면 상에서 상단 표면을 가질 때, 채널 부재들(2080)의 주 표면들은 또한, 다른 표면들보다 우수한 전자 이동도를 제공하는 (100) 표면 상에 있다.
도 10을 참조한다. 제 1 더미 게이트 적층체(214)의 노출로, 블록(114)은 제 1 더미 게이트 적층체(214)의 제거로 진행한다. 제 1 더미 게이트 적층체(214)의 제거는 제 1 더미 게이트 적층체(214)에서의 재료에 대해 선택적인 하나 이상의 에칭 프로세스들을 포함할 수 있다. 예를 들어, 제 1 더미 게이트 적층체(214)의 제거는 선택적인 습식 에치, 선택적인 건식 에치, 또는 그 조합을 이용하여 수행될 수 있다. 제 1 더미 게이트 적층체(214)의 제거 후에, 제 1 채널 영역(210C)에서의 채널 층들(208) 및 희생 층들(206)의 측벽들이 노출된다. 그 후에, 제 1 채널 영역(210C)에서의 희생 층들(206)은 채널 부재들(2080)로서 채널 층들(208)을 해제하기 위하여 선택적으로 제거된다. 여기서, 채널 부재들(2080)의 치수들은 나노스케일(nanoscale)이므로, 채널 부재들은 또한, 나노구조체(nanostructure)들로서 지칭될 수 있다. 희생 층들(206)의 선택적인 제거는 선택적인 건식 에치, 선택적인 습식 에치, 또는 다른 선택적인 에치 프로세스들에 의해 구현될 수 있다. 일부 실시예들에서, 선택적인 습식 에칭은 APM 에치(예컨대, 암모니아 하이드록사이드-수소 페록사이드-물(ammonia hydroxide-hydrogen peroxide-water) 혼합물)을 포함한다. 일부 실시예들에서, 선택적인 제거는 SiGe 산화와, 그 다음으로, 실리콘 게르마늄 옥사이드 제거를 포함한다. 예를 들어, 산화는 오존 세정에 의해 제공될 수 있고, 그 다음으로, 실리콘 게르마늄 옥사이드는 NH4OH와 같은 에칭제에 의해 제거될 수 있다.
그 다음으로, 도 11을 참조한다. 채널 부재들(2080)이 해제되면, 제 1 게이트 구조체(240)는 제 1 채널 영역(210C)에서의 채널 부재들(2080)의 각각의 주위를 둘러싸기 위하여 퇴적된다. 제 1 게이트 구조체(240)는 제 1 게이트 유전체 층(236) 및 제 1 게이트 전극 층(238)을 포함한다. 제 1 게이트 유전체 층(236)은 계면 층(interfacial layer) 및 하이-k(high-k) 유전체 층을 포함할 수 있다. 여기서, 하이-k 유전체 층은 약 3.9인 실리콘 디옥사이드(silicon dioxide)의 유전 상수(dielectric constant)보다 더 큰 유전 상수를 가지는 유전체 재료로 형성된 재료를 지칭한다. 일부 실시예들에서, 계면 층은 실리콘 옥사이드를 포함하고, 사전-세정(pre-clean) 프로세스에서 형성될 수 있다. 일 예의 사전-세정 프로세스는 RCA SC-1(암모니아, 수소 페록사이드, 및 물) 및/또는 RCA SC-2(염산, 수소 페록사이드, 및 물)의 이용을 포함할 수 있다. 하이-k 유전체 층은 그 다음으로, ALD, CVD, 및/또는 다른 적당한 방법들을 이용하여 계면 층 위에 퇴적된다. 하이-k 유전체 층은 하프늄 옥사이드(hafnium oxide)를 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 티타늄 옥사이드(titanium oxide)(TiO2), 하프늄 지르코늄 옥사이드(hafnium zirconium oxide)(HfZrO), 탄탈륨 옥사이드(tantalum oxide)(Ta2O5), 하프늄 실리콘 옥사이드(hafnium silicon oxide)(HfSiO4), 지르코늄 옥사이드(zirconium oxide)(ZrO2), 지르코늄 실리콘 옥사이드(zirconium silicon oxide)(ZrSiO2), 란타늄 옥사이드(lanthanum oxide)(La2O3), 알루미늄 옥사이드(aluminum oxide)(Al2O3), 지르코늄 옥사이드(zirconium oxide)(ZrO), 이트륨 옥사이드(yttrium oxide)(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 옥사이드(hafnium lanthanum oxide)(HfLaO), 란타늄 실리콘 옥사이드(lanthanum silicon oxide)(LaSiO), 알루미늄 실리콘 옥사이드(aluminum silicon oxide)(AlSiO), 하프늄 탄탈륨 옥사이드(hafnium tantalum oxide)(HfTaO), 하프늄 티타늄 옥사이드(hafnium titanium oxide)(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 그 조합들, 또는 다른 적당한 재료와 같은 다른 하이-K 유전체들을 포함할 수 있다.
도 11을 여전히 참조하면, 제 1 게이트 전극 층(238)은 그 다음으로, ALD, PVD, CVD, 전자-빔 증발, 또는 다른 적당한 방법들을 이용하여 제 1 게이트 유전체 층(236) 위에 퇴적된다. 제 1 게이트 전극 층(238)은 단일 층, 또는 대안적으로, 디바이스 성능을 증강시키기 위한 선택된 일 함수(work function)를 갖는 금속 층(일 함수 금속 층), 라이너 층, 습식 층, 접착 층, 금속 합금, 또는 금속 실리사이드의 다양한 조합들과 같은 다층 구조체를 포함할 수 있다. 예로서, 제 1 게이트 전극 층(238)은 티타늄 나이트라이드(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 나이트라이드(TiAlN), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 알루미늄 카바이드(TaAlC), 탄탈륨 카보나이트라이드(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 카바이드(TaC), 탄탈륨 실리콘 나이트라이드(TaSiN), 구리(Cu), 다른 내화 금속들, 또는 다른 적당한 금속 재료들, 또는 그 조합을 포함할 수 있다.
도 1, 도 12, 및 도 13을 참조하면, 방법(100)은 하부 드레인 접촉부(244)가 형성되는 블록(116)을 포함한다. 도 12에서 도시된 일 예의 프로세스에서, 리소그래피 프로세스들은 제 1 드레인 특징부(228D)를 노출시키는 접촉부 개구를 형성하기 위하여 이용된다. 접촉 저항을 감소시키기 위하여, 실리사이드 층(242)은 제 1 드레인 특징부(228D) 위에 금속 층을 퇴적함으로써, 그리고 금속 층과 제 1 드레인 특징부(228D) 사이의 실리사이드화(silicidation)를 야기시키기 위하여 어닐 프로세스를 수행함으로써, 제 1 드레인 특징부(228D) 상에서 형성될 수 있다. 적당한 금속 층은 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 실리사이드 층(242)은 티타늄 실리사이드(TiSi), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 실리사이드 층(242)의 형성 후에, 금속 충전 층은 접촉부 개구 내로 퇴적될 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 평탄화 프로세스는 과잉 재료들을 제거하기 위하여 뒤따를 수 있음으로서, 하부 드레인 접촉부(244)를 형성할 수 있다. 평탄화 프로세스로 인해, 하부 드레인 접촉부(244), 제 1 CESL(230), 및 제 1 ILD 층(232)의 상단 표면들은 동일평면이다.
도 13에서 표현된 일부 실시예들에서, 하부 드레인 접촉부(244)는 X 방향을 따라 제 1 드레인 특징부(228D)를 오버행(overhang)한다. 이 실시예들에서, 하부 드레인 접촉부(244)는 약 2 nm 및 약 20 nm만큼 제 1 드레인 특징부(228D)를 오버행하는 제 1 오버행 부분(overhang portion)(2440)을 포함한다. 즉, 제 1 오버행 부분(2440)은 실리사이드 층(242)을 통해 직접적으로 또는 간접적으로 중의 어느 하나로, 제 1 드레인 특징부(228D) 상에서 배치되지는 않는다.
블록(116)에서의 동작들은 임의적이고, 전체적으로 생략될 수 있다. 이하에서 설명되는 바와 같이, 전도성 특징부가 제 1 드레인 특징부(228D)를 위의 또 다른 드레인 특징부에 커플링하기 위하여 제 1 드레인 특징부(228D) 내로 연장되는 일부 실시예들에서, 하부 드레인 접촉부(244)는 필요하지 않을 수 있고 생략될 수 있다.
도 1, 도 14, 및 도 15를 참조하면, 방법(100)은 에피택셜 층(240)이 작업물(200) 위에 본딩되는 블록(118)을 포함한다. 블록(118)에서의 동작들은 (도 14에서 도시된) 제 1 게이트 구조체(240) 위의 제 1 패시베이션 층(246)의 퇴적, (도 15에서 도시된) 제 2 기판(251) 상의 에피택셜 층(250)의 제공, (도 15에서 도시된) 에피택셜 층(250) 위의 제 2 패시베이션 층(248)의 퇴적, 및 (도 15에서 도시된) 제 2 패시베이션 층(248)을 제 1 패시베이션 층(246)으로 본딩하는 것을 포함한다. 도 14를 참조하면, 블록(118)에서, 제 1 패시베이션 층(246)은 작업물(200) 위에 블랭킷 퇴적(blanketly deposit)된다. 하나의 실시예에서, 제 1 패시베이션 층(246)은 실리콘 옥사이드를 포함한다. 일부 대안적인 실시예들에서, 제 1 패시베이션 층(246)은 실리콘 나이트라이드, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 알루미늄 옥사이드, 또는 하프늄 옥사이드를 포함할 수 있다. 도 14에서 도시된 바와 같이, 제 1 패시베이션 층(246)은 제 1 CESL(230), 제 1 ILD 층(232), 제 1 게이트 구조체(240), 및 제 1 게이트 스페이서 층(220) 상에서 배치될 수 있다. 도 15를 참조하면, 제 2 기판(251)은 제 1 기판(202)과 유사할 수 있고, 그 상세한 설명은 간결성을 위하여 생략된다. 하나의 실시예에서, 양자의 제 1 기판(202) 및 제 2 기판(251)은 (100) 결정 표면 상에서 상단 표면들을 갖는 실리콘 기판들이다. 에피택셜 층(250)은 증기-상 에피택시(VPE), 초고 진공 화학적 기상 증착(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적당한 프로세스들을 이용하여 제 2 기판(251) 상에서 에피택셜 퇴적된다. 에피택셜 층(250)은 p-형 디바이스들의 채널들로서 역할을 하기 위하여 적당한 반도체 재료로 형성된다. 하나의 실시예에서, 에피택셜 층(250)은 약 15 % 내지 약 60 % 사이의 게르마늄 함량을 갖는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 일부 대안적인 실시예들에서, 에피택셜 층(250)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 2 차원(2D) 재료 예컨대, 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함할 수 있다. 제 2 패시베이션 층(248)은 그 다음으로, 에피택셜 층(250) 상에서 퇴적된다. 하나의 실시예에서, 제 2 패시베이션 층(248)은 실리콘 옥사이드를 포함한다. 일부 대안적인 실시예들에서, 제 2 패시베이션 층(248)은 실리콘 나이트라이드, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 알루미늄 옥사이드, 또는 하프늄 옥사이드를 포함할 수 있다.
에피택셜 층(250)은 제 1 패시베이션 층(246)과 제 2 패시베이션 층(248) 사이의 직접 본딩 또는 융합 본딩(fusion bonding)에 의해 작업물(200)에 본딩된다. 일 예의 직접 본딩 프로세스에서, 양자의 제 1 패시베이션 층(246) 및 제 2 패시베이션 층(248)은 RCA SC-1(암모니아, 수소 페록사이드(hydrogen peroxide), 및 물) 및/또는 RCA SC-2(염산, 수소 페록사이드, 및 물)를 이용하여 세정된다. 세정된 제 1 패시베이션 층(246) 및 제 2 패시베이션 층(248)은 그 다음으로, 실온에서 함께 짝을 이루고 가압된다. 직접 본딩은 어닐 프로세스에 의해 강화될 수 있다. 도 15에서 명시적으로 도시되지 않지만, 제 1 패시베이션 층(246) 및 제 2 패시베이션 층(248)이 함께 본딩된 후에, 제 2 기판(251)은 상단 표면 상에서 에피택셜 층(250)을 노출시키기 위하여 제거된다. 이 때, 에피택셜 층(250) 및 제 2 패시베이션 층(248)은 작업물(200)의 일부가 된다.
도 1 및 도 16을 참조하면, 방법(100)은 핀 엘리먼트(252)가 에피택셜 층(250)으로부터 형성되는 블록(120)을 포함한다. 제 2 기판(251)이 제거되면, 에피택셜 층(250)은 하나 이상의 핀 엘리먼트(252)를 형성하기 위하여 패턴화된다. 반도체 디바이스(200)가 이중-핀(dual-fin) 트랜지스터들을 포함하는 일부 실시예들에서, 2 개의 핀 엘리먼트들(252)은 도 16에서 도시된 바와 같이, 채널 부재들(2080)의 수직 적층체의 바로 위에 형성된다. 다른 구성들이 가능하다. 패턴화 목적들을 위하여, 하드 마스크 층이 에피택셜 층(250) 위에 퇴적될 수 있다. 하드 마스크 층은 단일 층 또는 다층일 수 있다. 하나의 예에서, 하드 마스크 층은 실리콘 옥사이드 층, 및 실리콘 옥사이드 층 위의 실리콘 나이트라이드 층을 포함한다. 도 16에서 도시된 바와 같이, 핀 엘리먼트(252)는 제 2 패시베이션 층(248)으로부터 Z 방향을 따라 수직으로 연장되고, Y 방향을 따라 길이별로 연장된다. 핀 엘리먼트(252)는 이중-패턴화 또는 멀티-패턴화 프로세스들을 포함하는 적당한 프로세스들을 이용하여 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 멀티-패턴화 프로세스들은 포토리소그래피 및 자기-정렬된 프로세스들을 조합하여, 예를 들어, 단일의 직접적인 포토리소그래피 프로세스를 이용하여 이와 다르게 획득가능한 것보다 더 작은 피치들을 가지는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 재료 층은 기판 위에 형성되고, 포토리소그래피 프로세스를 이용하여 패턴화된다. 스페이서들은 자기-정렬된 프로세스를 이용하여 패턴화된 재료 층과 함께 형성된다. 재료 층은 그 다음으로 제거되고, 남아 있는 스페이서들 또는 맨드릴들은 그 다음으로, 에피택셜 층(250)을 에칭함으로써 핀 엘리먼트(252)를 패턴화하기 위하여 이용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE), 및/또는 다른 적당한 프로세스들을 포함할 수 있다.
일부 구현예들에서, 핀 엘리먼트(252)는 (Y 방향을 따른) 그 폭보다 더 큰 (Z 방향을 따른) 높이를 가진다. 일부 실시예들에서, 핀 엘리먼트(252)의 높이는 약 10 nm 내지 약 70 nm 사이일 수 있고, 핀 엘리먼트(252)의 폭은 약 3 nm 내지 약 12 nm 사이일 수 있다. 반도체 디바이스(200)가 다수의 핀 엘리먼트들(252)을 포함할 때, 핀 엘리먼트들(252)은 약 10 nm 내지 약 50 nm 사이의 핀 피치(fin pitch)를 포함한다. 각각의 핀 엘리먼트(252)에 대하여, 주 표면들은 측벽들이다. 제 2 기판(251)이 실리콘으로 형성되고, (100) 표면 상에서 상단 표면을 가질 때, 핀 엘리먼트의 주 표면들은 다른 표면들보다 우수한 정공 이동도를 제공하는 (110) 표면 상에 있다.
도 1, 도 16, 및 도 17을 참조하면, 방법(100)은 제 2 더미 게이트 적층체(258)가 핀 엘리먼트(252)의 채널 영역 위에 퇴적되는 블록(122)을 포함한다. 게이트 대체 프로세스(또는 게이트-최후 프로세스)가 채택되는 일부 실시예들에서, 제 2 더미 게이트 적층체(258)는 핀 엘리먼트(252) 위에 형성되고, 기능적인 게이트 구조체를 위한 플레이스홀더들로서 역할을 한다. 다른 프로세스들 및 구성이 가능하다. 제 2 더미 게이트 적층체(258)를 형성하기 위하여, 더미 유전체 층(254), 더미 게이트 전극 층(256), 및 게이트-상단 하드 마스크 층(도시되지 않음)은 핀 엘리먼트(252) 위를 포함하는, 작업물(200) 위에 퇴적된다. 이 층들의 퇴적은 저압 CVD(LPCVD), CVD, 플라즈마-증강된 CVD(PECVD), PVD, ALD, 열적 산화, 전자-빔 증발, 또는 다른 적당한 퇴적 기법들, 또는 그 조합들의 이용을 포함할 수 있다. 더미 유전체 층(254)은 실리콘 옥사이드를 포함할 수 있고, 더미 게이트 전극 층(256)은 폴리실리콘을 포함할 수 있고, 게이트-상단 하드 마스크 층은 실리콘 옥사이드 및 실리콘 나이트라이드를 포함하는 다층일 수 있다. 포토리소그래피 및 에칭 프로세스들을 이용하면, 게이트-상단 하드 마스크 층이 패턴화된다. 포토리소그래피 프로세스는 포토레지스트 코팅(예컨대, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출후 베이킹, 포토레지스트 현상, 헹굼, 건조(예컨대, 스핀-건조 및/또는 하드 베이킹), 다른 적당한 리소그래피 기법들, 및/또는 그 조합들을 포함할 수 있다. 에칭 프로세스는 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법들을 포함할 수 있다. 그 후에, 패턴화된 게이트-상단 하드 마스크를 에치 마스크로서 이용하면, 더미 유전체 층(254) 및 더미 게이트 전극 층(256)은 그 다음으로, 제 2 더미 게이트 적층체(258)를 형성하기 위하여 에칭된다. 도 16에서 도시된 바와 같이, 제 2 더미 게이트 적층체(258)는 핀 엘리먼트(252) 위를 둘러싸고, 제 2 패시베이션 층(248) 상에 배치된다. 도 17을 참조하면, 제 2 더미 게이트 적층체(258) 하부에 놓인 핀 엘리먼트(252)의 부분은 제 2 채널 영역(252C)이다. 제 2 채널 영역(252C) 및 제 2 더미 게이트 적층체(258)는 또한, 제 2 더미 게이트 적층체(258)에 의해 수직으로 중첩되지 않는 제 2 소스 영역(252S) 및 제 2 드레인 영역(252D)을 정의한다. 제 2 채널 영역(252C)은 Y 방향을 따라 제 2 소스 영역(252S)과 제 2 드레인 영역(252D) 사이에서 배치되거나 끼워진다.
도 17에서 대표적으로 도시된 바와 같이, 블록(122)에서의 동작들은 제 2 더미 게이트 적층체(258)의 측벽들 위의 제 2 게이트 스페이서 층(260)의 형성을 포함할 수 있다. 일부 실시예들에서, 제 2 게이트 스페이서 층(260)의 형성은 작업물(200) 위의 하나 이상의 유전체 층들의 컨포멀 퇴적을 포함한다. 일 예의 프로세스에서, 하나 이상의 유전체 층들은 CVD, SACVD, 또는 ALD를 이용하여 퇴적된다. 하나 이상의 유전체 층들은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드, 실리콘 옥시카바이드, 실리콘 옥시카보나이트라이드, 및/또는 그 조합들을 포함할 수 있다.
도 17에서 표현된 일부 실시예들에서, 제 2 채널 영역(252C)은 제 1 채널 영역(210C) 바로 위에 있고, 제 2 소스 영역(252C)은 제 1 소스 영역(210S) 바로 위에 있고, 제 2 드레인 영역(252D)은 제 1 드레인 영역(210D) 바로 위에 있다. 다시 말해서, Z 방향을 따라, 제 2 채널 영역(252C)은 제 1 채널 영역(210C)과 실질적으로 중첩할 수 있고, 제 2 소스 영역(252S)은 제 1 소스 영역(210S)과 실질적으로 중첩할 수 있고, 제 2 드레인 영역(252D)은 제 1 드레인 영역(210D)과 실질적으로 중첩할 수 있다.
도 1 및 도 17을 참조하면, 방법(100)은 핀 엘리먼트(252)의 소스/드레인 영역들이 제 2 소스 리세스(262S) 및 제 2 드레인 리세스(262D)를 형성하기 위하여 리세싱되는 블록(124)을 포함한다. 일 예의 프로세스에서, 제 2 게이트 스페이서 층(260)의 퇴적 후에, 작업물(200)은 핀 엘리먼트(252)의 제 2 소스 영역(252S) 및 제 2 드레인 영역(252D)을 선택적으로 리세싱하는 에치 프로세스에서 에칭된다. 제 2 소스 영역(252S) 및 제 2 드레인 영역(252D)의 선택적인 리세스는 제 2 소스 리세스(262S) 및 제 2 드레인 리세스(262D)로 귀착된다. 블록(124)에서의 에치 프로세스는 건식 에치 프로세스 또는 적당한 에치 프로세스일 수 있다. 일 예의 건식 에치 프로세스는 산소-함유 가스, 수소, 불소-함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드-함유 가스, 다른 적당한 가스들 및/또는 플라즈마들, 및/또는 그 조합들을 구현할 수 있다. 도 17에서 도시된 바와 같이, 제 2 소스 영역(252S) 및 제 2 드레인 영역(252D)에서의 제 2 패시베이션 층(248)은 제 2 소스 리세스(262S) 및 제 2 드레인 리세스(262D)에서 노출된다.
도 1 및 도 18을 참조하면, 방법(100)은 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)가 형성되는 블록(126)을 포함한다. 일부 실시예들에서, 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)는 VPE, UHV-CVD, MBE, 및/또는 다른 적당한 프로세스들과 같은 에피택셜 프로세스를 이용하여 형성될 수 있다. 에치택셜 성장 프로세스는 핀 엘리먼트(252)의 조성과 상호작용하는 가스 및/또는 액체 전구체들을 이용할 수 있다. 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)는 그러므로, 핀 엘리먼트(252)에 커플링된다. 일부 실시예들에서, 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)는 p-형 소스/드레인 특징부들일 수 있다. 일 예의 p-형 소스/드레인 특징부들은 Si, Ge, AlGaAs, SiGe, 또는 다른 적당한 재료를 포함할 수 있고, 붕소(B)와 같은 p-형 도펀트를 도입함으로써 에피택셜 프로세스 동안에 인-시츄 도핑될 수 있거나, 주입 프로세스(즉, 접합 주입 프로세스)를 이용하여 익스-시츄 도핑될 수 있다. 하나의 실시예에서, 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)는 붕소-도핑된 실리콘 게르마늄(SiGe:B)을 포함한다.
도 1, 도 19, 도 20, 도 21, 및 도 22를 참조하면, 방법(100)은 제 2 더미 게이트 적층체(258)가 제 2 게이트 구조체(274)로 대체되는 블록(128)을 포함한다. 블록(128)에서의 동작들은 (도 19에서 도시된) 제 2 접촉부 에치 정지 층(CESL)(266)의 퇴적, (도 19에서 도시된) 제 2 층간 절연체(ILD) 층(268)의 퇴적, (도 20에서 도시된) 제 2 더미 게이트 적층체(258)의 제거, (도 20에서 도시된) 제 2 게이트 유전체 층(270)의 퇴적, (도 21에서 도시된) 제 1 게이트 구조체(240)의 노출, (도 22에서 도시된) 제 2 게이트 전극 층(272)의 퇴적, 및 (도 22에서 도시된) 과잉 재료들을 제거하기 위한 작업물(200)의 평탄화를 포함한다. 제 2 CESL(266)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및/또는 당해 분야에서 알려진 다른 재료들을 포함할 수 있고, ALD, 플라즈마-증강된 화학적 기상 증착(PECVD) 프로세스, 및/또는 다른 적당한 퇴적 또는 산화 프로세스들에 의해 형성될 수 있다. 도 19에서 도시된 바와 같이, 제 2 CESL(266)은 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)의 상단 표면들 상에서 퇴적될 수 있다. 그 후에, 제 2 ILD 층(268)은 제 2 CESL(266) 위에 퇴적된다. 제 1 ILD 층(232)과 같이, 제 2 ILD 층(268)은 테트라에틸오소실리케이트(TEOS) 옥사이드, 비도핑된 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 융합된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적당한 유전체 재료들과 같은 도핑된 실리콘 옥사이드와 같은 재료들을 포함할 수 있다. 제 2 ILD 층(268)은 PECVD 프로세스 또는 다른 적당한 퇴적 기법에 의해 퇴적될 수 있다. 일부 실시예들에서, 제 2 ILD 층(268)의 형성 후에, 작업물(200)은 제 2 ILD 층(268)의 무결성을 개선시키기 위하여 어닐링될 수 있다. 과잉 재료들을 제거하고 제 2 더미 게이트 적층체(258)의 상단 표면들을 노출시키기 위하여, 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 20을 참조한다. 제 2 더미 게이트 적층체(258)의 노출로, 블록(128)은 제 2 더미 게이트 적층체(258)의 제거로 진행한다. 제 2 더미 게이트 적층체(258)의 제거는 제 2 더미 게이트 적층체(258)에서의 재료에 대해 선택적인 하나 이상의 에칭 프로세스들을 포함할 수 있다. 예를 들어, 제 2 더미 게이트 적층체(258)의 제거는 선택적인 습식 에치, 선택적인 건식 에치, 또는 그 조합을 이용하여 수행될 수 있다. 제 2 더미 게이트 적층체(258)의 제거 후에, 제 2 게이트 유전체 층(270)은 핀 엘리먼트(252)의 제 2 채널 영역(252C) 위에 퇴적된다. 제 2 게이트 유전체 층(270)은 계면 층 및 하이-k 유전체 층을 포함할 수 있다. 일부 실시예들에서, 계면 층은 실리콘 옥사이드를 포함하고, 사전-세정 프로세스에서 형성될 수 있다. 일 예의 사전-세정 프로세스는 RCA SC-1(암모니아, 수소 페록사이드, 및 물) 및/또는 RCA SC-2(염산, 수소 페록사이드, 및 물)의 이용을 포함할 수 있다. 하이-k 유전체 층은 그 다음으로, ALD, CVD, 및/또는 다른 적당한 방법들을 이용하여 계면 층 위에 퇴적된다. 하이-k 유전체 층은 하프늄 옥사이드를 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 티타늄 옥사이드(TiO2), 하프늄 지르코늄 옥사이드(HfZrO), 탄탈륨 옥사이드(Ta2O5), 하프늄 실리콘 옥사이드(HfSiO4), 지르코늄 옥사이드(ZrO2), 지르코늄 실리콘 옥사이드(ZrSiO2), 란타늄 옥사이드(La2O3), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO), 이트륨 옥사이드(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 옥사이드(HfLaO), 란타늄 실리콘 옥사이드(LaSiO), 알루미늄 실리콘 옥사이드(AlSiO), 하프늄 탄탈륨 옥사이드(HfTaO), 하프늄 티타늄 옥사이드(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 그 조합들, 또는 다른 적당한 재료와 같은 다른 하이-K 유전체들을 포함할 수 있다.
도 21을 참조하면, 제 2 게이트 유전체 층(270)의 퇴적 후에, 작업물(200)은 제 1 게이트 구조체(240)가 핀 엘리먼트(252) 사이에서 노출될 때까지, 핀 엘리먼트(252)에 의해 중첩되지 않는 제 2 패시베이션 층(248) 및 제 1 패시베이션 층(246)을 제거하기 위하여 이방성 에치 프로세스를 받는다. 도 21에서 도시된 바와 같이, 핀 엘리먼트들(252) 아래의 제 2 패시베이션 층(248) 및 제 1 패시베이션 층(246)의 부분들은 실질적으로 비에칭될 수 있고, 정위치에 남아 있을 수 있다. 제 2 게이트 유전체 층(270)의 부분은 남아 있는 제 2 패시베이션 층(248) 상에서 배치된다. 그 후에, 도 22에서 예시된 바와 같이, 제 2 게이트 전극 층(272)은 ALD, PVD, CVD, 전자-빔 증발, 또는 다른 적당한 방법들을 이용하여 제 2 게이트 유전체 층(270), 제 1 게이트 구조체(240), 및 핀 엘리먼트들(252) 위에 퇴적된다. 제 2 게이트 전극 층(272)은 단일 층, 또는 대안적으로, 디바이스 성능을 증강시키기 위한 선택된 일 함수를 갖는 금속 층(일 함수 금속 층), 라이너 층, 습식 층, 접착 층, 금속 합금, 또는 금속 실리사이드의 다양한 조합들과 같은 다층 구조체를 포함할 수 있다. 예로서, 제 2 게이트 전극 층(272)은 티타늄 나이트라이드(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 나이트라이드(TiAlN), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 알루미늄 카바이드(TaAlC), 탄탈륨 카보나이트라이드(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 카바이드(TaC), 탄탈륨 실리콘 나이트라이드(TaSiN), 구리(Cu), 다른 내화 금속들, 또는 다른 적당한 금속 재료들, 또는 그 조합을 포함할 수 있다. 도 22에서 도시된 바와 같이, 제 2 게이트 유전체 층(270) 및 제 2 게이트 전극 층(272)은 함께 제 2 게이트 구조체(274)를 구성한다. 제 2 게이트 전극 층(272)은 제 1 게이트 전극 층(238)과 직접 접촉하게 되므로, 블록(128)에서의 동작들은 제 2 게이트 구조체(274)를 제 1 게이트 구조체(240)에 전기적으로 커플링한다.
도 1, 도 23 내지 도 25, 도 32, 도 33, 도 38, 및 도 39를 참조하면, 방법(100)은 상부 소스 접촉부(280) 및 상부 드레인 접촉부(282)가 형성되는 블록(130)을 포함한다. 도 23에서 도시된 일 예의 프로세스에서, 리소그래피 프로세스들은 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D)를 노출시키는 접촉부 개구들을 형성하기 위하여 이용된다. 접촉 저항을 감소시키기 위하여, 실리사이드 층(281)은 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D) 위에 금속 층을 퇴적함으로써, 그리고 금속 층 및 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D) 사이의 실리사이드화를 야기시키기 위하여 어닐 프로세스를 수행함으로써, 제 2 소스 특징부(264S) 및 제 2 드레인 특징부(264D) 상에서 형성될 수 있다. 적당한 금속 층은 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 실리사이드 층(281)은 티타늄 실리사이드(TiSi), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 실리사이드 층(281)의 형성 후에, 금속 충전 층은 접촉부 개구 내로 퇴적될 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 평탄화 프로세스가 과잉 재료들을 제거하기 위하여 뒤따를 수 있음으로써, 제 2 소스 특징부(264S) 위에 상부 소스 접촉부(280)를, 그리고 제 2 드레인 특징부(264D) 위에 상부 드레인 접촉부(282)를 형성할 수 있다. 평탄화 프로세스로 인해, 상부 소스 접촉부(280), 상부 드레인 접촉부(282), 제 2 CESL(266), 및 제 2 ILD 층(268)의 상단 표면들은 동일평면이다.
도 24에서 표현된 일부 실시예들에서, 상부 소스 접촉부(280)는 제 2 소스 특징부(264S) 위에 배치되고, 제 2 소스 특징부(264S)를 오버행하지 않는다. 대조적으로, 도 25에서 도시된 바와 같이, 상부 드레인 접촉부(282)는 X 방향을 따라 제 1 드레인 특징부(228D)를 오버행한다. 상부 드레인 접촉부(282)는 약 2 nm 및 약 20 nm만큼 제 2 드레인 특징부(264D)를 오버행하는 제 2 오버행 부분(2820)을 포함한다. 일부 실시예들에서, 제 2 오버행 부분(2820)은 제 1 오버행 부분 바로 위에 배치되고, 이 구성은 제 1 전도성 특징부(284)가 하부 드레인 접촉부(244) 및 상부 드레인 접촉부(282)를 커플링하기 위하여 형성되는 것을 허용한다. 일부 구현예들에서, 제 2 드레인 특징부(264D) 위의 접촉부 개구의 형성 후에, 비아 개구는 하부 드레인 접촉부(244)를 노출시키기 위하여 제 2 ILD 층(268), 제 2 패시베이션 층(248), 및 제 1 패시베이션 층(246)을 통해 형성된다. 금속 충전 층이 접촉부 개구 내로 퇴적되기 전에, 제 1 전도성 특징부(284)는 상향 방식으로 퇴적될 수 있다. 일 예의 상향식 퇴적은 금속 표면들 상에서 우선적으로 퇴적될 수 있는 금속-유기 전구체들의 이용을 포함할 수 있다. 도 25에서 도시된 바와 같이, 제 1 전도성 특징부(284)는 제 2 드레인 특징부(264D)의 측벽에 인접하게 연장될 수 있다. 제 1 전도성 특징부(284)는 제 2 드레인 특징부(264D)와 접촉하게 될 수 있지만, 제 2 드레인 특징부(264D)를 수직으로 침투하지는 않는다.
도 32 및 도 33에서 예시된 일부 대안적인 실시예들에서, 대안적인 하부 드레인 접촉부(244')는 제 1 드레인 특징부(228D)를 오버행하지 않고, 대안적인 상부 드레인 접촉부(282')는 제 2 드레인 특징부(264D)를 오버행하지 않는다. 대안적인 상부 드레인 접촉부(282')를 위한 접촉부 개구는 대안적인 하부 드레인 접촉부(244')를 노출시키기 위하여 제 2 드레인 특징부(264D), 제 2 패시베이션 층(248), 및 제 1 패시베이션 층(246)을 통해 연장되는 제 1 비아 접촉부 개구(302)를 더 포함한다. 이 대안적인 실시예들에서, 금속 충전 층이 접촉부 개구 및 제 1 비아 접촉부 개구(302) 내로 퇴적될 때, 제 2 전도성 특징부(306)는 상부 드레인 접촉부(280)와 함께 형성된다. 일부 실시예들에서, 실리사이드 층(304)은 상부 드레인 접촉부(280)와 제 2 드레인 특징부(264D) 사이 뿐만 아니라, 제 2 전도성 특징부(306)와 제 2 드레인 특징부(264D) 사이에서 배치될 수 있다. 실리사이드 층(304)의 조성 및 형성은 실리사이드 층(242)의 조성 및 형성과 유사할 수 있다. 실리사이드 층(304)은 제 2 전도성 특징부(306)와 제 2 패시베이션 층(248) 사이, 또는 제 2 전도성 특징부(306)와 제 1 패시베이션 층(246) 사이에서 형성되지 않는다. 제 2 전도성 특징부(306)는 제 2 드레인 특징부(264D), 제 2 패시베이션 층(248), 및 제 1 패시베이션 층(246)을 통해 수직으로 연장된다.
도 32 및 도 33에서 예시된 일부 대안적인 실시예들에서, 대안적인 하부 드레인 접촉부(244')는 제 1 드레인 특징부(228D)를 오버행하지 않고, 대안적인 상부 드레인 접촉부(282')는 제 2 드레인 특징부(264D)를 오버행하지 않는다. 대안적인 상부 드레인 접촉부(282')를 위한 접촉부 개구는 대안적인 하부 드레인 접촉부(244')를 노출시키기 위하여 제 2 드레인 특징부(264D), 제 2 패시베이션 층(248), 및 제 1 패시베이션 층(246)을 통해 연장되는 제 1 비아 접촉부 개구(302)를 더 포함한다. 이 대안적인 실시예들에서, 금속 충전 층이 접촉부 개구 및 제 1 비아 접촉부 개구(302) 내로 퇴적될 때, 제 2 전도성 특징부(306)는 대안적인 상부 드레인 접촉부(282')와 함께 형성된다. 일부 실시예들에서, 실리사이드 층(304)은 대안적인 상부 드레인 접촉부(282')와 제 2 드레인 특징부(264D) 사이 뿐만 아니라, 제 2 전도성 특징부(306)와 제 2 드레인 특징부(264D) 사이에서 배치될 수 있다. 실리사이드 층(304)의 조성 및 형성은 실리사이드 층(242)의 조성 및 형성과 유사할 수 있다. 실리사이드 층(304)은 제 2 전도성 특징부(306)와 제 2 패시베이션 층(248) 사이, 또는 제 2 전도성 특징부(306)와 제 1 패시베이션 층(246) 사이에서 형성되지 않는다. 제 2 전도성 특징부(306)는 제 2 드레인 특징부(264D), 제 2 패시베이션 층(248), 및 제 1 패시베이션 층(246)을 통해 수직으로 연장된다.
도 38 및 도 39에서 예시된 일부 추가의 대안적인 실시예들에서, 하부 드레인 접촉부(244)는 생략되고, 대안적인 상부 드레인 접촉부(282')는 제 2 드레인 특징부(264D)를 오버행하지 않는다. 그 대신에, 대안적인 상부 드레인 접촉부(282')를 위한 접촉부 개구는 제 2 드레인 특징부(264D), 제 2 패시베이션 층(248), 제 1 패시베이션 층(246), 제 1 ILD 층(232), 제 1 CESL(230), 및 제 1 드레인 특징부(228D)를 통해 연장되는 제 2 비아 접촉부 개구(332)를 더 포함한다. 이 대안적인 실시예들에서, 금속 충전 층이 접촉부 개구 및 제 2 비아 접촉부 개구(332) 내로 퇴적될 때, 제 3 전도성 특징부(336)는 대안적인 상부 드레인 접촉부(282')와 함께 형성된다. 일부 실시예들에서, 실리사이드 층(334)은 대안적인 상부 드레인 접촉부(282')와 제 2 드레인 특징부(264D) 사이 뿐만 아니라, 제 3 전도성 특징부(336)와 제 2 드레인 특징부(264D) 사이에서 배치될 수 있다. 추가적으로, 실리사이드 층(338)은 제 3 전도성 특징부(336)와 제 1 드레인 특징부(228D) 사이에서 형성된다. 실리사이드 층들(334 및 338)의 조성 및 형성은 실리사이드 층(242)의 조성 및 형성과 유사할 수 있다. 제 3 전도성 특징부(336)는 제 2 드레인 특징부(264D), 제 2 패시베이션 층(248), 제 1 패시베이션 층(246), 제 1 ILD 층(232), 제 1 CESL(230)을 통해 수직으로 연장된다. 제 3 전도성 특징부(336)는 제 1 기판(202)과 접촉하게 될 수 있거나 접촉하게 되지 않을 수 있다.
상부 소스 접촉부(280) 및 상부 드레인 접촉부(282)(또는 대안적인 상부 드레인 접촉부(282'))의 형성 후에, 상호접속 구조체(275)는 작업물(200) 위에 형성될 수 있다. 도면들에서 명시적으로 도시되지 않지만, 상호접속 구조체(275)는 복수의 상호접속 층들을 포함할 수 있고, 복수의 상호접속 층들의 각각은 유전체 층에서 내장된 전도성 라인들 및 전도성 비아들을 포함한다. 유전체 층은 금속간 층(intermetal layer; IMD)로 지칭될 수 있고, 테트라에틸오소실리케이트(TEOS) 옥사이드, 비도핑된 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 융합된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적당한 유전체 재료들과 같은 도핑된 실리콘 옥사이드와 같은 재료들을 포함할 수 있다. 도 23, 도 24, 및 도 25를 참조하면, 제 3 패시베이션 층(276)은 추가의 구조체들로의 작업물(200)의 본딩을 용이하게 하기 위하여 상호접속 구조체(275) 상에서 퇴적된다. 하나의 실시예에서, 제 3 패시베이션 층(276)은 실리콘 옥사이드를 포함한다. 일부 대안적인 실시예들에서, 제 3 패시베이션 층(276)은 실리콘 나이트라이드, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 알루미늄 옥사이드, 또는 하프늄 옥사이드를 포함할 수 있다.
도 1, 도 26 내지 도 32, 및 도 34 내지 도 37을 참조하면, 방법(100)은 후면 소스 접촉부(296)가 제 1 소스 특징부(228S)에 커플링하기 위하여 형성되는 블록(132)을 포함한다. 블록(134)에서의 동작들은 (도 26에서 도시된) 캐리어 기판(288) 상에서의 제 4 패시베이션 층(286)의 퇴적, (도 26에서 도시된) 제 4 패시베이션 층(286)을 제 3 패시베이션 층(276)에 본딩하는 것, (도 27에서 도시된) 제 1 기판(202)을 상향으로 지시하기 위하여 작업물(200)을 뒤집는 것, (도 28에서 도시된) 제 1 기판(202)의 부분을 제거하는 것, 및 (도 28에서 도시된) 제 1 소스 특징부(228S) 위의 후면 소스 접촉부(296)의 형성을 포함할 수 있다. 캐리어 기판(288)은 실리콘 또는 실리콘 카바이드를 포함할 수 있다. 하나의 실시예에서, 제 4 패시베이션 층(286)은 실리콘 옥사이드를 포함한다. 일부 대안적인 실시예들에서, 제 4 패시베이션 층(286)은 실리콘 나이트라이드, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 알루미늄 옥사이드, 또는 하프늄 옥사이드를 포함할 수 있다. 제 4 패시베이션 층(286)은 CVD 또는 적당한 퇴적 프로세스를 이용하여 캐리어 기판(288) 상에서 퇴적될 수 있다. 캐리어 기판(288)은 제 3 패시베이션 층(276)과 제 4 패시베이션 층(286) 사이의 직접 본딩에 의해 작업물(200)에 본딩된다. 일 예의 직접 본딩 프로세스는 위에서 설명되고, 여기에서는 반복되지 않을 것이다. 캐리어 기판(288)에 작업물(200)에 본딩한 후에, 작업물(200)은 도 27에서 도시된 바와 같이, 제 1 기판이 상향으로 지시하며 뒤집힌다. 격리 특징부(212), 제 1 소스 특징부(228S), 및 제 1 드레인 특징부(228D)가 상단 표면 상에서 노출될 때까지, 제 1 기판(202)은 그라인딩 프로세스 및/또는 화학적 기계적 연마(CMP) 프로세스에 의해 그라인딩 및/또는 연마된다.
도 28을 참조하면, 후면 접촉부 에치 정지 층(backside contact etch stop layer; BCESL)(290)은 노출된 격리 특징부(212), 제 1 소스 특징부(228S), 및 제 1 드레인 특징부(228D) 위에 퇴적된다. 제 1 CESL(230) 및 제 2 CESL(266)과 같이, BCESL(290)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및/또는 당해 분야에서 알려진 다른 재료들을 포함할 수 있고, ALD, 플라즈마-증강된 화학적 기상 증착(PECVD) 프로세스, 및/또는 다른 적당한 퇴적 또는 산화 프로세스들에 의해 형성될 수 있다. 그 후에, 후면 유전체 층(292)이 BCESL(290) 위에 퇴적된다. 후면 유전체 층(292)은 테트라에틸오소실리케이트(TEOS) 옥사이드, 비도핑된 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 융합된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적당한 유전체 재료들과 같은 도핑된 실리콘 옥사이드와 같은 재료들을 포함할 수 있다. 후면 유전체 층(292)은 PECVD 프로세스 또는 다른 적당한 퇴적 기법에 의해 퇴적될 수 있다.
도 28을 여전히 참조한다. 후면 소스 접촉부(296)를 형성하기 위하여, 후면 접촉부 개구는 제 1 소스 특징부(228S)를 노출시키기 위하여 형성된다. 후면 실리사이드 층(294) 및 후면 소스 접촉부(296)는 후면 접촉부 개구에서 형성된다. 후면 실리사이드 층(294)은 티타늄 실리사이드(TiSi), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 후면 소스 접촉부(296)는 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 도 29 및 도 30은 본 개시내용의 일부 실시예들에 따른, 이제 상면이 아래로 뒤집힌 작업물(200)을 갖는 제 2 소스 영역(252S) 및 제 2 드레인 영역(252D)의 단편적인 단면도를 예시한다.
후면 소스 접촉부(296)의 대안적인 실시예들이 도 34 내지 도 37에서 도시된다. 도 34 및 도 35에서 예시된 제 1 대안적인 실시예에서, 제 1 관통 비아 개구(312)는 후면 접촉부 개구의 형성 후에 형성될 수 있고, 제 4 전도성 특징부(314)는 제 1 관통 비아 개구(312)에서 퇴적된다. 도 34 및 도 35에서 도시된 바와 같이, 제 1 관통 비아 개구(312) 및 제 4 전도성 특징부(314)는 상부 소스 접촉부(280)에 커플링하기 위하여, 제 1 소스 특징부(228S), 제 1 CESL(230), 제 1 ILD 층(232), 제 1 패시베이션 층(246), 제 2 패시베이션 층(248), 제 2 소스 특징부(264S), 및 실리사이드 층(281)을 통해 연장된다. 도 35에서 표현된 일부 구현예들에서, 실리사이드 층(316)은 제 4 전도성 특징부(314)와 제 1 소스 특징부(228S) 사이에서 형성될 수 있고, 실리사이드 층(318)은 제 4 전도성 특징부(314)와 제 2 소스 특징부(264S) 사이에서 형성될 수 있다. 실리사이드 층들(316 및 318)의 조성은 실리사이드 층(242)과 유사할 수 있고, 그 상세한 설명은 간결성을 위하여 생략된다. 유사하게, 제 4 전도성 특징부(314)는 재료들의 측면에서 후면 소스 접촉부(296)와 유사하고, 그 상세한 설명은 마찬가지로 간결성을 위하여 생략된다.
도 36 및 도 37에서 예시된 제 2 대안적인 실시예에서, 제 2 관통 비아 개구(322)는 후면 접촉부 개구의 형성 후에 형성될 수 있고, 제 5 전도성 특징부(324)는 제 2 관통 비아 개구(322)에서 퇴적된다. 도 34 및 도 35에서 도시된 제 1 대안적인 실시예와 상이하게, 상부 소스 접촉부(280)는 생략된다. 도 36 및 도 37에서 도시된 바와 같이, 제 2 관통 비아 개구(322) 및 제 5 전도성 특징부(324)는 제 2 소스 특징부(264S)에 커플링하기 위하여, 제 1 소스 특징부(228S), 제 1 CESL(230), 제 1 ILD 층(232), 제 1 패시베이션 층(246), 및 제 2 패시베이션 층(248)을 통해 연장된다. 도 37에서 표현된 일부 구현예들에서, 실리사이드 층(326)은 제 5 전도성 특징부(324)와 제 1 소스 특징부(228S) 사이에서 형성될 수 있고, 실리사이드 층(328)은 제 5 전도성 특징부(324)와 제 2 소스 특징부(264S) 사이에서 형성될 수 있다. 실리사이드 층들(326 및 328)의 조성은 실리사이드 층(242)과 유사할 수 있고, 그 상세한 설명은 간결성을 위하여 생략된다. 유사하게, 제 5 전도성 특징부(324)는 재료들의 측면에서 후면 소스 접촉부(296)와 유사하고, 그 상세한 설명은 마찬가지로 간결성을 위하여 생략된다.
도 1을 참조하면, 방법(100)은 추가의 프로세스들이 수행되는 블록(134)을 포함한다. 이러한 추가의 프로세스는 후면 소스 접촉부(296) 위의 제 3 ILD 층의 퇴적, 및 제 3 ILD 층에서의 후면 전력 레일의 형성을 포함할 수 있다.
지금부터 도 31을 참조한다. 방법(100)에서의 동작들의 종결 시에, 반도체 디바이스(200)는 하단 트랜지스터로서의 n-형 MBC 트랜지스터(1000), 및 상단 디바이스로서의 p-형 FinFET(2000)을 포함한다. 도 31에서, p-형 FinFET(2000)은 n-형 MBC 트랜지스터(1000) 위에 배치된다. n-형 MBC 트랜지스터(1000)는 Z 방향을 따라 수직으로 적층되는 복수의 채널 부재들(2080)을 포함한다. Y 방향을 따라, 채널 부재들(2080)은 제 1 소스 특징부(228S)와 제 1 드레인 특징부(228D) 사이에서 연장된다. 제 1 게이트 구조체(240)는 채널 부재들(2080)의 각각 주위를 둘러싼다. p-형 FinFET(2000)은 제 2 패시베이션 층(248)으로부터 융기하는 하나 이상의 핀 엘리먼트들(252)(하나가 도 31에서 도시됨)을 포함한다. Y 방향을 따라, 핀 엘리먼트(252)는 제 2 소스 특징부(264S)와 제 2 드레인 특징부(264D) 사이에서 연장된다. 제 2 게이트 구조체(274)는 핀 엘리먼트(252) 위를 둘러싼다. n-형 MBC 트랜지스터(1000)의 제 1 소스 특징부(228S) 및 p-형 FinFET(2000)의 제 2 소스 특징부(264S)는 Z 방향을 따라 정렬된다. n-형 MBC 트랜지스터(1000)의 제 1 드레인 특징부(228D) 및 p-형 FinFET(2000)의 제 2 드레인 특징부(264D)는 Z 방향을 따라 정렬된다. 이 수직 정렬 배향은 제 1 소스 특징부(228S) 및 제 2 소스 특징부(264S), 또는 제 1 드레인 특징부(228D) 및 제 2 드레인 특징부(264D)를 전기적으로 커플링하는 전도성 특징부들의 형성을 허용한다.
제 2 기판(251)이 (100) 표면을 가지는 실리콘 기판들인 실시예들에서, 도 31에서의 반도체 디바이스(200)는 p-형 FinFET(2000)을 위한 정공 이동도를 개선시킨다. 이 실시예들에서, 제 2 기판(251) 상에서 퇴적된 에피택셜 층(250)은 제 2 기판(251)의 결정 배향을 따른다. 에피택셜 층(250)이 핀 엘리먼트(252)를 형성하기 위하여 패턴화될 때. 핀 엘리먼트(252)의 측벽들은 (100) 표면보다 더 큰 정공 이동도를 제공하는 (110) 표면 상에 있다. 핀 엘리먼트(252)의 측벽들은 핀 엘리먼트(252)의 주 표면들이므로, 핀 엘리먼트(252)는 개선된 정공 이동도를 보유하고, p-형 FinFET(2000)은 개선된 구동 전류를 가진다.
본 개시내용의 대부분은 도 31에서 도시된 반도체 디바이스(200)를 위한 프로세스들 및 구조체들을 설명하지만, 본 개시내용의 실시예들은 n-형 MBC 위의 p-FinFET을 포함하는 것들로 제한되지는 않는다. 도 40은 반도체 디바이스(400)에서의 대안적인 구성을 예시한다. 도 31에서의 반도체 디바이스(200)와는 상이하게, 반도체 디바이스(400)는 하단 트랜지스터로서의 p-형 FinFET(2000), 및 상단 디바이스로서의 n-형 MBC 트랜지스터(1000)를 포함한다. 즉, 반도체 디바이스(400)에서, n-형 MBC 트랜지스터(1000)는 p-형 FinFET(2000) 위에 배치된다. p-형 FinFET(2000)은 이제 하단 트랜지스터이므로, 상부 소스 접촉부(280)는 생략되고, 대안적인 소스 접촉부(245)는 실리사이드 층을 거쳐 제 1 소스 특징부(228S)에 커플링하기 위하여 형성된다. 대안적인 소스 접촉부(245)는 하부 드레인 접촉부(244)와 유사하므로, 대안적인 소스 접촉부(245)의 상세한 설명은 간결성을 위하여 생략된다. 도 31에서의 반도체 디바이스(200)와 유사하게, n-형 MVC 트랜지스터(1000)의 제 1 드레인 특징부(228D) 및 p-형 FinFET(2000)의 제 2 드레인 특징부(264D)는 Z 방향을 따라 정렬된다. 이 수직 정렬 배향은 제 1 소스 특징부(228S) 및 제 2 소스 특징부(264S), 또는 제 1 드레인 특징부(228D) 및 제 2 드레인 특징부(264D)를 전기적으로 커플링하는 전도성 특징부들의 형성을 허용한다. 양자의 반도체 디바이스(200) 및 대안적인 반도체 디바이스(400)에서, 핀 엘리먼트(252)는 개선된 게이트 제어를 제공하기 위하여 제 2 패시베이션 층(248) 상에서 배치된다.
하나의 예시적인 양태에서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 트랜지스터, 및 제 1 트랜지스터 위에 배치된 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 서로 위에 수직으로 적층된 복수의 채널 부재들, 및 복수의 채널 부재들에 인접하는 제 1 소스/드레인 특징부를 포함한다. 제 2 트랜지스터는 핀 구조체, 및 핀 구조체에 인접하는 제 2 소스/드레인 특징부를 포함한다. 반도체 디바이스는 제 1 소스/드레인 특징부 및 제 2 소스/드레인 특징부를 전기적으로 접속하는 전도성 특징부를 더 포함한다.
일부 실시예들에서, 제 1 트랜지스터는 복수의 채널 부재들의 각각 주위를 둘러싸는 제 1 게이트 구조체를 더 포함한다. 제 2 트랜지스터는 핀 구조체 위를 둘러싸는 제 2 게이트 구조체를 더 포함한다. 제 1 게이트 구조체는 제 2 게이트 구조체와 접촉한다. 일부 실시예들에서, 복수의 채널 부재들은 실리콘(Si)을 포함하고, 핀 구조체는 실리콘 게르마늄(SiGe)을 포함한다. 일부 구현예들에서, 복수의 채널 부재들은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함하고, 핀 구조체는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함한다. 일부 사례들에서, 전도성 특징부는 제 2 소스/드레인 특징부를 통해 연장된다. 일부 실시예들에서, 전도성 특징부는 제 1 소스/드레인 특징부를 통해 연장된다. 일부 사례들에서, 제 1 트랜지스터는 제 1 소스/드레인 특징부 위에 배치된 제 1 소스/드레인 접촉부를 더 포함하고, 제 2 트랜지스터는 제 2 소스/드레인 특징부 위에 배치된 제 2 소스/드레인 접촉부를 더 포함하고, 전도성 특징부는 제 1 소스/드레인 접촉부 및 제 2 소스/드레인 접촉부와 직접 접촉한다. 일부 사례들에서, 제 1 트랜지스터는 제 1 소스/드레인 특징부 아래에서 배치된 제 3 소스/드레인 접촉부를 더 포함하고, 제 2 트랜지스터는 제 2 소스/드레인 특징부 위에 배치된 제 4 소스/드레인 접촉부를 더 포함하고, 전도성 특징부는 제 3 소스/드레인 접촉부 및 제 4 소스/드레인 접촉부와 직접 접촉한다.
또 다른 예시적인 양태에서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 트랜지스터, 및 제 1 트랜지스터 위에 배치된 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 소스 특징부 및 제 1 드레인 특징부, 서로 위에 수직으로 적층되고 제 1 소스 특징부와 제 1 드레인 특징부 사이에서 연장되는 복수의 채널 부재들을 포함한다. 제 2 트랜지스터는 제 2 소스 특징부 및 제 2 드레인 특징부, 및 제 2 소스 특징부와 제 2 드레인 특징부 사이에서 연장되는 핀 구조체를 포함한다. 제 2 소스 특징부는 제 1 소스 특징부 바로 위에 있고, 제 2 드레인 특징부는 제 1 드레인 특징부 바로 위에 있다.
일부 실시예들에서, 제 1 트랜지스터는 제 1 드레인 특징부 위에 배치된 제 1 드레인 접촉부를 더 포함하고, 제 2 트랜지스터는 제 2 드레인 특징부 위에 배치된 제 2 드레인 접촉부를 더 포함한다. 일부 구현예들에서, 제 1 드레인 특징부는 n-형 도펀트로 도핑된 실리콘을 포함하고, 제 2 드레인 특징부는 p-형 도펀트로 도핑된 실리콘 게르마늄을 포함하고, 제 1 드레인 접촉부 및 제 2 드레인 접촉부는 금속을 포함한다. 일부 구현예들에서, 제 1 드레인 접촉부는 제 1 드레인 특징부를 오버행하고, 제 2 드레인 접촉부는 제 2 드레인 특징부를 오버행한다. 일부 실시예들에서, 반도체 디바이스는 제 1 드레인 접촉부 및 제 2 드레인 접촉부를 전기적으로 커플링하는 제 1 전도성 특징부를 더 포함할 수 있다. 일부 사례들에서, 제 1 전도성 특징부는 제 2 드레인 특징부를 통해 연장된다. 일부 구현예들에서, 제 1 트랜지스터는 제 1 드레인 특징부 아래에 배치된 제 1 소스 접촉부를 더 포함할 수 있고, 제 2 트랜지스터는 제 2 드레인 특징부 위에 배치된 제 2 소스 접촉부를 더 포함할 수 있다.
또 다른 예시적인 양태에서, 본 개시내용은 방법에 관한 것이다. 방법은 제 1 기판 상에서 제 1 트랜지스터를 형성하는 단계를 포함하고, 여기서, 제 1 트랜지스터는 제 1 소스 특징부 및 제 1 드레인 특징부, 서로 위에 수직으로 적층되고 제 1 소스 특징부와 제 1 드레인 특징부 사이에서 연장되는 복수의 채널 부재들, 및 복수의 채널 부재들의 각각 주위를 둘러싸는 제 1 게이트 구조체를 포함한다. 방법은 제 1 트랜지스터 위에 제 1 패시베이션 층을 퇴적하는 단계, 제 2 기판 위에 에피택셜 층을 형성하는 단계, 에피택셜 층 위에 제 2 패시베이션 층을 퇴적하는 단계, 제 2 패시베이션 층을 제 1 패시베이션 층에 본딩하는 단계, 본딩 후에, 제 2 기판을 제거하는 단계, 복수의 채널 부재들 위에 핀 구조체를 형성하도록 에피택셜 층을 패턴화하는 단계, 및 핀 구조체 상부를 둘러싸도록 제 2 게이트 구조체를 형성하는 단계 - 제 2 게이트 구조체는 제 1 게이트 구조체와 접촉함 - 를 더 포함할 수 있다.
일부 실시예들에서, 에피택셜 층은 실리콘 게르마늄을 포함한다. 일부 구현예들에서, 방법은 제 2 게이트 구조체의 형성 전에, 핀 구조체의 채널 영역 위에 더미 게이트 적층체를 형성하는 단계, 소스 리세스 및 드레인 리세스를 형성하기 위하여 핀 구조체의 소스 영역 및 드레인 영역을 리세싱하는 단계 - 소스 영역 및 드레인 영역은 채널 영역을 사이에 끼움 -, 소스 영역에서 제 2 소스 특징부를, 그리고 드레인 리세스에서 제 2 드레인 특징부를 형성하는 단계, 제 2 소스 특징부 및 제 2 드레인 특징부 위에 유전체 층을 퇴적하는 단계, 및 더미 게이트 적층체를 제거하는 단계를 더 포함할 수 있다. 일부 사례들에서, 방법은 제 2 게이트 구조체의 형성 후에, 제 2 드레인 특징부 및 제 1 드레인 특징부를 통해 드레인 접촉부 개구를 형성하는 단계, 및 드레인 접촉부 개구에서 전도성 특징부를 형성하는 단계를 더 포함할 수 있다. 일부 사례들에서, 방법은 제 2 게이트 구조체의 형성 후에, 제 2 게이트 구조체 위에 제 3 패시베이션 층을 퇴적하는 단계, 제 3 기판 위에 제 4 패시베이션 층을 퇴적하는 단계, 제 4 패시베이션 층을 제 3 패시베이션 층에 본딩하는 단계, 제 1 기판을 제거하는 단계, 및 제 1 소스 특징부에 전기적으로 커플링된 후면 소스 접촉부를 형성하는 단계를 더 포함할 수 있다.
상기한 것은 당해 분야에서의 당업자들이 본 개시내용의 양태들을 더 양호하게 이해할 수 있도록 몇몇 실시예들의 특징부들의 개요를 기술한다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
제 1 트랜지스터로서,
서로 위에 수직으로 적층된 복수의 채널 부재들, 및
상기 복수의 채널 부재들에 인접하는 제 1 소스/드레인 특징부
를 포함하는, 상기 제1 트랜지스터;
상기 제 1 트랜지스터 위에 배치된 제 2 트랜지스터로서,
핀 구조체, 및
상기 핀 구조체에 인접하는 제 2 소스/드레인 특징부
를 포함하는, 상기 제 2 트랜지스터; 및
상기 제 1 소스/드레인 특징부 및 상기 제 2 소스/드레인 특징부를 전기적으로 접속하는 전도성 특징부
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제 1 트랜지스터는 상기 복수의 채널 부재들의 각각 주위를 둘러싸는 제 1 게이트 구조체를 더 포함하고,
상기 제 2 트랜지스터는 상기 핀 구조체 위를 둘러싸는 제 2 게이트 구조체를 더 포함하고,
상기 제 1 게이트 구조체는 상기 제 2 게이트 구조체와 접촉하는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 복수의 채널 부재들은 실리콘(Si)을 포함하고,
상기 핀 구조체는 실리콘 게르마늄(SiGe)을 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 복수의 채널 부재들은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함하고,
상기 핀 구조체는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함하는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 전도성 특징부는 상기 제 2 소스/드레인 특징부를 통해 연장되는 것인, 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 전도성 특징부는 상기 제 1 소스/드레인 특징부를 통해 연장되는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제 1 트랜지스터는 상기 제 1 소스/드레인 특징부 위에 배치된 제 1 소스/드레인 접촉부를 더 포함하고,
상기 제 2 트랜지스터는 상기 제 2 소스/드레인 특징부 위에 배치된 제 2 소스/드레인 접촉부를 더 포함하고,
상기 전도성 특징부는 상기 제 1 소스/드레인 접촉부 및 상기 제 2 소스/드레인 접촉부와 직접 접촉하는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제 1 트랜지스터는 상기 제 1 소스/드레인 특징부 아래에 배치된 제 3 소스/드레인 접촉부를 더 포함하고,
상기 제 2 트랜지스터는 상기 제 2 소스/드레인 특징부 위에 배치된 제 4 소스/드레인 접촉부를 더 포함하고,
상기 전도성 특징부는 상기 제 3 소스/드레인 접촉부 및 상기 제 4 소스/드레인 접촉부와 직접 접촉하는 것인, 반도체 디바이스.
실시예 9. 반도체 디바이스에 있어서,
제 1 트랜지스터로서,
제 1 소스 특징부 및 제 1 드레인 특징부, 및
서로 위에 수직으로 적층되고 상기 제 1 소스 특징부와 상기 제 1 드레인 특징부 사이에서 연장되는 복수의 채널 부재들
을 포함하는, 상기 제 1 트랜지스터; 및
상기 제 1 트랜지스터 위에 배치된 제 2 트랜지스터로서,
제 2 소스 특징부 및 제 2 드레인 특징부, 및
상기 제 2 소스 특징부와 상기 제 2 드레인 특징부 사이에서 연장되는 핀 구조체
를 포함하는, 상기 제 2 트랜지스터
를 포함하고,
상기 제 2 소스 특징부는 상기 제 1 소스 특징부 바로 위에 있고,
상기 제 2 드레인 특징부는 상기 제 1 드레인 특징부 바로 위에 있는 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제 1 트랜지스터는 상기 제 1 드레인 특징부 위에 배치된 제 1 드레인 접촉부를 더 포함하고,
상기 제 2 트랜지스터는 상기 제 2 드레인 특징부 위에 배치된 제 2 드레인 접촉부를 더 포함하는 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서,
상기 제 1 드레인 특징부는 n-형 도펀트로 도핑된 실리콘을 포함하고,
상기 제 2 드레인 특징부는 p-형 도펀트로 도핑된 실리콘 게르마늄을 포함하고,
상기 제 1 드레인 접촉부 및 상기 제 2 드레인 접촉부는 금속을 포함하는 것인, 반도체 디바이스.
실시예 12. 실시예 10에 있어서,
상기 제 1 드레인 접촉부는 상기 제 1 드레인 특징부를 오버행(overhang)하고,
상기 제 2 드레인 접촉부는 상기 제 2 드레인 특징부를 오버행하는 것인, 반도체 디바이스.
실시예 13. 실시예 10에 있어서,
상기 제 1 드레인 접촉부 및 상기 제 2 드레인 접촉부를 전기적으로 커플링하는 제 1 전도성 특징부를 더 포함하는, 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제 1 전도성 특징부는 상기 제 2 드레인 특징부를 통해 연장되는 것인, 반도체 디바이스.
실시예 15. 실시예 10에 있어서,
상기 제 1 트랜지스터는 상기 제 1 드레인 특징부 아래에 배치된 제 1 소스 접촉부를 더 포함하고,
상기 제 2 트랜지스터는 상기 제 2 드레인 특징부 위에 배치된 제 2 소스 접촉부를 더 포함하는 것인, 반도체 디바이스.
실시예 16. 방법에 있어서,
제 1 기판 상에 제 1 트랜지스터를 형성하는 단계로서, 상기 제 1 트랜지스터는,
제 1 소스 특징부 및 제 1 드레인 특징부,
서로 위에 수직으로 적층되고 상기 제 1 소스 특징부와 상기 제 1 드레인 특징부 사이에서 연장되는 복수의 채널 부재들, 및
상기 복수의 채널 부재들의 각각 주위를 둘러싸는 제 1 게이트 구조체
를 포함하는 것인, 상기 제 1 트랜지스터를 형성하는 단계;
상기 제 1 트랜지스터 위에 제 1 패시베이션 층을 퇴적하는 단계;
제 2 기판 위에 에피택셜 층을 형성하는 단계;
상기 에피택셜 층 위에 제 2 패시베이션 층을 퇴적하는 단계;
상기 제 2 패시베이션 층을 상기 제 1 패시베이션 층에 본딩하는 단계;
상기 본딩 후에, 상기 제 2 기판을 제거하는 단계;
상기 복수의 채널 부재들 위에 핀 구조체를 형성하도록 상기 에피택셜 층을 패턴화하는 단계; 및
상기 핀 구조체 위를 둘러싸도록 제 2 게이트 구조체를 형성하는 단계 - 상기 제 2 게이트 구조체는 상기 제 1 게이트 구조체와 접촉함 -
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 에피택셜 층은 실리콘 게르마늄을 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 제 2 게이트 구조체의 형성 전에, 상기 핀 구조체의 채널 영역 위에 더미 게이트 적층체를 형성하는 단계;
소스 리세스 및 드레인 리세스를 형성하도록 상기 핀 구조체의 소스 영역 및 드레인 영역을 리세싱하는 단계 - 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역을 사이에 끼움 -;
상기 소스 영역에 제 2 소스 특징부를, 그리고 상기 드레인 리세스에 제 2 드레인 특징부를 형성하는 단계;
상기 제 2 소스 특징부 및 상기 제 2 드레인 특징부 위에 유전체 층을 퇴적하는 단계; 및
상기 더미 게이트 적층체를 제거하는 단계
를 더 포함하는, 방법.
실시예 19. 실시예 18에 있어서,
상기 제 2 게이트 구조체의 형성 후에, 상기 제 2 드레인 특징부 및 상기 제 1 드레인 특징부를 통해 드레인 접촉부 개구를 형성하는 단계; 및
상기 드레인 접촉부 개구에 전도성 특징부를 형성하는 단계
를 더 포함하는, 방법.
실시예 20. 실시예 18에 있어서,
상기 제 2 게이트 구조체의 형성 후에, 상기 제 2 게이트 구조체 위에 제 3 패시베이션 층을 퇴적하는 단계;
제 3 기판 위에 제 4 패시베이션 층을 퇴적하는 단계;
상기 제 4 패시베이션 층을 상기 제 3 패시베이션 층에 본딩하는 단계;
상기 제 1 기판을 제거하는 단계; 및
상기 제 1 소스 특징부에 전기적으로 커플링된 후면 소스 접촉부를 형성하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 트랜지스터로서,
    서로 위에 수직으로 적층된 복수의 채널 부재들, 및
    상기 복수의 채널 부재들에 인접하는 제 1 소스/드레인 특징부
    를 포함하는, 상기 제1 트랜지스터;
    상기 제 1 트랜지스터 위에 배치된 제 2 트랜지스터로서,
    핀 구조체, 및
    상기 핀 구조체에 인접하는 제 2 소스/드레인 특징부
    를 포함하는, 상기 제 2 트랜지스터; 및
    상기 제 1 소스/드레인 특징부 및 상기 제 2 소스/드레인 특징부를 전기적으로 접속하는 전도성 특징부
    를 포함하는, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제 1 트랜지스터는 상기 복수의 채널 부재들의 각각 주위를 둘러싸는 제 1 게이트 구조체를 더 포함하고,
    상기 제 2 트랜지스터는 상기 핀 구조체 위를 둘러싸는 제 2 게이트 구조체를 더 포함하고,
    상기 제 1 게이트 구조체는 상기 제 2 게이트 구조체와 접촉하는 것인, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 복수의 채널 부재들은 실리콘(Si)을 포함하고,
    상기 핀 구조체는 실리콘 게르마늄(SiGe)을 포함하는 것인, 반도체 디바이스.
  4. 청구항 1에 있어서,
    상기 복수의 채널 부재들은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함하고,
    상기 핀 구조체는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 몰리브덴 디설파이드(MoS2), 텅스텐 디셀레나이드(WSe2), 또는 하프늄 디텔루라이드(HfTe2)를 포함하는 것인, 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 전도성 특징부는 상기 제 2 소스/드레인 특징부를 통해 연장되는 것인, 반도체 디바이스.
  6. 청구항 5에 있어서,
    상기 전도성 특징부는 상기 제 1 소스/드레인 특징부를 통해 연장되는 것인, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 소스/드레인 특징부 위에 배치된 제 1 소스/드레인 접촉부를 더 포함하고,
    상기 제 2 트랜지스터는 상기 제 2 소스/드레인 특징부 위에 배치된 제 2 소스/드레인 접촉부를 더 포함하고,
    상기 전도성 특징부는 상기 제 1 소스/드레인 접촉부 및 상기 제 2 소스/드레인 접촉부와 직접 접촉하는 것인, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 소스/드레인 특징부 아래에 배치된 제 3 소스/드레인 접촉부를 더 포함하고,
    상기 제 2 트랜지스터는 상기 제 2 소스/드레인 특징부 위에 배치된 제 4 소스/드레인 접촉부를 더 포함하고,
    상기 전도성 특징부는 상기 제 3 소스/드레인 접촉부 및 상기 제 4 소스/드레인 접촉부와 직접 접촉하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제 1 트랜지스터로서,
    제 1 소스 특징부 및 제 1 드레인 특징부, 및
    서로 위에 수직으로 적층되고 상기 제 1 소스 특징부와 상기 제 1 드레인 특징부 사이에서 연장되는 복수의 채널 부재들
    을 포함하는, 상기 제 1 트랜지스터; 및
    상기 제 1 트랜지스터 위에 배치된 제 2 트랜지스터로서,
    제 2 소스 특징부 및 제 2 드레인 특징부, 및
    상기 제 2 소스 특징부와 상기 제 2 드레인 특징부 사이에서 연장되는 핀 구조체
    를 포함하는, 상기 제 2 트랜지스터
    를 포함하고,
    상기 제 2 소스 특징부는 상기 제 1 소스 특징부 바로 위에 있고,
    상기 제 2 드레인 특징부는 상기 제 1 드레인 특징부 바로 위에 있는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    제 1 기판 상에 제 1 트랜지스터를 형성하는 단계로서, 상기 제 1 트랜지스터는,
    제 1 소스 특징부 및 제 1 드레인 특징부,
    서로 위에 수직으로 적층되고 상기 제 1 소스 특징부와 상기 제 1 드레인 특징부 사이에서 연장되는 복수의 채널 부재들, 및
    상기 복수의 채널 부재들의 각각 주위를 둘러싸는 제 1 게이트 구조체
    를 포함하는 것인, 상기 제 1 트랜지스터를 형성하는 단계;
    상기 제 1 트랜지스터 위에 제 1 패시베이션 층을 퇴적하는 단계;
    제 2 기판 위에 에피택셜 층을 형성하는 단계;
    상기 에피택셜 층 위에 제 2 패시베이션 층을 퇴적하는 단계;
    상기 제 2 패시베이션 층을 상기 제 1 패시베이션 층에 본딩하는 단계;
    상기 본딩 후에, 상기 제 2 기판을 제거하는 단계;
    상기 복수의 채널 부재들 위에 핀 구조체를 형성하도록 상기 에피택셜 층을 패턴화하는 단계; 및
    상기 핀 구조체 위를 둘러싸도록 제 2 게이트 구조체를 형성하는 단계 - 상기 제 2 게이트 구조체는 상기 제 1 게이트 구조체와 접촉함 -
    를 포함하는, 방법.
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