KR101706432B1 - Ｆｉｎｆｅｔ 디바이스를 위한 구조물 및 방법 - Google Patents

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Abstract

핀형 전계 효과 트랜지스터(FinFET) 디바이스를 제조하는 방법은 기판 위에 제1 핀 구조물을 형성하는 단계, 제1 핀 구조물들 위에 유전체층을 형성하는 단계, 유전체층 내에 수직한 프로파일을 갖는 트렌치를 형성하는 단계, 트렌치의 측벽들과 바닥 위에 제1 반도체 물질층을 컨포멀하게 퇴적하는 단계, 남아있는 트렌치 안을 채우도록 제1 반도체 물질층 위에 제2 반도체 물질층을 퇴적하는 단계, 제1 반도체 물질층을 횡측으로 노출시키도록 유전체층을 리세싱하는 단계, 및 제2 반도체 물질층이 드러나보이도록 노출된 제1 반도체 물질층을 에칭하는 단계를 포함한다.

Description

ＦＩＮＦＥＴ 디바이스를 위한 구조물 및 방법{STRUCTURE AND METHOD FOR FINFET DEVICE}
본 발명은 ＦＩＮＦＥＴ 디바이스를 위한 구조물 및 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해왔다. IC 재료 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(fin-type field-effect transistor; FinFET)와 같은, 삼차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다. 이러한 영역에서 개선책을 갖는 것이 요망된다.
본 발명개시는 종래기술에 비해 하나 이상의 개선들을 제공하는 FinFET 디바이스를 제조하는 많은 상이한 실시예들을 제공한다. 일 실시예에서, FinFET 디바이스를 제조하는 방법은 기판 위에 제1 핀 구조물을 형성하는 단계, 제1 핀 구조물 위에 유전체층을 형성하는 단계, 유전체층 내에 트렌치를 형성하는 단계로서, 제1 핀 구조물은 트렌치의 바닥에서 노출된 것인, 상기 트렌치 형성 단계, 트렌치 내에 제1 반도체 물질층을 퇴적하는 단계, 트렌치 내의 제1 반도체 물질층 위에 제2 반도체 물질층을 퇴적하는 단계, 제1 반도체 물질층을 횡측으로 노출시키도록 유전체층을 리세싱하는 단계, 및 제2 반도체 물질층이 드러나보이도록 상기 노출된 제1 반도체 물질층을 에칭하는 단계를 포함하며, 제2 반도체 물질층 아래에 있는 제1 반도체 물질층의 적어도 일부분은 원래 그대로 남아있다.
또다른 실시예에서, FinFET 디바이스를 제조하는 방법은 기판 위에, 유전체층에 의해 둘러싸인 제1 핀 구조물을 형성하는 단계, 유전체층 내에 트렌치를 형성하도록 제1 핀 구조물을 리세싱하는 단계, 수직한 측벽 프로파일을 갖도록 트렌치를 확장시키는 단계, 트렌치의 측벽들과 바닥 위에 제1 반도체 물질층을 컨포멀하게(conformably) 퇴적하는 단계, 남아있는 트렌치의 바닥으로부터 제2 반도체 물질을 에피택셜방식으로 성장시키는 단계, 제1 반도체 물질층을 횡측으로 노출시키도록 유전체층을 리세싱하는 단계, 제2 반도체 물질층의 측벽을 따라 노출된 제1 반도체 물질층을 제거시키되, 제2 반도체 물질층을 실질적으로 에칭하지 않는 단계를 포함한다. 제2 반도체 물질층 아래에 있는 제1 반도체 물질층의 적어도 일부분은 원래 그대로 남아있다. 본 방법은 또한 제2 반도체 물질층과 제2 반도체 물질층 아래에 남아있는 제1 반도체 물질층 위를 에워싸는 하이 k/금속 게이트를 기판 위에 형성하는 단계를 포함한다.
다른 실시예에서, FinFET 디바이스는 기판 위에 배치된 제1 핀 구조물, 및 제1 핀 구조물 위에 배치된 제2 핀 구조물을 포함한다. 제2 핀 구조물은 자신의 하위 부분으로서의 제1 반도체 물질층과, 자신의 상위 부분으로서의 수직한 측벽 프로파일을 갖는 제2 반도체 물질층을 포함한다. 반도체 디바이스는 또한 제2 핀 구조물 위를 에워싸면서 기판 위에 배치된 하이 k/금속 게이트(HK/MG)를 포함한다.
본 방법은 핀 구조물 형상 및 임계 치수(CD) 제어를 개선시키기 위해 핀 구조물 자체를 트리밍하지 않고서 매우 작은 폭을 갖는 핀 구조물을 형성하는 단계를 활용한다. 본 방법은 핀 구조물의 상위 부분에서 희망하는 수직 프로파일을 갖는 핀 구조물을 형성하는 단계를 활용한다. 본 방법은 또한 게이트 올 어라운드 디바이스의 경우와 같은 다양한 디바이스 요건들을 충족시키기 위해 핀 구조물의 다양한 형상의 하위 부분을 형성하는 단계를 활용한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇의 실시예들에 따른 FinFET 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 13은 도 1의 방법에 따라 구축된 제조 스테이지들에서의 예시적인 FinFET 디바이스의 단면도들이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시는 FinFET 디바이스에 관한 것이지만, 이와 달리 이에 국한되는 것만은 아니다. FinFET 디바이스는, 예컨대 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스와 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 본 발명의 다양한 실시예들을 설명하기 위해 FinFET 예시와 함께 아래의 개시내용을 이어갈 것이다. 하지만, 본 출원은 구체적으로 청구된 것을 제외하고, 특정 유형의 디바이스로 제한되어서는 안된다는 것을 이해한다.
도 1은 본 발명개시의 양태들에 따른 FinFET 디바이스(200)를 제조하는 방법(100)의 흐름도이다. 도 2 내지 도 13은 도 1의 방법(100)에 따라 구축된 제조 스테이지들에서의 FinFET 디바이스(200)의 단면도들이다. FinFET 디바이스(200)를 도 1 내지 도 9를 참조하여 총괄적으로 설명한다. 추가적인 단계들이 방법(100) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해한다.
도 1과 도 2를 참조하면, 방법(100)은 기판(210) 내에 제1 핀 구조물들(220)을 형성하는 단계(102)로 시작한다. 기판(210)은 실리콘을 포함한다. 다른 실시예에서, 기판은 게르마늄, 실리콘 게르마늄, 갈륨 비소 또는 다른 적절한 반도체 물질들을 포함할 수 있다. 이와 달리, 몇몇의 실시예들의 경우, 기판(210)은 에피택셜층을 포함할 수 있다. 예를 들어, 기판(210)은 벌크 반도체 위에 놓인 에피택셜층을 가질 수 있다. 더 나아가, 기판(210)은 성능 강화를 위해 스트레인드(strained)될 수 있다. 예를 들어, 에피택셜층은 선택적 에피택셜 성장(selective epitaxial growth; SEG)을 비롯한 공정에 의해 형성된 벌크 실리콘 위에 놓인 실리콘 게르마늄층 또는 벌크 실리콘 게르마늄 위에 놓인 실리콘층과 같이 벌크 반도체의 물질과는 상이한 반도체 물질을 포함할 수 있다. 뿐만 아니라, 기판(210)은 매립 유전체층과 같은 반도체 온 절연체(semiconductor-on-insulator; SOI) 구조물을 포함할 수 있다. 또한 이와 달리, 기판(210)은 SIMOX(separation by implantation of oxygen) 기술이라고 불리우는 방법, 웨이퍼 접합, SEG, 또는 다른 적절한 방법들에 의해 형성된 것과 같은, 매립 산화물(buried oxide; BOX) 층과 같은 매립 유전체층을 포함할 수 있다. 실제로 다양한 실시예들은 임의의 다양한 기판 구조물들 및 물질들을 포함할 수 있다.
제1 핀 구조물들(220)은 퇴적, 리소그래피 및 에칭과 같은 하나 이상의 프로시저들에 의해 형성될 수 있다. 일 실시예에서, 하드 마스크(hard mask; HM)층이 기판(210) 위에 형성된다. HM층은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 티타늄 산화물, 티타늄 질화물, 탄탈륨 산화물, 탄탈륨 질화물, 또는 임의의 적절한 물질들을 포함할 수 있다. 그런 후 패터닝된 포토레지스트층은 제1 핀 구조물들(220)을 정의하도록 HM층 위에 형성된다. 일반적으로, 패터닝 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 노광, 포토레지스트 현상, 다른 적절한 공정들, 또는 이들의 조합을 포함할 수 있다. 이와 달리, 포토리소그래피 노광 공정은 무마스크 포토리소그래피, 전자 빔 묘화, 다이렉팅 묘화, 및/또는 이온 빔 묘화와 같은 다른 적절한 방법들에 의해 구현되거나 또는 이것들로 대체된다. 그런 후 HM층은 패터닝된 포토레지스트층을 통해 에칭되어 패터닝된 HM층(215)이 형성된다. 그런 후 기판(210)은 패터닝된 HM층을 통해 에칭되어 제1 핀 구조물들(220)이 형성된다.
기판(210)은 건식 에칭, 습식 에칭, 또는 이들의 조합을 비롯한 다양한 방법들에 의해 에칭될 수 있다. 일 실시예에서, 습식 에칭액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 각각의 에칭 공정은 이용되는 에천트, 에칭 온도, 에칭액 농도, 에칭 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 및/또는 다른 적절한 파라미터들과 같은, 다양한 에칭 파라미터들로 튜닝될 수 있다. 건식 에칭 공정들은 염소계 화학물질을 이용하는 바이어싱된 플라즈마 에칭 공정을 포함할 수 있다. 다른 건식 에천트 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)과 같은 메커니즘을 이용하여 이방성으로 수행될 수 있다.
도 1과 도 2를 또한 참조하면, 방법(100)은 제1 핀 구조물들(220) 각각 사이의 공간들을 채우는 것을 비롯하여, 기판(210) 위에 유전체층(240)을 퇴적하는 단계(104)로 진행한다. 일 실시예에서, 제1 핀 구조물들(220) 각각 사이의 유전체층(240)은 기판(210) 내에서의 다양한 디바이스 영역들을 분리시키기 위한 격리 영역으로서 역할을 한다. 유전체층(240)은 실리콘 산화물, 실리콘 질화물, 산화질화물, 열 실리콘 산화물보다 낮은 유전상수(k)를 갖는 유전체 물질(이에 따라 이것을 로우 k 유전체 물질층이라고 부른다), 또는 다른 적절한 유전체 물질층을 포함할 수 있다. 유전체층(240)은 단일층 또는 다중층들을 포함할 수 있다. 유전체층(240)은 화학적 기상 증착(CVD), 원자층 증착(ALD), 또는 스핀 온 코팅에 의해 퇴적될 수 있다. 추가적으로, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 수행되어 유전체층(240)의 최상단면들을 평탄화(및 패터닝된 HM층도 제거)할 수 있다.
도 1과 도 3을 참조하면, 방법(100)은 제1 핀 구조물들(220)을 리세싱하여 유전체층(240) 내에서 트렌치(250)를 형성하는 단계(106)로 진행한다. 일 실시예에서, 과잉의 유전체층(240)을 제거하고 제1 핀 구조물(220)의 최상단면을 노출시키기 위해 화학적 기계적 폴리싱(CMP) 공정이 제일먼저 수행된다. 그런 후 제1 핀 구조물들(220)은 선택적 에칭에 의해 리세싱되는데, 이 선택적 에칭은 유전체층(240)을 실질적으로 에칭하지 않는다. 리세싱 공정은 선택적 습식 에칭 또는 선택적 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 선택적 습식 에칭액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 건식 에칭 공정은 Cl2, CHCl3, CCl4, 및/또는 BCl3와 같은, 염소계 화학물질을 이용하는 바이어싱된 플라즈마 에칭 공정을 포함할 수 있다. 제1 트렌치(250)의 바닥에서 리세싱된 제1 핀 구조물(220)을 갖고, 제1 트렌치(250)의 측벽들에서 유전체층(240)을 갖도록 제1 트렌치(250)가 형성된다. 달리 말하면, 리세싱된 제1 핀 구조물(220)은 트렌치(250)에서 노출된다.
도 1과 도 4를 참조하면, 방법(100)은 트렌치(250)를 확장시켜서 확장된 트렌치(260)를 형성하는 단계(108)로 진행한다. 본 실시예에서, 확장된 트렌치(260)는 실질적으로 수직한 프로파일을 갖는다. 확장된 트렌치(260)는 제1 폭(w1)을 갖는다. 일 실시예에서, 확장된 트렌치(260)는 패터닝된 포토레지스트층을 통해 유전체층(240)을 에칭하여 형성된다. 에칭 공정은 이방성 에칭을 포함한다. 이방성 유전체 에칭은 CF4, SF6, CH2F2, CHF3, 및/또는 C2F6와 같은, 플루오린계 화학물질을 이용하는 플라즈마 건식 에칭 공정을 포함할 수 있다. 이방성 유전체 에칭은 유전체층(240)을 선택적으로 제거시키지만 리세싱된 제1 핀 구조물들(220)을 실질적으로 에칭하지는 않는다.
도 1과 도 5를 참조하면, 방법(100)은 확장된 트렌치(260)의 측벽들과 바닥을 따라 제1 반도체 물질층(310)을 컨포멀하게(conformably) 퇴적하는 단계(110)로 진행한다. 제1 반도체 물질층(310)은 게르마늄(Ge) 또는 실리콘(Si)과 같은 원소 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs)와 같은 화합물 반도체 물질들; 또는 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP)과 같은 반도체 합금을 포함할 수 있다. 제1 반도체 물질층(310)은 CVD 증착 기술들(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초 고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 공정들을 비롯한 에피택셜 공정들에 의해 퇴적될 수 있다. 본 실시예에서, 제1 반도체 물질층(310)은 에피택셜 Si층을 포함한다. 제1 반도체 물질층(310)은 에피 공정 동안에 인 시츄 도핑될 수 있다. 예를 들어, 에피택셜방식으로 성장된 반도체 물질층(310)은 붕소로 도핑될 수 있다. 다른 예시로서, 에피택셜방식으로 성장된 Si 층(310)은 탄소, 또는 인, 또는 탄소와 인 둘다로 도핑될 수 있다. 다른 실시예에서, 제1 반도체 물질층(310)은 인 시츄 도핑되지 않고, 임플란트 공정(즉, 접합 임플란트 공정)이 수행된다.
본 실시예에서, 제1 반도체 물질층(310)은 확장된 트렌치(260)의 수직 측벽들을 제1 두께(t1)로, 그리고 확장된 트렌치(260)의 바닥을 제2 두께(t2)로 컨포멀하게 덮는다. 일 실시예에서, 제2 두께(t2)는 제1 두께(t1)보다 얇다. 다른 실시예에서, 제2 두께(t2)는 제1 두께(t1)와 실질적으로 동일할 수 있다. 제1 반도체 물질층(310)을 퇴적한 후, 확장된 트렌치(260)의 제1 폭(w1)은 제2 폭(w2)으로 감소된다(w2 = w1 ― (2×t1)). 제1 폭(w1)과 두께(t)를 택함으로써, 제2 폭(w2)은 목표로 삼은 핀 폭이 되는데, 이것은 나중에 설명할 것이다.
도 1과 도 6을 참조하면, 방법(100)은 남아있는 확장된 트렌치(260)의 바닥으로부터 제2 반도체층(320)을 에피택셜방식으로 성장시키는 단계(112)로 진행한다. 제2 반도체층(320)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 물질들을 포함할 수 있다. 본 실시예에서, 제2 반도체층(320)은 SiGe를 포함한다. 제2 반도체 물질층(320)은 CVD, 분자 빔 에피택시, 및/또는 다른 적절한 공정들을 비롯한 에피택셜 공정들에 의해 에피택셜방식으로 성장될 수 있다. 에피택셜방식으로 성장된 제2 반도체 물질층(320)은 남아있는 확장된 트렌치(260) 안을 완전히 채운다. 그런 후 또다른 CMP 공정이 수행되어 과잉의 제2 및 제3 반도체 물질층(310, 320)을 제거하고, 제2 및 제3 반도체 물질층(310, 320)의 최상단면을 유전체층의 최상단면과 함께 평탄화시킨다.
방법(100)은 단계(112) 이후에 각각 접미어 "A"와 "B"에 의해 식별되는 두 개의 경로들을 갖는다. 이 둘의 경로들은 개별적으로 아래에서 논의된다.
도 1과 도 7을 참조하면, 방법(100)은 경로 A를 따라 제1 반도체 물질층들(310)을 횡측으로 노출시키도록 유전체층(240)을 리세싱하는 단계(114A)로 진행한다. 유전체층(240)은 선택적 습식 에칭, 또는 선택적 건식 에칭, 또는 이들의 조합과 같은, 적절한 에칭 공정에 의해 리세싱된다. 에칭은 유전체층(240)을 선택적으로 제거시키지만 제1 및 제2 반도체 물질층들(310, 320)을 실질적으로 에칭하지는 않는다. 본 실시예에서, 리세싱 공정들은 리세싱된 유전체 물질층(240)의 최상단면(240a)이 반도체 물질층들(310)의 바닥면(310a) 밑에 있도록 제어된다.
도 1과 도 8을 참조하면, 방법(100)은 노출된 제1 반도체 물질층(310)을 에칭하는 단계(116A)로 진행한다. 본 실시예에서, 노출된 제1 반도체 물질층(310)은 선택적 에칭에 의해 에칭되는데, 이 선택적 에칭 공정은 제2 반도체 물질층(320)을 실질적으로 에칭하지 않는다. 따라서, 제2 반도체 물질층(320)의 수직한 측벽 프로파일은 원래 그대로 남아있게 된다. 일 실시예에서, Si층(310)은 SiGe층(320)에 대한 높은 선택도를 갖고, NH4OH:H2O2의 습식 에칭액에 의해 에칭된다. 다른 실시예에서, Si층(310)은 TMAH의 습식 에칭액에 의해 에칭된다. 에칭 공정은, 제2 반도체 물질층(320)의 측벽들을 따라 노출된 제1 반도체 물질층(310)은 완전히 제거되지만 제2 반도체 물질층(320) 아래에 있는 제1 반도체 물질층(310)의 적어도 일부분은 부분적으로, 원래 그대로 남아있게 되도록 제어된다.
본 실시예에서, 제2 반도체 물질층(320) 아래에 남아있는 제1 반도체 물질층(310)과 결합된 제2 반도체 물질층(320)은 제2 핀 구조물(410)을 형성한다. 따라서, 제2 핀 구조물(410)은 자신의 상위 부분으로서 제2 반도체 물질층(320)을 갖고 자신의 하위 부분으로서 제1 반도체 물질층(310)을 갖는다. 상위 부분의 제2 반도체 물질층(320)은 수직한 측벽 프로파일들을 갖지만, 하위 부분의 제1 반도체 물질층(310)은 바닥부에서 보다 넓은 폭을 갖는 비수직한 측벽 프로파일을 갖는다. 여기서, 제1 반도체 물질층(310)의 비수직한 측벽 프로파일은 경사져 있거나 및/또는 테이퍼드(tapered) 형태이다. 제2 핀 구조물(410)의 폭으로서 칭해지는, 상위 부분의 폭은 제2 폭(w2)이다. 이전에 언급한 바와 같이, w2 = w1 ― (2×t1)이다. 그러므로, 제1 폭(w1)과 제1 두께(t1)을 택함으로써 목표로 삼은 작은 핀 구조물 폭이 달성될 수 있다. 하위 부분의 폭은 제2 폭(w2) 이하이다.
도 1과 도 9를 참조하면, 대안적으로, 단계(112)를 완료한 후, 방법(100)은 (단계 114A 대신에) 경로 B를 따라 제2 반도체 물질층(320)을 횡측으로 노출시키도록 유전체층(240)을 리세싱하는 단계(114B)로 진행한다. 리세스는 단계(114A)에서 상술한 것과 많은 점이 유사하다. 하지만, 리세싱된 유전체 물질층(240)의 최상단면(240a)이 제1 반도체 물질층(310)의 바닥면(310a) 위에 위치하도록 리세싱 깊이가 제어된다. 여기서, 리세싱된 유전체 물질층(240)의 최상단면(240a)은 제1 반도체 물질층(310)의 바닥면(310a)에 대향해 있는 제1 반도체 물질층들(310)의 최상단면(310b)과 동일한 수평 높이에 있다.
도 1과 도 10을 참조하면, 방법(100)은 노출된 제1 반도체 물질층(310)을 에칭하는 단계(116B)로 진행한다. 단계(116B)는 단계(116A)와 많은 점이 유사하다. 선택적 에칭 공정이 수행되어, 제2 반도체 물질층(320)의 측벽들을 따라 노출된 제1 반도체 물질층(310)은 제거되되 제2 반도체 물질층(320)은 에칭되지 않고 남게 된다. 따라서, 제2 반도체 물질층(320)의 수직한 측벽 프로파일은 원래 그대로 남아있게 된다. 또한, 제2 반도체 물질층(320)과 유전체층(240)에 대한 제1 반도체 물질층(310)의 적당한 선택적 에칭으로, 제2 반도체 물질층(320) 아래에 있는 제1 반도체 물질층(310)의 일부분은 리세싱 공정 동안 원래 그대로 남게 된다.
도 1과 도 11을 참조하면, 방법(100)은 제2 반도체 물질층(320) 아래에 있는 제1 반도체 물질층(310)의 남아있는 부분을 노출시키기 위해 유전체층(240)을 추가적으로 리세싱하는 단계(118B)로 진행한다. 리세싱 공정은 단계(114B)에서 상술한 것과 많은 점이 유사하다.
도 1과 도 12a 내지 도 12c를 참조하면, 방법(100)은 제1 반도체 물질층(310)의 남아있는 부분을 트리밍(trimming)하는 단계(120B)로 진행한다. 트리밍 공정은 단계(116A)에서 상술한 것과 많은 점이 유사하다. 본 실시예에서, 트리밍 공정은 제1 반도체 물질층(310)의 남아있는 부분을 선택적으로 트리밍하되 제2 반도체 물질층(330)을 실질적으로 에칭하지 않는 선택적 에칭이다. 따라서, 제2 반도체 물질층(320)의 수직한 측벽 프로파일은 원래 그대로 남아있게 된다.
단계(116A)에서 언급된 바와 같이, 제2 핀 구조물(410)은 자신의 상위 부분으로서 제2 반도체 물질층(320)을 갖고 자신의 하위 부분으로서 제1 반도체 물질층(310)을 갖도록 형성된다. 상위 부분은 수직한 측벽 프로파일들과 제2 폭(w2)을 갖는다. 하위 부분은 비수직한 측벽 프로파일을 갖는다. 트리밍 시간, 트리밍 공정 조건들과 같은, 트리밍 공정을 제어함으로써, 다양한 디바이스 요건들을 충족시키도록 제2 핀 구조물(410)의 다양한 형상들의 하위 부분이 달성될 수 있다. 일 실시예에서, 제2 핀 구조물(410)의 하위 부분은 도 12a에서 도시된 바와 같이, 바닥부에서 보다 넓은 폭을 갖는 키스톤(keystone) 형상으로 형성된다. 다른 실시예에서, 보다 긴 트리밍 시간으로, 제2 핀 구조물(410)의 하위 부분은 도 12b에서 도시된 바와 같이, 중앙부에서 가장 좁은 폭을 갖는 넥킹(necking) 형상으로 형성된다. 또다른 실시예에서, 제2 핀 구조물(410)의 넥킹 형상의 하위 부분은 도 12c에서 도시된 바와 같이, 제2 핀 구조물이 Ω자형(415)을 갖도록 추가적으로 트리밍된다. 게이트 올 어라운드(gate-all-around; GAA) 게이트가 Ω자형의 제2 핀 구조물(410) 위에 형성될 것인데, 이것은 나중에 설명할 것이다.
FinFET 디바이스(200)는 또한 소스/드레인(source/drain; S/D) 피처들 및 게이트 스택들과 같은, 다양한 피처들을 형성하기 위해 추가적인 CMOS 또는 MOS 기술 처리를 거칠 수 있다. 제2 핀 구조물(410)은 소스/드레인(S/D) 영역들과 게이트 영역들을 포함한다. S/D 피처들은 S/D 영역들에 형성되고, 게이트 스택들은 제2 핀 구조물(410)의 게이트 영역들에 형성된다. 일 실시예에서, 더미 게이트 스택들은 제일먼저 기판(210) 상에 형성되고, 부분적으로는 게이트 영역들 내의 제2 핀 구조물(410) 위에 배치된다. 더미 게이트 스택들은 후속 스테이지에서 최종적인 게이트 스택으로 대체될 것이다. 구체적으로, 더미 게이트 스택들은 소스/드레인 형성 동안의 S/D 활성화를 위한 열처리 어닐링과 같은 고온 열처리 공정들 이후에 하이 k(high-k; HK) 유전체층 및 금속 게이트(metal gate; MG) 전극으로 나중에 대체될 것이다.
그런 후 S/D 피처들은 제2 핀 구조물(410) 내의 S/D 영역들 위에 형성된다. 일 실시예에서, S/D 영역 내의 제2 핀 구조물(410)의 상위 부분은 리세싱되고, 그런 후 리세싱된 제2 핀 구조물(410) 상에서 S/D 피처들이 에피택셜방식으로 성장된다. S/D 피처들은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 물질을 포함한다. S/D 피처들은 또한 에피택셜 성장 공정들 동안에 인 시츄 도핑되는 것과 같이, 도핑될 수 있다. 이와 달리, S/D 피처들은 인 시츄 도핑되지 않고, S/D 피처들을 도핑하기 위해 임플란트 공정들(즉, 접합 임플란트 공정)이 수행된다.
아래의 설명은 예시를 위해 도 12c의 실시예에 관한 것이다. 유사한 공정들이 도 8과 도 12a 및 도 12b의 실시예들 상에서 구현될 수 있다는 것을 이해할 것이다.
이제 도 13을 참조하면, 제2 핀 구조물들(410) 사이의 기판(210) 위에 층간 유전체(interlayer dielectric; ILD)층(510)이 형성된다. ILD층(510)은 실리콘 산화물, 실리콘 산화질화물, 로우k 유전체 물질 또는 다른 적절한 유전체 물질들을 포함한다. ILD층(510)은 단일층을 포함할 수 있거나 또는 대안적인 다중층들을 포함할 수 있다. ILD층(510)은 CVD, ALD 및 스핀온(SOG)과 같은, 적절한 기술에 의해 형성된다. 그 후 CMP 공정이 수행되어 과잉의 ILD층(510)을 제거하고 FinFET 디바이스(200)의 최상단면을 평탄화할 수 있다.
그런 후 더미 게이트 스택들은 제2 핀 구조물(410)의 일부분 위를 에워싸면서, 기판(210) 위에 형성된 하이 k/금속 게이트(HK/MG) 스택들(610)로 대체된다. HK/MG 스택들(610)은 게이트 유전체층 및 게이트 유전체층 상에 있는 게이트 전극을 포함할 수 있다. 일 실시예에서, 게이트 유전체층은 고유전상수를 갖는 유전체 물질층(본 실시예에서의 열 실리콘 산화물의 유전상수보다 큰 HK 유전체층)을 포함하며, 게이트 전극은 금속, 금속 합금, 또는 금속 실리사이드를 포함한다. HK/MG 스택들(610)의 형성은 다양한 게이트 물질들을 형성하기 위한 퇴적들 및 과잉의 게이트 물질들을 제거하고 FinFET 디바이스(200)의 최상단면을 평탄화하기 위한 CMP 공정을 포함한다.
일 실시예에서, 게이트 유전체층은 원자층 증착(atomic layer deposition; ALD), CVD, 열 산화 또는 오존 산화와 같은, 적절한 방법에 의해 퇴적된 계면층(interfacial layer; IL)(620)을 포함한다. IL층(620)은 산화물, HfSiO 및 산화질화물을 포함할 수 있다. HK 유전체층(630)은 ALD, CVD, 금속 유기 CVD(metal-organic CVD; MOCVD), 물리적 기상 증착(physical vapor deposition; PVD), 다른 적절한 기술, 또는 이들의 조합과 같은, 적절한 기술에 의해 IL층(620) 상에 퇴적된다. HK 유전체층(630)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물(SiON), 또는 다른 적절한 물질들을 포함할 수 있다. 게이트 유전체층들은 게이트 영역 내의 제2 핀 구조물들(410) 위를 에워싼다.
금속 게이트(MG) 전극들(640)은 HK 유전체층(630) 위에 형성된다. MG 전극들(640)은 단일층을 포함하거나 또는 이와 달리 디바이스 성능을 증대시키기 위한 일함수를 갖는 금속층(일함수 금속층), 라이너층, 웨팅층, 접착층 및 금속 도전층, 금속 합금 또는 금속 실리사이드의 다양한 조합들과 같은, 다중층 구조를 포함할 수 있다. MG 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적절한 물질들 또는 이들의 조합을 포함할 수 있다. MG 전극(640)은 ALD, PVD, CVD, 또는 다른 적절한 공정에 의해 형성될 수 있다. CMP 공정은 과잉의 MG 전극(640)을 제거하기 위해 수행될 수 있다.
후속 처리는 또한, FinFET 디바이스(200)의 다양한 피처들 또는 구조물들을 연결시키도록 구성된, 다양한 콘택트들/비아들/라인들 및 다층 상호연결 피처들(예컨대, 금속층들 및 층간 유전체들)을 기판(210) 상에 형성할 수 있다. 예를 들어, 다층 상호연결부는 통상적인 비아들 또는 콘택트들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함한다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 구현할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다.
추가적인 단계들이 방법(100) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다.
상술한 것에 기초하면, 본 발명개시는 FinFET 디바이스를 위한 방법 및 구조물들을 제공한다. 본 방법은 핀 구조물 형상 및 임계 치수(CD) 제어를 개선시키기 위해 핀 구조물 자체를 트리밍하지 않고서 매우 작은 폭을 갖는 핀 구조물을 형성하는 단계를 활용한다. 본 방법은 핀 구조물의 상위 부분에서 희망하는 수직 프로파일을 갖는 핀 구조물을 형성하는 단계를 활용한다. 본 방법은 또한 게이트 올 어라운드 디바이스의 경우와 같은 다양한 디바이스 요건들을 충족시키기 위해 핀 구조물의 다양한 형상의 하위 부분을 형성하는 단계를 활용한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 핀형 전계 효과 트랜지스터(fin-type field-effect transistor; FinFET) 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 핀 구조물을 형성하는 단계;
    상기 제1 핀 구조물 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 트렌치를 형성하는 단계로서, 상기 제1 핀 구조물은 상기 트렌치의 바닥에서 노출된 것인, 상기 트렌치 형성 단계;
    상기 트렌치 내에 제1 반도체 물질층을 퇴적하는 단계;
    상기 트렌치 내의 상기 제1 반도체 물질층 위에 제2 반도체 물질층을 퇴적하는 단계;
    상기 제1 반도체 물질층을 횡측으로 노출시키도록 상기 유전체층을 리세싱하는 단계; 및
    상기 제2 반도체 물질층이 드러나보이도록 상기 노출된 제1 반도체 물질층을 에칭하는 단계
    를 포함하며,
    상기 제2 반도체 물질층 아래에 있는 상기 제1 반도체 물질층의 적어도 일부분은 원래 그대로(intact) 남아있는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 유전체층 내에 트렌치를 형성하는 단계는,
    과잉의 유전체층을 제거하고 상기 제1 핀 구조물의 최상단면을 노출시키기 위해 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)을 수행하는 단계;
    상기 유전체층 내에 제1 트렌치가 남아있도록 상기 제1 핀 구조물을 리세싱하는 단계; 및
    수직한 측벽 프로파일을 갖는 상기 제1 트렌치를 형성하도록 상기 제1 트렌치를 확장시키는 단계
    를 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제2 반도체 물질층은 남아있는 상기 트렌치의 바닥으로부터 에피택셜방식으로 성장됨으로써 퇴적되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 유전체층은 상기 유전체층의 최상단면이 상기 트렌치의 바닥에서 상기 제1 반도체 물질층 밑에 있도록 리세싱된 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 유전체층은 상기 유전체층의 최상단면이 상기 트렌치의 바닥에서 상기 제1 반도체 물질층 위에 있도록 리세싱된 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 유전체층 위에 있는 상기 제1 반도체 물질층을 제거하는 단계;
    남아있는 상기 제1 반도체 물질층을 노출시키도록 상기 유전체층을 추가적으로 리세싱하는 단계; 및
    상기 노출된 남아있는 제1 반도체 물질층의 외부층을 트리밍(trimming)하는 단계
    를 더 포함하는 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  7. 제1항에 있어서,
    상기 제2 반도체 물질층과 남아있는 상기 제1 반도체 물질층 위를 에워싸는 하이 k/금속 게이트를 상기 기판 위에 형성하는 단계
    를 더 포함하는 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  8. 핀형 전계 효과 트랜지스터(FinFET) 디바이스를 제조하는 방법에 있어서,
    기판 위에, 유전체층에 의해 둘러싸인 제1 핀 구조물을 형성하는 단계;
    상기 유전체층 내에 트렌치를 형성하도록 상기 제1 핀 구조물을 리세싱하는 단계;
    수직한 측벽 프로파일을 갖도록 상기 트렌치를 확장시키는 단계;
    상기 트렌치의 측벽들과 바닥 위에 제1 반도체 물질층을 컨포멀하게(conformably) 퇴적하는 단계;
    남아있는 상기 트렌치의 바닥으로부터 제2 반도체 물질층을 에피택셜방식으로 성장시키는 단계;
    상기 제1 반도체 물질층을 횡측으로 노출시키도록 상기 유전체층을 리세싱하는 단계;
    상기 제2 반도체 물질층의 측벽을 따라 상기 노출된 제1 반도체 물질층을 제거시키되, 상기 제2 반도체 물질층을 에칭하지 않는 단계; 및
    상기 제2 반도체 물질층과 상기 제2 반도체 물질층 아래에 남아있는 상기 제1 반도체 물질층 위를 에워싸는 하이 k/금속 게이트를 상기 기판 위에 형성하는 단계
    를 포함하며,
    상기 제2 반도체 물질층 아래에 있는 상기 제1 반도체 물질층의 적어도 일부분은 원래 그대로 남아있는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스 제조 방법.
  9. 반도체 디바이스에 있어서,
    기판 위에 배치된 제1 핀 구조물;
    상기 제1 핀 구조물 위에 배치된 제2 핀 구조물로서, 상기 제2 핀 구조물은,
    상기 제2 핀 구조물의 하위 부분으로서의, 테이퍼드(tapered) 측벽 프로파일을 갖는 제1 반도체 물질층; 및
    상기 제2 핀 구조물의 상위 부분으로서의, 수직한 측벽 프로파일을 갖는 제2 반도체 물질층을 갖는 것인, 상기 제2 핀 구조물; 및
    상기 제2 핀 구조물 위를 에워싸면서 상기 기판 위에 배치된 하이 k/금속 게이트(HK/MG)
    를 포함하고,
    상기 하위 부분의 폭은 상기 상위 부분의 폭보다 짧으며,
    상기 제1 반도체 물질층은 실리콘(Si)을 포함하고, 상기 제2 반도체 물질층은 실리콘 게르마늄(SiGe)을 포함하는 것인, 반도체 디바이스.
  10. 제9항에 있어서, 상기 제2 핀 구조물은 Ω자 형상을 갖고, 상기 HK/MG는 상기 Ω자 형상의 핀 구조물 위를 에워싼 것인, 반도체 디바이스.
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