KR102271583B1 - 멀티 게이트 디바이스 및 관련 방법 - Google Patents

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Abstract

본 발명은 멀티 게이트 반도체 디바이스 및 그 형성 방법에 관한 것이고, 방법은 게이트와 인접한 소스/드레인 피쳐 사이에 에어 갭을 형성하는 단계를 포함한다. 복수의 실리콘 층을 포함하는 제1 핀 요소가 기판 상에 배치되며, 제1 게이트 구조물이 제1 핀 요소의 채널 영역 위에 형성된다. 에어 갭은 제1 게이트 구조물의 일부의 측벽 상에 배치되도록 형성된다. 에피택셜 소스/드레인 피쳐가 에어 갭에 인접한다. 제1 게이트 구조물의 일부는 또한 복수의 실리콘 층의 제1 층과 제2 층 사이에 배치될 수 있다.

Description

멀티 게이트 디바이스 및 관련 방법{MULTI-GATE DEVICE AND RELATED METHODS}
전자 산업은 점점 더 복잡하고 정교한 기능을 동시에 더 많이 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 요구가 계속 증가하고 있다. 따라서, 반도체 산업에서 저비용, 고성능 및 저전력 집적 회로(IC)를 제조하는 추세가 계속되고 있다. 그렇기 때문에, 지금까지 이러한 목표는 반도체 IC 치수(예를 들어, 최소 피쳐 사이즈)를 일정 비율로 축소하여 생산 효율성을 개선하고 관련 비용을 줄임으로써 대부분 달성되었다. 그러나, 이러한 비례 축소는 또한 반도체 제조 프로세스에 복잡성을 증가시켰다. 따라서, 반도체 IC 및 디바이스의 지속적인 진보의 실현은 반도체 제조 프로세스 및 테크놀러지에서의 유사한 진보를 요구한다.
최근에, 게이트-채널 커플링을 증가시키며, 오프-상태 전류를 감소시키고, 쇼트 채널 효과(Short-Channel Effect, SCE)를 감소시키는 것에 의해 게이트 제어를 개선하기 위한 노력으로 멀티 게이트 디바이스가 도입되었다. 되입되었던 이러한 멀티 게이트 디바이스 중 하나가 핀 전계 효과 트랜지스터(fin field-effect transistor, FinFET)이다. FinFET는 핀형 구조물로부터 그 이름을 얻었으며, 핀형 구조물은 그것이 형성되는 기판으로부터 연장되고 FET 채널을 형성하기 위해 사용된다. FinFET의 일부 구성과 관련되는 성능 문제를 역점을 두어 다루기 위해 부분적으로 도입된 다른 타입의 멀티 게이트 디바이스가 게이트 올라운드(gate-all-around, GAA) 트랜지스터이다. GAA 디바이스는 게이트 구조물에서 이름을 얻었으며, 게이트 구조물은 채널 주변에서 완전히 확장되어 FinFET보다 더 나은 정전기 제어를 제공한다. GAA 디바이스 및 이의 제조 프로세스는 종래의 상보성 금속 산화물 반도체(CMOS) 프로세스와 호환 가능하고, 이의 3 차원 구조물은 게이트 제어를 유지하고 SCE를 완화시키면서도 적극적으로 비례 축소되게 한다. 일반적으로, GAA 디바이스는 예를 들어, FinFET가 더 이상 성능 요건을 충족시킬 수 없는 경우에 구현될 수 있다. 그러나, GAA 디바이스 제조는 까다로울 수 있으며 현재의 방법은 디바이스 제조 및 성능 양자와 관련하여 계속해서 문제에 직면해 있다. 따라서, 기존 기술은 모든 면에서 완전히 만족스럽지는 않다.
본 발명의 양상은, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 설명의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은 본 발명의 하나 이상의 양상에 따라 제공되는 멀티 게이트 디바이스 또는 부분을 제조하는 방법의 플로우차트이다.
도 2, 3, 4a, 5a, 6a, 7a, 8a, 9a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a 및 19a는 도 1의 방법의 실시예의 양상에 따른 디바이스(200)의 실시 예의 등각 투상도이다.
도 4b, 4c, 5b, 5c, 6b, 6c, 7b, 7c, 8b, 8c, 9b, 9c, 9d, 9e, 10b, 11b, 11c, 12b, 13b, 14b, 15b, 16b, 17b, 도 18b 및 19b는 도 1의 방법의 양상에 따른 디바이스(200)의 실시 예의 단면도이다.
도 20a 및 20b는 본 발명의 양상에 따른 디바이스(2000A 및 2000B)의 단면도이다.
이하의 설명은 제공된 주체의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시 예, 또는 예를 제공한다. 본 발명을 단순화하기 위해, 컴포넌트 및 디바이스의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 한정하려는 의도는 아니다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시 예를 포함할 수도 있고, 또한 부가적인 피쳐들이 제1 및 제2 피쳐들 사이에 형성되어 제1 및 제2 피쳐들이 직접 접촉하지 않는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 그 자체로 논의되는 다양한 실시 예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, “밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
본 발명은 멀티 게이트 트랜지스터의 형태로 실시 예를 제시한다는 것에 또한 주의한다. 멀티 게이트 트랜지스터는 게이트 구조물이 채널 영역의 적어도 2면에 형성되는 트랜지스터를 포함한다. 이들 멀티 게이트 디바이스는 P-형 금속 산화물 반도체 디바이스 또는 N-형 금속 산화물 반도체 멀티 게이트 디바이스를 포함할 수 있다. 게이트 올라운드(GAA) 디바이스로 지칭되는 타입의 멀티 게이트 트랜지스터의 실시 예가 본원에 제공된다. GAA 디바이스는 채널 영역의 4면(예를 들어, 채널 영역의 일부를 둘러싸는) 상에 형성되는 게이트 구조물 또는 그 일부를 갖는 임의의 디바이스를 포함한다. 본원에 제시된 디바이스는 또한 나노와이어 채널(들), 바형 채널(들) 및/또는 다른 적절한 채널 구조로 배치된 채널 영역을 갖는 실시 예를 포함한다. 단일의 인접한 게이트 구조물과 관련된 하나 이상의 채널 영역(예를 들어, 나노와이어, 나노 시트)을 가질 수 있는 디바이스의 실시 예가 본원에 제공된다. 그러나, 당업자는 교시가 단일 채널(예를 들어, 단일 나노와이어) 또는 임의의 수의 채널에 적용될 수 있음을 인지할 것이다. 당업자는 본 발명의 양상으로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 예를 인지할 수 있다.
다른 실시 예가 다른 이점을 제공할 수 있으며, 모든 장점이 본원에서 반드시 설명되는 것은 아니며, 어떠한 특별한 이점도 모든 실시 예에 대해 요구되는 것이 아니라는 것이 이해된다고 하더라도, 본 발명의 실시 예는 기존 기술에 비해 이점을 제공한다. 예를 들어, 본원에서 설명된 실시 예는 GAA 디바이스의 성능 및 제조를 개선하기 위한 방법 및 구조물을 포함한다. 일반적으로, 적어도 일부 현재 방법의 주요 프로세스 과제 중 일부는 Si 또는 SiGe 나노와이어/나노 시트 형성, 내부 스페이서/메인 스페이서를 형성하는 에어 갭 및, 금속 게이트(metal gate, MG) 구조물을 포함한다. 내부 스페이서와 관련된 문제점(예를 들어, 소스/드레인 에피택셜 층의 결함/공극)은 특히 디바이스 성능을 강화시키는데 역점을 두어 다룬다. 본 발명의 일부 실시 예에 따르면, N-형 디바이스(NFET) 또는 P-형 디바이스(PFETS)를 위한 나노와이어 또는 나노 시트 디바이스를 포함하는 프로세스 흐름 및 디바이스 구조물이 제공된다. 일부 실시 예에서, 기판상의 NFET 및 PFET 디바이스 양자는 이하의 도 1의 양상에 따라 제조된 것을 포함하는 나노와이어 또는 나노 시트 디바이스를 포함할 수 있다. 특히, 본 발명의 양상은 GAA 디바이스를 위한 내부 스페이서 요소로서 에어 갭을 제공하는 디바이스 및 그 형성 방법을 제공한다. 에어 갭은 적절한 절연이 가능하면서도, 소스/드레인 형성을 위한 보다 바람직한 환경을 제공하는 제조 방법을 제공한다. 다른 실시 예 및 이점은 본 발명을 이해했을 때 당업자에게는 명백할 것이다.
멀티 게이트 디바이스의 제조를 포함하는 반도체 제조 방법(100)이 도 1에 도시된다. 본원에서 사용되는 바와 같이, 용어 "멀티 게이트 디바이스"는 디바이스의 하나 이상의 채널의 다수의 측면 상에 배치된 적어도 일부 게이트 재료를 갖는 디바이스(예를 들어, 반도체 트랜지스터)를 설명하기 위해 사용된다. 일부 예에서, 멀티 게이트 디바이스는 디바이스의 하나 이상의 채널의 적어도 4 개의 측면 상에 배치된 게이트 재료를 갖는 GAA 디바이스로 지칭될 수 있다. 채널 영역은 "나노와이어(nanowire)"로 지칭될 수 있으며, 본원에서 사용된 바와 같이 다양한 기하학적 형태(예를 들어, 원통형, 바형, 시트형) 및 다양한 치수의 채널 영역을 포함한다. 방법(100)이 상보성 금속 산화물 반도체(CMOS) 테크놀러지 프로세스 흐름의 피쳐를 갖는 단계를 포함하며, 따라서 본원에서는 단지 간략히 설명될 뿐인 것으로 간주된다. 방법(100) 이전에, 방법(100) 이후에 및/또는 방법(100) 동안에 추가 단계가 수행될 수 있다.
도 2, 3, 4a, 5a, 6a, 7a, 8a, 9a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a 및 19a는 도 1의 방법의 실시예의 양상에 따른 디바이스(200)의 실시 예의 등각 투상도이다. 도 4b, 5b, 6b, 7b, 8b, 9b, 9d, 10a, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b 및 19b는 디바이스의 채널에 평행한 제1 컷(X-X')을 따른 반도체 디바이스(200)의 실시 예인 전술한 각각의 등각 투상도에 대응하는 단면도이다. 도 4c, 5c, 6c, 7c, 8c, 9c, 9e, 10b 및 11c는 디바이스의 채널 및 디바이스의 소스/드레인 영역에 수직한 제2 컷(Y-Y')을 따른 반도체 디바이스(200)의 실시 예인 전술한 각각의 등각 투상도에 대응하는 단면도이다. 전형적인 도 11c의 예시 이후 발생하는 프로세싱이 컷 방향(Y-Y')으로 도 11c에서 도시된 양상을 계속 제공할 수 있는 것으로 간주된다.
반도체 디바이스(200)의 일부가 CMOS 테크놀러지 프로세스 흐름에 의해 제조될 수 있고, 따라서 일부 프로세스가 본원에서는 단지 간략히 설명될 뿐인 것으로 간주된다. 또한, 반도체 디바이스(200)는 추가 트랜지스터, 바이폴라 접합 트랜지스터, 저항, 커패시터, 인덕터, 다이오드, 퓨즈, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로와 같은 다른 타입의 디바이스와 같이, 다른 디바이스 및 피쳐를 포함할 수 있으나, 본 발명의 발명의 개념을 더 잘 이해하기 위해 간략화 된다. 일부 실시 예에서, 반도체 디바이스(200)는 상호 연결될 수 있는 PFETs, NFETs 등을 포함하는 복수의 반도체 디바이스(예를 들어, 트랜지스터)를 포함한다. 게다가, 도면에 관하여 주어진 임의의 설명을 포함하는 방법(100)의 프로세스 단계가 단지 전형적인 것이고 후속하는 청구범위에 구체적으로 언급된 것 이상으로 제한되도록 의도되지 않은 것으로 간주된다.
방법(100)은 기판이 제공되는 블록(102)에서 시작한다. 도 2의 예를 참조하면, 블록(102)의 실시 예에서, 기판(202)이 제공된다. 일부 실시 예에서, 기판(202)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(202)은 반도체 기판 상에 형성된 도전 층 또는 절연 층을 포함하는 다양한 층을 포함할 수 있다. 기판(202)은 이 기술 분야에서 공지된 바와 같은 설계 요건에 따른 다양한 도핑 구성을 포함할 수 있다. 예를 들어, 상이한 도핑 프로파일(예를 들어, N-웰, P-웰)이 상이한 디바이스 타입을 위해 설계된 영역에서 기판(202) 상에 형성될 수 있다. 상이한 도핑 프로파일은 도펀트의 이온 주입 및/또는 확산 프로세스를 포함할 수 있다. 기판(202)은 통상적으로 상이한 디바이스 타입을 제공하는 영역을 개재하는 격리 특징부(예를 들어, 얕은 트렌치 격리(shallow trench isolation, STI) 피쳐)를 갖는다. 기판(202)은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 기판(202)은 옵션으로 에피택셜 층(epi-layer)을 포함할 수 있고, 성능 강화를 위해 변형될 수 있으며, 실리콘 온 인슐레이터(silicon-on-insulator, SOI) 구조물을 포함할 수 있으며 및/또는 다른 적절한 강화 피쳐를 가질 수 있다. 방법(100)의 실시 예에서, 블록(102)에서, 안티 펀치 스루(anti-punch through, APT) 영역이 기판(202) 상에 형성된다.
도 1로 돌아 가서, 방법(100)은 그다음에 하나 이상의 에피택셜 층이 기판 상에 성장되는 블록(104)으로 진행한다. 도 2의 예를 참조하면, 블록(104)의 실시 예에서, 에피택셜 스택(204)이 기판(202) 위에 형성된다. 에피택셜 스택(204)은 제2 조성물의 에피택셜 층(208)에 의해 개재된 제1 조성물의 에피택셜 층(206)을 포함한다. 제1 및 제2 조성물은 상이할 수 있다. 일 실시 예에서, 에피택셜 층(206)은 SiGe이고, 에피택셜 층(208)은 실리콘(Si)이다. 그러나, 상이한 산화 속도 및/또는 에칭 선택도를 갖는 제1 조성물 및 제2 조성물을 제공하는 것을 포함하는 다른 실시 예도 가능하다. 일부 실시 예에서, 예를 들어, 에피택셜 층(206)이 SiGe를 포함하고 에피택셜 층(208)이 Si를 포함하는 경우, 에피택셜 층(208)의 Si 산화 속도는 에피택셜 층(206)의 SiGe 산화 속도보다 낮다.
에피택셜 층(208) 또는 그 일부는 디바이스(200)의 GAA 트랜지스터의 채널 영역을 형성할 수 있다. 예를 들어, 에피택셜 층(208)은 후술하는 바와 같이 N-형 GAA 디바이스 또는 P-형 GAA와 같이, GAA 디바이스의 채널 영역을 형성하기 위해 사용되는 "나노와이어"라고 지칭될 수 있다. 또한, 용어가 본원에서 사용될 때, "나노와이어"는 바형 또는 시트형과 같은 다른 구성뿐만 아니라 형태가 원통형인 반도체 층을 지칭한다. 즉, 용어가 본원에서 사용될 때, "나노와이어"는 "나노 시트"를 포함한다. 디바이스의 채널 또는 채널들을 정의하기 위한 에피택셜 층(208)의 사용은 이하에서 더 설명된다.
복수의 에피택셜 층(206) 및 복수의 에피택셜 층(208)이 도 2에 도시되었으며, 도시된 수는 단지 예시를 위한 것이며 청구범위에 구체적으로 언급된 것 이상으로 제한되도록 의도되지 않은 것으로 간주된다. 에피택셜 스택(204)에 임의의 수의 에피택셜 층이 형성될 수 있으며; 층 수가 GAA 디바이스에 대한 희망하는 수의 채널 영역에 좌우되는 것으로 간주된다. 일부 실시 예에서, 에피택셜 층(208)의 수는 2와 10 사이이다.
일부 실시 예에서, 에피택셜 층(206)은 대략 4-8 나노미터(nm)의 두께 범위를 갖는다. 일부 실시 예에서, 에피택셜 층(206)은 실제로 두께가 균일할 수 있다. 에피택셜 층(들)(208)은 후속적으로 형성된 멀티 게이트 디바이스(예를 들어, GAA 디바이스)에 대한 채널 영역(들)으로서 역할을 할 수 있으며, 그 두께는 디바이스 성능 고려에 근거하여 선택된다. 에피택셜 층(206)은 후속적으로 형성된 멀티 게이트 디바이스에 대한 인접 채널 영역(들)과 디바이스 성능 고려에 근거하여 선택된 두께 사이의 갭 거리를 한정하는 역할을 할 수 있다.
예를 들어, 에피택셜 스택(204)의 층의 에피택셜 성장은 분자선 에피택시(molecular beam epitaxy, MBE) 프로세스, 유기금속 화학 기상 증착(metalorganic chemical vapor deposition, MOCVD) 프로세스 및/또는 다른 적절한 에피택셜 성장 프로세스에 의해 수행될 수 있다. 일부 실시 예에서, 층(208)과 같은 에피택셜 성장 층은 기판(202)과 동일한 재료를 포함한다. 일부 실시 예에서, 에피택셜 성장 층(206, 208)은 기판(202)과 다른 재료를 포함한다. 전술한 바와 같이, 적어도 일부 예에서, 에피택셜 층(206)은 에피택셜 성장 실리콘 게르마늄(SiGe) 층을 포함하고 에피택셜 층(208)은 에피택셜 성장 실리콘(Si) 층을 포함한다. 대안으로, 일부 실시 예에서, 에피택셜 층(206, 208) 중 하나는 게르마늄과 같은 다른 재료, 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티모니화합물과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP 또는 이들의 조합과 같은 혼정(alloy) 반도체를 포함할 수 있다. 논의된 바와 같이, 에피택셜 층(206, 208)의 재료는 상이한 산화, 에칭 속도 및/또는 에칭 선택성 특성을 제공하는 것에 근거하여 선택되었을 수 있다. 다양한 실시 예에서, 에피택셜 층(206, 208)은 실제로 도펀트가 없고(즉, 대략 0 cm-3 내지 대략 1x1017 cm-3까지의 외인성 도펀트 농도를 가짐), 예를 들어, 에피택셜 성장 동안 아무런 의도적 도핑이 수행되지 않는다.
여전히 도 2를 참조하면, 블록(104)의 다른 실시 예에서, 하드 마스크가 스택(204)을 패터닝하는데 사용하기 위한 에피택셜 스택(204) 위에 형성될 수 있다. 일부 실시 예에서, HM 층은 산화물 층(예를 들어, SiO2를 포함할 수 있는 패드 산화물 층) 및 산화물 층 위에 형성되는 질화물 층(예를 들어, Si3N4를 포함할 수 있는 패드 질화물 층)을 포함한다. 일부 예에서, 산화물 층은 열적으로 성장된 산화물, CVD 증착 산화물 및/또는 ALD 퇴적 산화물을 포함할 수 있고, 질화물 층은 CVD 또는 다른 적절한 기술에 의해 퇴적된 질화물 층을 포함할 수 있다.
방법(100)은 그 다음에 포토리소그래피 및 에칭 프로세스가 수행되는 블록(106)으로 진행하여 전술한 에피택셜 스택을 포함하는 핀 요소를 형성한다. 도 3의 예를 참조하면, 에피택셜 스택(204) 및 기판(202)으로 형성되는 핀 요소(또는 단순히 핀)(302)를 포함하는 블록(106)의 실시 예가 도시된다.
즉, 다양한 실시 예에서, 각각의 핀 요소(302)는 기판(202)으로부터 형성된 기판 부분, 및 에피택셜 층(206 및 208)을 포함하는 에피택셜 스택(204)의 각각의 에피택셜 층의 부분을 포함한다. 핀 요소(302)는 포토리소그래피 및 에칭 프로세스를 포함하는 적절한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판(202) 위에(예를 들어, 도 2의 디바이스(200) 위에) 포토레지스트 층을 형성하는 단계와, 레지스트를 패턴에 노출시키는 단계와, 노광 후 베이크 프로세스를 수행하는 단계 및, 레지스트를 현상하는 단계를 포함하여, 레지스트를 포함하는 마스킹 요소를 형성할 수 있다. 일부 실시 예에서, 마스킹 요소를 형성하기 위해 레지스트를 패터닝하는 것은 전자 빔(e-beam) 리소그래피 프로세스를 사용하여 수행될 수 있다. 마스킹 요소는 그다음에 기판(202)의 영역 및 그 위에 형성되는 층을 보호하기 위해 사용될 수 있지만, 에칭 프로세스는 에피택셜 층(206, 208)을 통해 보호되지 않은 영역에 그리고 기판(202)으로 트렌치를 형성한다. 트렌치는 건식 에칭(예를 들어, 반응성 이온 에칭), 습식 에칭 및/또는 다른 적절한 프로세스를 사용하여 에칭될 수 있다. 다양한 실시 예에서, 트렌치는 예를 들어, 핀을 개재하는 얕은 트렌치 격리(STI) 피쳐를 형성하는 유전체 재료로 채워질 수 있다. STI 피쳐(304)은 도 3에 도시된다.
일부 실시 예에서, 트렌치를 채우는 데 사용되는 유전체 층은 SiO2, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑 실리케이트 글라스(fluorine-doped silicate glass, FSG), 저-k 유전체, 이들의 조합 및/또는 이 기술 분야에서 공지된 다른 적절한 재료를 포함할 수 있다. 다양한 예에서, 유전체 층은 CVD 프로세스, 준기압 CVD(subatmospheric CVD, SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, PVD 프로세스 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 일부 실시 예에서, 유전체 층의 퇴적 이후에, 예를 들어, 유전체 층의 품질을 개선시키기 위해 디바이스(200)가 어닐링될 수 있다. 일부 실시 예에서, STI 피쳐(304)는 예를 들어, 하나 이상의 라이너 층을 갖는 다층 구조물을 포함할 수 있다.
격리 (STI) 피쳐를 형성하는 일부 실시 예에서, 유전체 층의 퇴적 이후에, 예를 들어, CMP 프로세스에 의해 퇴적된 유전체 재료가 얇아지고 평탄화된다. CMP 프로세스는 디바이스(200)의 최상부면을 평탄화하여 STI 피쳐(304)를 형성할 수 있다. 다양한 실시 예에서, 핀 요소(302)를 개재하는 STI 피쳐(304)는 그 후에 리세스된다. 도 3의 예를 참조하면, STI 피쳐(304)는 핀(302)이 STI 피쳐(304) 위로 연장되도록 리세스된다. 일부 실시 예에서, 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스 및/또는 이들의 조합을 포함할 수 있다. 일부 실시 예에서, 리세스 깊이는 핀 요소(302)의 노출된 상단 부분의 원하는 높이가 되도록 제어된다(예를 들어, 에칭 시간을 제어하는 것에 의해). 일부 실시 예에서, 높이는 에피택셜 스택(204)의 각각의 층을 노출시킨다.
예를 들어, 핀 영역을 정의하고(예를 들어, 마스크 또는 격리 영역에 의해), 핀 요소의 형태로 에피택셜 스택(204)을 에피택셜 성장시키는 것을 포함하여, 기판 상에 핀을 형성하는 방법의 다수의 다른 실시 예가 또한 사용될 수 있다. 일부 실시 예에서, 핀을 형성하는 것은 핀의 폭을 감소시키기 위한 트림 프로세스를 포함할 수 있다. 트림 프로세스는 습식 또는 건식 에칭 프로세스를 포함할 수 있다.
방법(100)은 그 다음에 희생 층/피쳐를 제공하는 더미 게이트 구조물이 기판 상에 형성되는 블록(114)으로 진행한다. 도 4a, 4b 및 4c를 참조하면, 블록(114)의 실시 예에서, 게이트 스택(402)이 핀 요소(302) 위에 형성된다. 일 실시 예에서, 게이트 스택(402)은 후술하는 바와 같이 그 후에 제거되는 더미(희생) 게이트 스택이다.
게이트 스택(402)은 또한 예를 들어, 핀 요소의 영역이 게이트 스택(402) 하위인 채널 영역의 대향 측면에 인접하게 그리고 그 위에 있게 핀 요소(302)의 소스/드레인 영역을 한정할 수 있다. 도 4a는 도 4b 및 도 4c에 각기 대응하는 X-X' 및 Y-Y' 단면 컷을 도시한다. 도 4a가 단일 게이트 스택(402)을 포함하는 디바이스(200)의 일부를 예시하지만, 임의의 수의 게이트 스택(402)이 형성될 수 있는 것으로 간주된다.
일부 실시 예에서, 게이트 스택(402)은 유전체 층(408) 및 전극 층(406)을 포함한다. 하나 이상의 하드 마스크 층(410/412)이 게이트 스택(402) 위에 배치될 수 있다. 일부 실시 예에서, 하드 마스크 층(410/412)은 산화물 층(410)을 포함하고 하드 마스크 층(412)은 질화물 층이다. 일부 실시 예에서, 게이트 스택(402)은 층 퇴적, 패터닝, 에칭뿐만 아니라 다른 적절한 프로세싱 단계와 같은 다양한 프로세스 단계에 의해 형성된다. 일부 예에서, 층 퇴적 프로세스는 CVD(저압 CVD 및 플라즈마 강화 CVD 모두 포함), PVD, ALD, 열 산화, e-빔 증착 또는 다른 적절한 퇴적 기술 또는 이들의 조합을 포함한다. 예를 들어, 게이트 스택을 형성함에 있어서, 패터닝 프로세스는 포토레지스트 코팅(예를 들어, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노광 후 베이킹, 포토레지스트 현상, 린싱(rinsing), 건조(예를 들어, 스핀-건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술 및/또는 이들의 조합을 더 포함할 수 있는 리소그래피 프로세스(예를 들어, 포토리소그래피 또는 e-빔 리소그래피)를 포함한다. 일부 실시 예에서, 에칭 프로세스는 건식 에칭(예를 들어, RIE 에칭), 습식 에칭 및/또는 다른 에칭 방법을 포함할 수 있다.
일부 실시 예에서, 유전체 층(408)은 실리콘 산화물을 포함한다. 대안으로 또는 추가적으로, 유전체 층(408)은 실리콘 질화물, 고-k 유전체 재료 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시 예에서, 게이트 스택(402)의 전극 층(406)은 다결정 실리콘(polysilicon)을 포함할 수 있다. 일부 실시 예에서, 하드 마스크 층(410)의 산화물은 SiO2를 포함할 수 있는 패드 산화물 층을 포함한다. 일부 실시 예에서, 하드 마스크 층(412)의 질화물은 Si3N4, 실리콘 산화질화물 또는 실리콘 탄화물을 포함할 수 있는 패드 질화물 층을 포함한다.
방법(100)은 그 다음에 제1 스페이서 재료 층이 기판 상에 퇴적되는 블록(116)으로 진행한다. 스페이서 재료 층은 게이트 스택의 측벽 상에 스페이서 요소를 형성하기 위해 후속으로 에칭백되는 등각 층일 수 있다. 스페이서 재료 층은 적절한 유전체 조성물이다. 예시적인 조성물은 SiOC, SiO2, SiN, SiOCN, SiON 또는 다른 적절한 재료를 포함한다. 일 실시 예에서, 제1 스페이서 재료 층은 비정질 실리콘을 포함할 수 있다. 제1 스페이서는 또한 일회용 또는 희생 스페이서로 지칭될 수 있다. 일부 실시 예에서, 제1 스페이서는 게이트 스택에 직접 인접하여 경계를 접한다.
도 5a, 5b, 5c를 참조하면, 블록(116)의 실시 예에서, 측벽 스페이서 재료(502)가 핀(302) 및 게이트 스택(402) 위에 퇴적될 수 있다. 측벽 스페이서 재료(502)는 비정질 실리콘일 수 있으며; 일부 다른 예는 퇴적된 스페이서 재료 층이 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, SiCN 막, 실리콘 산화탄화물, SiOCN 막 및/또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다는 것을 포함시킨다. 일부 실시 예에서, 스페이서 재료 층은 메인 스페이서 웰, 라이너 층 등과 같은 다중 층을 포함한다. 예로서, 스페이서 재료 층은 CVD 프로세스, 준기압 CVD(SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스와 같은 게이트 스택(402) 프로세스 위에 유전체 재료를 퇴적하는 것에 의해 형성될 수 있다.
일부 실시 예에서, 스페이서 재료 층의 퇴적 이후에 유전체 스페이서 재료의 에칭 백(예를 들어, 이방성)이 뒤 따른다. 도 6a, 6b 및 6c의 예를 참조하면, 측벽 스페이서 재료 층(502)의 형성 후, 측벽 스페이서 재료 층(502)은 게이트 스택(402)에 인접하고 게이트 스택(402)에 의해 덮여지지 않은 핀 요소(302)의 일부(예를 들어, 소스/드레인 영역)를 노출시키기 위해 에칭 백될 수 있다. 도 6a 및 6c를 참조한다. 스페이서 층 재료는 제1 측벽 스페이서(602)를 형성하는 게이트 스택(402)의 측벽 상에 남아 있을 수 있다. 일부 실시 예에서, 스페이서 재료 층의 에칭 백은 습식 에칭 프로세스, 건식 에칭 프로세스, 다단계 에칭 프로세스 및/또는 이들의 조합을 포함할 수 있다. 스페이서 재료 층은 예를 들어, 게이트 스택(402)에 인접한 소스/드레인 영역에서 노출된 에피택셜 스택(204)의 최상부면으로부터 제거될 수 있고 노출된 에피택셜 스택(204)의 측면으로부터 제거될 수 있다. 스페이서 층은 또한 도 6b 및 6a에서 도시된 바와 같이 게이트 스택(402)의 최상부면으로부터 제거될 수 있다.
방법(100)은 제2 스페이서 재료 층이 기판 상에 퇴적되는 블록(118)으로 진행한다. 제2 스페이서 재료 층은 게이트 스택의 측벽 상에 스페이서 요소를 형성하기 위해 후속으로 에칭백되는 등각 층으로서 퇴적될 수 있다. 스페이서 재료 층은 적절한 유전체 조성물이다. 일부 예는 퇴적된 스페이서 재료 층이 실리콘 질화물, 저-k 유전체 재료, SiOCN 및/또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다는 것을 포함시킨다. 일부 실시 예에서, 스페이서 재료 층은 메인 스페이서 웰, 라이너 층 등과 같은 다중 층을 포함한다. 예로서, 스페이서 재료 층은 CVD 프로세스, 준기압 CVD(SACVD) 프로세스, 유동 가능 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스와 같은 게이트 스택(402) 프로세스 위에 유전체 재료를 퇴적하는 것에 의해 형성될 수 있다. 일 실시 예에서, 블록(118)의 스페이서 재료 층은 블록(116)의 스페이서 재료 층과 상이한 조성물을 갖는다. 예를 들어, 블록(116)의 재료는 블록(118)의 조성물로 선택적으로 에칭되도록 조성물을 포함할 수 있다(즉, 제2 스페이서는 제1 스페이서의 에칭 제거 동안 유지됨).
도 7a, 7b, 7c를 참조하면, 블록(118)의 실시 예에서, 제2 측벽 스페이서 재료 층(702)이 게이트 스택(402)의 측벽 상에 형성되고 제1 측벽 스페이서 요소(602) 상위에 놓인다. 일부 실시 예에서, 제2 스페이서 재료 층의 퇴적 이후에 제2 스페이서 재료 층의 에칭 백(예를 들어, 이방성으로)이 뒤 따른다. 도 8a, 8b 및 8c의 예를 참조하면, 제2 스페이서 재료 층(702)을 형성한 이후, 제2 스페이서 재료 층(702)이 에칭 백될 수 있다. 에칭 백은 게이트 스택(402)에 인접하고 게이트 스택(402)에 의해 덮여지지 않은 핀 요소(302)의 일부(예를 들어, 소스/드레인 영역)를 노출시킬 수 있다. 제2 스페이서 재료 층(702)은 측벽 스페이서(802)를 형성하는 게이트 스택(402)의 측벽 상에 남아 있을 수 있다. 일부 실시 예에서, 제2 스페이서 재료 층의 에칭 백은 습식 에칭 프로세스, 건식 에칭 프로세스, 다단계 에칭 프로세스 및/또는 이들의 조합을 포함할 수 있다. 제2 스페이서 재료 층은 예를 들어, 게이트 스택(402)에 인접한 소스/드레인 영역에서 노출된 에피택셜 스택(204)의 최상부면으로부터 제거될 수 있고 노출된 에피택셜 스택(204)의 측면 또는 최상부면으로부터 제거될 수 있다. 제2 측벽 스페이서 재료 층(702)은 또한 도 8a, 8b 및 8c에서 도시되는 바와 같이, 게이트 스택(402)의 최상부면으로부터 제거될 수 있다.
방법(100은 그 다음에, 소스/드레인 피쳐가 형성되는 블록(120)으로 진행한다. 초기에, 블록(120)의 실시 예에서, 게이트 스택(402) 및 제1 측벽 스페이서 요소(602)의 형성 후, 스택(204)은 소스/드레인 영역에서 노출된다. 스택(204)을 노출시킨 후, 트렌치(또는 개구)가 스택에서 에칭된다. 일부 실시 예에서, 제2 스페이서 재료 층(702)의 에칭 백은 트렌치의 형성과 동시에 행해질 수 있다. 트렌치를 형성하기 위해 스택(204)의 에칭은 습식 에칭 프로세스, 건식 에칭 프로세스, 다단계 에칭 프로세스 및/또는 이들의 조합을 포함할 수 있다. 일부 실시 예에서, 에칭 영역(예를 들어, 소스/드레인 영역)을 한정하기 위해 포토리소그래피 프로세스가 사용된다. 도 8a, 8b, 8c의 예를 참조하면, 트렌치(804)는 블록(120)의 에칭 프로세스에 의해 소스/드레인 영역에 형성된다. 도 8a, 8b, 8c에서 도시된 바와 같이, 트렌치(804)는 스택(204)(예를 들어, 에피택셜 층(206 및 208))에 의해 한정되는 적어도 하나의 측벽을 갖는다. 이 측벽은, 후술하는 바와 같이, 에피택셜 재료의 성장이 유전체 재료 내부 스페이서에서 발견된 것과 같은 유전체 재료와는 대조적으로 반도체 재료에 대한 인터페이스로 보다 높은 품질로 수행될 수 있기 때문에 유리할 수 있다.
도 9a, 9b 및 9c의 예를 참조하면, 블록(120)의 다른 실시 예에서, 소스/드레인 피쳐(902)는 트렌치(804) 내에서 게이트 스택(402)에 인접하고 게이트 스택(402)의 양 측면 상의 소스/드레인 영역에 형성된다. 일부 실시 예에서, 소스/드레인 피쳐(902)는 소스/드레인 영역에서 기판(202) 위의 핀 요소(302)의 노출된 반도체 재료상의 반도체 재료 층 또는 층들을 에피택셜 성장시키는 것에 의해 형성된다.
다양한 실시 예에서, 소스/드레인 피쳐(902)를 형성하도록 성장된 반도체 재료 층은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수 있다. 소스/드레인 피쳐(902)는 하나 이상의 에피택셜(epi) 프로세스에 의해 형성될 수 있다. 일부 실시 예에서, 소스/드레인 피쳐(902)는 에피택셜 프로세스 동안 현장(in-situ) 도핑될 수 있다. 예를 들어, 일부 실시 예에서, 에피택셜 성장하는 SiGe 소스/드레인 피쳐는 붕소로 도핑될 수 있다. 일부 경우엔, 에피택셜 성장하는 Si 에피택셜 소스/드레인 피쳐는 탄소로 도핑되어 Si:C 소스/드레인 피쳐를 형성하거나, 인으로 도핑되어 Si:P 소스/드레인 피쳐를 형성하거나, 또는 카본 및 인으로 도핑되어 SiCP 소스/드레인 피쳐를 형성한다. 일부 실시 예에서, 소스/드레인 피쳐(902)는 현장 도핑되지 않으며, 대신에 주입 프로세스가 수행되어 소스/드레인 피쳐(902)를 도핑한다. 일부 실시 예에서, 기판(202) 상에 상이한 소스/드레인 피쳐(902)의 형성은 N-형 및 P-형 소스/드레인 피쳐 각각에 대한 개별 프로세싱 시퀀스로 수행될 수 있다.
일 실시 예에서, 디바이스(200)는 PFET이고, PFET에 대한 적절한 소스/드레인은 소스/드레인 피쳐(902)로서 제공된다. 일 실시 예에서, 도 9b 및 9c에서 도시되는 바와 같은 소스/드레인 피쳐(902)는 도시된 바와 같이 제1 층(902A) 및 제2 층(902B)을 갖는다. 일 실시 예에서, 제1 층(902A)은 에피택셜 성장하는 실리콘이다. 제1 층(902A)은 붕소와 같은 p-형 도펀트로 도핑될 수 있다. 따라서, 한 예에서, 층(902A)은 Si:B이다. 일 실시 예에서, 제2 층(902B)은 에피택셜 성장하는 실리콘 게르마늄(SiGe)이다. 제2 층(902B)은 또한 붕소와 같은 p-형 도펀트로 적절하게 도핑될 수 있다. 따라서, 한 예에서, 층(902B)은 SiGe:B이다. 따라서, 일 실시 예에서, 디바이스(200)는 PFET이고 소스/드레인 피쳐(902)는 층(902A)(Si)) 및 층(902B)(SiGe))을 포함한다. 일 실시 예에서, 제1 층(902A)은 대략 1 nm와 대략 5 nm 사이의 두께를 갖는다. 일부 실시 예에서, 제1 층(902A)이 예를 들어, 에피택셜 층(206)(예를 들어, 실리콘 게르마늄)의 의 일부의 에칭 동안 에칭 보호 층으로서 작용한다는 것으로 간주된다. 따라서, 소스/드레인 성능을 유지하면서 충분한 보호가 제공되도록 두께가 선택될 수 있다. 층(902A 및 902B)은 에피택셜 성장 프로세스 동안 현장에서 형성될 수 있다.
일 실시 예에서, 디바이스(200)는 NFET일 수 있고 소스/드레인 층(902)은 적절하게 도핑된(예를 들어, 인과 같은 n-형 도펀트로) 에피택셜 성장하는 실리콘(Si)을 포함할 수 있다. 일 실시 예에서, 소스/드레인 층(902)은 도 9d 및 9e에서 도시되는 바와 같은 단일 층이다. 일 실시 예에서, 디바이스(200)는 NFET이고 소스/드레인(902)은 Si:P의 단일 층이다. NFET 디바이스(200) 및 PFET 디바이스(200)는 기판(202) 상에 유사하게 형성될 수 있다. 예를 들어, 도 9b 및 9c의 예시적인 실시 예는 도 9d 및 9e의 예시적인 실시 예와 동일한 기판 상에 형성될 수 있다. 이하 단계에서의 예시 중 일부가 2층 에피택셜 층(예를 들어, 902A 및 902B)을 도시하지만, 다른 실시 예에서, 단일 에피택셜 층이 요소(902)에 사용될 수 있는 것으로 간주된다.
방법(100)은 콘택 에칭 스톱 층(contact etch stop layer, CESL) 및/또는 층간 유전체(inter-layer dielectric, ILD) 층과 같은 하나 이상의 유전체 층이 형성될 수 있는 블록(122)으로 진행한다. 도 11a, 도 11b 및 도 11c뿐만 아니라 도 10a 및 도 10b의 예를 참조하면, 블록(122)의 실시 예에서, ILD 층(1004)이 기판(202) 위에 형성된다. 일부 실시 예에서, IDL 층(1004)을 형성하기 이전에 콘택 에칭 스톱 층(contact etch stop layer, CESL)(1002)이 기판(202) 위에 형성된다. 일부 예에서, CESL(1002)은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산화질화물 층 및/또는 이 분야의 기술에서 공지된 다른 재료를 포함한다. CESL(1002)은 플라즈마 보강 화학 기상 증착(plasma-enhanced chemical vapor deposition, PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스에 의해 형성될 수 있다. 일부 실시 예에서, ILD 층(1004)은 테트라에틸오르쏘실리케이트(tetraethylorthosilicate, TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), 용융 실리카 글래스(fused silica glass, FSG), 포스포실리케이트 글래스 (phosphosilicate glass, PSG), 붕소 도핑된 실리콘 글래스(boron doped silicon glass, BSG) 및/또는 다른 적절한 유전체 재료와 같은 도핑된 실리콘 산화믈과 같은 재료를 포함한다. ILD 층(1004)은 PECVD 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다.
일부 예에서, ILD(1004)(및/또는 CESL(1002) 또는 다른 유전체 층)를 퇴적한 이후, 평탄화 프로세스가 수행되어, 게이트 스택(402)의 최상부면을 노출시킬 수 있다. 예를 들어, 평탄화 프로세스는 게이트 스택(402) 상위에 놓인 ILD 층(1004)(및 존재한다면, CESL(1002) 층)의 일부를 제거하고 반도체 디바이스(200)의 최상부면을 평탄화하는 CMP 프로세스를 포함한다. 또한, CMP 프로세스는 게이트 스택(402) 상위에 놓인 하드 마스크 층(410 및 412)을 제거하여, 더미 게이트의 폴리실리콘 전극 층과 같이 하위에 놓인 전극 층을 노출시킬 수 있다.
방법(100)은 블록(114)에서 전술된 더미 게이트가 제거되는 블록(124)으로 진행한다. 일부 예에서, 더미 게이트를 제거하는 에칭 프로세스는 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다. 도 12a 및 12b의 예를 참조하면, 게이트 스택(402)은 트렌치 개구(1202)를 남기고 제거되었다. 트렌치 개구(1202)는 제1 스페이서 요소(602)에 의해 한정된 측벽을 가질 수 있고 스택(204)의 채널 영역을 노출시킨다.
그 후, 일부 예에서 그리고 블록(124)의 실시 예에서, 노출된 채널 영역을 가지므로, GAA 디바이스의 채널 영역에서 에피택셜 층(들)의 선택적 제거가 제공된다. 실시 예에서, 선택된 에피택셜 층(들)은 더미 게이트 전극의 제거에 의해 제공되는 트렌치 개구 내의 핀 요소(예를 들어, 게이트 구조물이 형성될 핀 상에 또는 그 위에, 또는 채널 영역)에서 제거된다. 도 13a 및 13b의 예를 참조하면, 에피택셜 층(206)의 일부가 제거되고, 특히 기판(202)의 채널 영역으로부터 그리고 트렌치 개구(1202) 내에서 제거된다. 일부 실시 예에서, 에피택셜 층(206)은 선택적 습식 에칭 프로세스에 의해 제거된다. 일부 실시 예에서, 선택적 습식 에칭은 암모니아 및/또는 오존을 포함한다. 단지 일 예로서, 선택적 습식 에칭은 테트라-메틸 암모늄 수산화물(tetra-methyl ammonium hydroxide, TMAH)을 포함한다. 일 실시 예에서, 에피택셜 층(206)은 SiGe이고 에피택셜 층(208)은 실리콘이며, SiGe 에피택셜 층(206)의 선택적 제거를 허용한다. 블록(124)(예를 들어, 도 13a 및 13b)의 중간 프로세싱 단계 동안, 채널 영역에서 인접한 나노와이어 사이에 갭(1308)(예를 들어, 에피택셜 층(208) 사이의 갭(1308)) 이 제공되는 것으로 간주된다. 갭(1308)은 주변 환경 조건(예를 들어, 공기, 질소 등)으로 채워질 수 있다. 또한, 갭(1308)은 제1 측벽 스페이서 요소(602) 하위에 있는 층(206)의 일부와 접하도록 연장된다. 갭(1308)을 형성하기 위한 층(206)의 측면 에칭은 예를 들어, 갭(1308)이 제1 스페이서 요소(602)와 실질적으로 일직선으로 연장되도록 시간 기반 에칭에 의해 제어될 수 있는 것으로 간주된다.
방법(100은 그 다음에 게이트 구조물이 형성되는 블록(126)으로 진행한다. 형성되는 게이트 구조물은 고-k/금속 게이트 스택일 수 있지만, 다른 조성물도 가능하다. 일부 실시 예에서, 게이트 구조물은 디바이스(디바이스(200))의 채널 영역에서 복수의 나노와이어(이 사이에 갭(1308)을 갖는 에피택셜 층(208))에 의해 제공되는 멀티 채널과 관련된 게이트를 형성할 수 있다.
도 14a 및 14b의 예를 참조하면, 블록(126)의 실시 예에서, 게이트 유전체는 블록(124)와 관련하여 전술된 바와 같이, 더미 게이트의 제거 및/또는 나노와이어의 릴리스(release)에 의해 제공된 개구에서 GAA 디바이스의 트렌치 내에 형성된다. 다양한 실시 예에서, 게이트 유전체는 계면 층(IL)(1302) 및 계면 층 위에 형성된 고-k 게이트 유전체 층(1304)을 포함한다. 본원에서 사용되고 설명된 바와 같은 고-k 게이트 유전체는, 예를 들어, 열적 실리콘 산화물 보다 높은 유전 상수(~ 3.9)를 갖는 유전체 재료를 포함한다.
일부 실시 예에서, 계면 층(1302)은 실리콘 산화물(SiO2), HfSiO 또는 실리콘 산화질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면 층은 화학적 산화, 열적 산화, 원자 층 퇴적(ALD), 화학적 기상 증착(CVD) 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 고-k 게이트 유전체 층(1304)은 하프늄 산화물(HfO2)과 같은 고-k 유전체 층을 포함할 수 있다. 대안으로, 고-k 게이트 유전체 층(1304)은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물(SiON), 이들의 조합 또는 다른 적절한 재료와 같이, 다른 고-k 유전체를 포함할 수 있다. 고-k 게이트 유전체 층(1304)은 ALD, 물리적 기상 증착(physical vapor deposition, PVD), CVD, 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
블록(126)의 다른 실시 예에서, 금속 층(1306)을 포함하는 금속 게이트 전극이 GAA 디바이스의 게이트 유전체(1304) 위에 형성된다. 금속 층(1306)은 금속, 금속 합금 또는 금속 규화물을 포함할 수 있다. 또한, 게이트 유전체/금속 게이트 스택의 형성은 다양한 게이트 재료, 하나 이상의 라이너 층, 및 하나 이상의 CMP 프로세스를 형성하기 위한 퇴적을 포함하여 과도한 게이트 재료를 제거할 수 있고 그렇게 하는 것에 의해, 반도체 디바이스(200)의 최상부면을 평탄화한다.
일부 실시 예에서, 금속 층(1306)은 금속 층과 디바이스 성능을 개선하기 위한 선택된 일 함수(일 함수 금속 층), 라이너 층, 습윤 층(wetting layer), 접착 층, 금속 합금 또는 금속 규화물의 다양한 조합과 같이 단일 층 또는 대안으로 멀티 층 구조물을 포함한다. 예로서, 금속 층(1306)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적절한 금속 재료 또는 이들의 조합을 포함할 수 있다. 다양한 실시 예에서, 금속 층(1306)은 ALD, PVD, CVD, e-빔 증착 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 금속 층(1306)은 상이한 금속 층을 사용할 수 있는 N-FET 및 P-FET 트랜지스터를 위해 별개로 형성될 수 있다. 다양한 실시 예에서, 예를 들어, ILD 층(1004) 위에 퇴적된 금속 층(1306)으로부터 과도한 금속을 제거하고 그로 인해 금속 층(1306)의 실질적으로 평면인 최상부면을 제공하기 위해 CMP 프로세스가 수행될 수 있다. 또한, 금속 층(1306)은 N-형 또는 P-형 일 함수를 제공하고, 트랜지스터(예를 들어, GAA) 게이트 전극으로서 역할을 할 수 있으며, 적어도 일부 실시 예에선, 금속 층(1306)은 폴리실리콘 층을 포함할 수 있다. 게이트 구조물은 GAA 디바이스의 채널을 각각 형성하는 각각의 에피택셜 층(208)을 개재하는 부분을 포함한다. IL(1302), 게이트 유전체 층(1304) 및 금속 층(들)(1306)을 포함하는 게이트 구조물은 총괄하여 게이트 구조물(1300)로 지칭될 수 있다.
방법(100)은 그 다음에, 제1 스페이서 요소가 게이트 구조물(이전의 블록(126)에서 참조)에 인접하여 제거되는 블록(128)으로 진행한다. 제1 스페이서 요소가 제거되어, 주변 환경 조건(예를 들어, 공기, 질소 등)으로 채워질 수 있는 갭 영역을 형성한다. 스페이서 요소는 습식 에칭 또는 건식 에칭 프로세스와 같은 적절한 에칭 프로세스에 의해 제거될 수 있다. 일부 실시 예에서, 제1 스페이서 요소를 제거하기 위해 사용된 에칭 프로세스는 제2 스페이서 재료 및 실질적인 에칭이 없는 하위에 놓인 반도체 재료를 남기는 제1 스페이서 요소의 재료에 대해 선택적이다.
도 15a 및 15b의 예를 참조하면, 제1 스페이서 요소(602)는 개구(1402)를 생성하여 제거되었다. 도시된 바와 같이, 개구(1402)는 제2 스페이서(802) 및 게이트 스택(1300)(예를 들어, 게이트 유전체(1304) 및 IL(1302))에 의해 한정된 측벽을 포함할 수 있다.
방법(100)은 그 다음에, 내부 스페이서가 GAA의 채널 영역에 인접하여 그리고 채널과 소스/드레인 피쳐 사이에 형성되는 블록(130)으로 진행한다. 내부 스페이서는 대기 환경 조건(예를 들어, 공기, 질소 등)으로 채워질 수 있는 에어 갭 또는 일반적으로 갭 영역으로서 형성될 수 있다. 갭 영역은 게이트 스택에 인접한 나노와이어/나노 시트의 일부를 제거하는 것에 의해 형성될 수 있다. 제거는 적절한 습식 에칭 또는 건식 에칭 프로세스에 의해 수행될 수 있다. 게이트 스택에 인접한 반도체 재료의 제거는 블록(128)에서 전술한 제1 스페이서 요소의 제거에 의해 제공되는 개구를 통해 효과적으로 수행될 수 있다.
도 16a 및 16b의 실시 예의 예를 참조하면, 에어 갭(1602)은 에피택셜 층(206)의 일부를 선택적으로 제거하는 것에 의해 형성된다. 일 실시 예에서, 에어 갭(1602)은 에피택셜 층(206)의 실리콘 게르마늄 조성물에 선택적 에천트를 도포하는 것에 의해 제거된다.
일부 실시 예에서, 예를 들어, 디바이스(200)는 제1 층(902A) 및 제2 층(902B)의 에피택셜 소스/드레인을 갖는 PFET 디바이스를 포함한다. 일부 실시 예에서, 제2 층(902B)은 실리콘 게르마늄(예를 들어, p-형 도펀트로 도핑된)이다. 제1 층(902A)은 에피택셜 층(206)의 제거 동안 에칭 스톱 층으로서 작용하며, 제1 층(902A)은 도핑된 실리콘과 같은 상이한 조성물이다. 다른 실시 예에서, 에피택셜 소스/드레인(902)은 도핑된 실리콘과 같이 단일 조성물이고, 에피택셜 층(206)을 제거하기 위해 제공되는 에천트는 에피택셜 소스/드레인(902)을 상당히 에칭하지 않는다(902A와 같은 라이너의 필요성을 제거함).
에어 갭(1602)은 대략 1의 유전 상수를 제공하는 에어로 채워질 수 있다. 에어 갭(1602)은 게이트 스택(1300)과 인터페이싱하는 측벽 및 소스/드레인(902)과 인터페이싱하는 대향 측벽을 갖는다. 따라서, 이 에어 갭(1602)의 유전 특성은 게이트 스택(1300)과 소스/드레인(902) 사이의 기생 커패시턴스를 낮춘다. 에어 갭은 또한 디바이스(200)의 채널을 형성하는 에피택셜 층(208)과 인터페이싱하는 최상부면 및 최하부면을 갖는다.
방법(100)은 그 다음에, 밀봉 층을 위한 재료가 퇴적되는 블록(132)으로 진행한다. 밀봉 층을 위한 재료는 실리콘계 유전체 층일 수 있다. 예시적인 조성물은 SiOC, SiO2, SiN, SiOCN, SiON 및/또는 다른 적절한 유전체 조성물을 포함하지만 이에 제한되지는 않는다. 밀봉 층의 재료는 그 후 게이트 스택의 상부 표면과 동일 평면 상에 있는 최상부면을 갖도록 에칭 백될 수 있다. 일 실시 예에서, CMP 프로세스는 평면형 최상부면을 제공하기 위해 수행된다.
도 17a 및 17b의 예를 참조하면, 밀봉 층을 위한 재료(1702)가 기판(202) 상에 퇴적된다. 재료(1702)는 게이트 구조물(1300)에 인접한 개구(1402) 내로 연장된다. 도 18a 및 18b는 재료 형성 밀봉 층(1702)의 평탄화 후의 디바이스를 도시한다. 밀봉 층(1702)은 개구(1402)를 캡핑하도록 작용한다. 일 실시 예에서, 밀봉 층(1702)은 높이가 대략 2 nm 내지 30 nm이다. 일 실시 예에서, 밀봉 층(1702)은 폭이 대략 1 내지 8 나노미터이다. 밀봉 층(1702)의 제공은 메인 게이트 스택(1300)(예를 들어, 에피택셜 스택(204) 위의 게이트 스택)에 인접한 에어 갭(1402)을 제공한다.
반도체 디바이스(200)는 이 분야의 기술에서 공지된 다양한 피쳐 및 영역을 형성하기 위해 추가 프로세싱을 겪을 수 있다. 예를 들어, 후속 프로세싱은 다양한 피쳐에 연결되도록 구성된 기판(202) 상에 다양한 콘택/비아/라인 및 다층 상호연결 피쳐(예를 들어, 금속 층 및 층간 유전체) 뿐만 아니라 콘택 개구, 콘택 금속을 형성하여, 하나 이상의 멀티 게이트 디바이스를 포함할 수 있는 기능성 회로를 형성한다. 예의 증진으로, 다층 상호연결은 비아 또는 콘택과 같은 수직 상호연결 및 금속 라인과 같은 수평 상호연결을 포함할 수 있다. 다양한 상호연결 피쳐는 구리, 텅스텐 및/또는 규화물을 포함하는 다양한 도전성 재료를 사용할 수 있다. 한 예에서, 다마신 및/또는 이중 다마신 프로세스가 구리 관련 다층 상호연결 구조물을 형성하기 위해 사용된다. 또한, 방법(100) 이전, 도중 및 이후에 추가적인 프로세스 단계가 구현될 수 있고, 전술한 일부 프로세스 단계는 방법(100)의 다양한 실시 예에 따라 대체되거나 제거될 수 있다. 도 19a 및 19b의 예를 참조하면, 콘택(1902)이 소스/드레인 영역(902)에 형성된다. 일부 실시 예에서, 콘택(1902)은 CESL(1002)이 노출되도록 ILD(1004)를 제거한다. 다른 실시 예에서, 콘택(1902)은 ILD(1004)의 일부가 콘택(1902)과 CESL(1002) 사이에 남아 있도록 ILD(1004)에 형성된다.
이제 도 20을 참조하면, 디바이스(2000A) 및 디바이스(2000B)의 단면도가 도시된다. 디바이스(2000A 및 2000B)는 실질적으로 도 1의 방법(100)의 실시 예를 사용하여 형성될 수 있고 전술된 디바이스(200)와 실질적으로 유사할 수 있다. 특히, 디바이스(200)와 관련하여 전술된 바와 같은 디바이스(2000A 및 2000B)의 유사한 컴포넌트는 유사한 참조 번호를 사용하는 것에 주목된다. 디바이스(2000A 및 2000B)는 단일 기판(202) 상에 형성되고 집적 회로를 형성하기 위해 상호연결될 수 있다. 일 실시 예에서, 디바이스(2000A)는 PFET를 제공하고 디바이스(2000B)는 NFET를 제공한다.
일 실시 예에서, 에어 갭(1402)의 높이(H)는 대략 2와 대략 30 nm 사이일 수 있다. 일 실시 예에서, 에어 갭(1402)의 폭(W)은 대략 1 내지 대략 8 nm일 수 있다. 갭(1402)은 공기를 포함할 수 있다. 에어 갭(1402)의 폭은 에피택셜 층(208)의 제거를 수행하기에 충분하여, 에어 갭(1602)을 형성할 수 있다. 높이(H)는 에어 갭(1402)을 붕괴시키지 않고 유지하기 위해 충분한 두께의 밀봉(1702)이 제공되도록 할 수 있다.
일 실시 예에서, 갭(1602)(내부 스페이서)은 또한 공기를 포함할 수 있다. 갭(1602)은 대략 2 nm와 대략 10 nm 사이의 폭(W2)을 가질 수 있다. 일 실시 예에서, 갭(1602)은 대략 2 nm 내지 대략 10 nm의 높이(H2)를 갖는다. 갭(1602)의 치수는 채널의 사이징(sizing)에 근거하여 제어된다.
일 실시 예에서, 밀봉(1702)은 또한 SiOC, SiO2, SiN, SiOCN, SiON과 같은 유전체 재료를 포함할 수 있다. 밀봉(1702)은 대략 1 nm와 대략 8 nm 사이의 폭(W3)을 가질 수 있다. 일 실시 예에서, 밀봉(1702)은 대략 2 nm 내지 대략 30 nm의 높이(H3)를 갖는다.
실시 예에서, 스페이서(802)는 또한 SiN, SiOCN과 같은 유전체 재료, 또는 도핑된 실리콘 산화물과 같은 저-k 재료를 포함할 수도 있다. 스페이서(802)는 대략 2 nm와 대략 8 nm 사이의 폭(W4)을 가질 수 있다. 스페이서(802)의 두께는 채널 영역으로부터 소스/드레인 피쳐의 희망 변위에 근거하여 결정될 수 있다. 예를 들어, 소스/드레인이 채널에 너무 가까우면 W4가 작을수록 채널 효과가 짧아 질 수 있다. W4가 크면 소스/드레인이 채널에서 너무 멀어 디바이스의 저항이 높아질 수 있다.
일 실시 예에서, CESL(1002)은 또한 SiN, SiCON 등과 같은 유전체 재료를 포함할 수 있다. CESL(1002)은 대략 2 nm와 대략 8 nm 사이의 폭(W5)을 가질 수 있다. 폭(W5)은 제2 스페이서(802)와 유전체 층(ILD)(1004) 사이의 거리에 의해 결정될 수 있다.
본원에 제공된 설명과 관련하여, 본 발명은 게이트 스택에 인접한 에어 갭 구조물을 형성하는 것에 의해, GAA 디바이스에 대한 디바이스 성능 및 제조 프로세스를 개선하기 위한 방법 및 구조물을 제공한다. 특히, 본 발명의 양상은 내부 스페이서가 에어 갭인 게이트 스택에 인접하여 내부 스페이서를 제공하는 것에 의해, 프로세스 흐름 단순화 및 성능 최적화를 제공한다. GAA 디바이스의 경우, 낮은 유전 상수를 갖는 내부 스페이서는 게이트 대 S/D 기생 커패시턴스를 낮추어 동작 속도를 높이는 데 유리할 수 있다. 그러나, 이종 표면을 갖는 정도로 이 스페이서에 인접하여 에피택셜 재료를 성장시키는 것은 불리할 수 있다. 예를 들어, 이 인터페이스를 따라 성장하면 에피택셜 성장 재료에 결함의 도입을 야기할 수 있다. 본원 일부 실시 예에서, 유전체 재료(예를 들어, 산화물) 내부 스페이서에 인접한 에피택셜 소스/드레인 재료의 성장에 관한 다양한 도전은 회피되는데, 이는 스페이서가 소스/드레인 이후 형성되고 또한, 내부 스페이서가 다른 실시 예에서 형성되었을 수도 있는 곳에 에어 갭이 위치되기 때문이다. 에피택셜 재료의 결함을 회피하는 것에 의해 소스/드레인 영역의 개선된 스텐(stain) 효율을 제공하여 디바이스 성능을 향상시킬 수 있다. 게이트와 소스/드레인 사이에 에어 갭을 형성하는 프로세스는 에어 갭 내부 스페이서의 폭이 와이어 릴리스 에칭(블록(124))에 의해 제어됨에 따라 프로세스 제어를 제공하도록 구현될 수 있다. 이 분야의 기술에 숙련된 자는 본원에서 설명되는 방법 및 구조물이 본 발명의 범위를 벗어나지 않고도 그러한 다른 디바이스로부터 유사한 이점을 유리하게 달성하기 위해 다양한 다른 반도체 디바이스에 적용될 수 있음을 쉽게 이해할 것이다.
따라서, 본 발명의 실시 예 중 하나는 기판 위로 연장되는 제1 핀을 제공하는 단계를 포함하는 멀티 게이트 반도체 디바이스를 제조하는 방법을 설명한다. 제1 핀은 복수의 제1 타입의 에피택셜 층 및 복수의 제2 타입의 에피택셜 층을 가질 수 있다. 제1 핀의 채널 영역에서 제2 타입의 에피택셜 층 중에 있는 층의 제1 부분이 제거되어, 제1 타입의 에피택셜 층의 제1 층과 제1 타입의 에피택셜 층의 제2 층 사이에 갭을 형성한다. 제1 게이트 구조물의 제1 부분은 갭 내에 형성되고 제1 타입의 에피택셜 층의 제1 층의 제1 표면에서 제1 타입의 에피택셜 층의 제2 층의 제2 표면까지 연장된다. 제1 게이트 구조물의 제1 부분을 형성한 이후, 제1 게이트 구조물의 제1 부분에 인접한 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분이 제거되어 제1 에어 갭을 형성한다.
일 실시 예에서, 방법은 제1 핀의 채널 영역 위에 더미 게이트 구조물을 형성하는 단계, 더미 게이트 구조물에 인접한 개구를 형성하기 위해 제1 핀의 소스/드레인 영역을 제거하는 단계 및, 개구 내에 소스/드레인 피쳐를 형성하는 단계를 더 포함한다. 소스/드레인 피쳐는 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분과 인터페이싱할 수 있다. 다른 실시 예에서, 방법은 채널 영역 위에 제1 핀 위에 더미 게이트 구조물을 형성하는 단계, 더미 게이트 구조물에 인접한 제1 스페이서 요소를 형성하는 단계, 및 제1 게이트 구조물의 제1 부분을 형성한 이후 및 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분을 제거하기 이전에, 제2 에어 갭을 형성하기 위해 제1 스페이서 요소를 제거하는 단계를 더 포함한다. 다른 실시 예에서, 방법은 제2 에어 갭 위에 밀봉 층을 형성하는 단계를 포함한다. 밀봉 층 형성은 제2 에어 갭 위에 있고 제1 게이트 구조물과 인터페이싱하는 유전체 층을 퇴적하는 단계를 포함할 수 있다. 다른 실시 예에서, 밀봉 층은 제1 게이트 구조물의 최상부면과 동일 평면에 있는 최상부면을 가지며, 밀봉 층은 제2 에어 갭과 인터페이싱하는 최하부면을 갖는다.
일 실시 예에서, 방법은 또한 에피택셜 소스/드레인 요소를 형성하는 단계를 포함한다. 제1 에어 갭은 에피택셜 소스/드레인 요소와 인터페이싱한다. 일 실시 예에서, 에피택셜 소스/드레인 요소를 형성하는 단계는 제2 타입의 에피택셜 층 중에 있는 상기 층의 제1 부분을 제거하기 이전에 수행된다. 일 실시 예에서, 에피택셜 소스/드레인 요소를 형성하는 단계는 제1 조성물을 가진 제1 에피택셜 재료 층을 에피택셜 성장시키는 단계 및, 제2 조성물을 갖는 제2 에피택셜 재료 층을 에피택셜 성장시키는 단계를 포함하며, 제1 및 제2 조성물은 상이하다. 다른 실시 예에서, 제1 조성물은 제1 도펀트 타입의 실리콘을 포함하고, 제2 조성물은 제1 도펀트 타입의 실리콘 게르마늄을 포함한다. 다른 실시 예에서, 제1 핀을 제공하는 방법은 실리콘 층을 성장시키는 것에 의해 제1 타입의 에피택셜 층을 에피택셜 성장시키는 단계 및, 실리콘 게르마늄 층을 성장시키는 것에 의해 제2 타입의 에피택셜 층을 에피택셜 성장시키는 단계를 포함한다.
본원에서 설명된 다른 더 넓은 실시 예에서, 제1 실리콘 층 및 제2 실리콘 층을 포함하는 제1 핀을 형성하는 단계 및 제1 및 제2 실리콘 층을 개재하는 실리콘 게르마늄(SiGe) 층을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다. 방법은 제1 핀의 제1 부분을 제거하여 트렌치를 형성하는 단계를 계속 포함한다. 소스/드레인 피쳐는 트렌치에서 에피택셜 성장되며, 소스/드레인 피쳐는 제1 실리콘 층, 제2 실리콘 층 및, SiGe 층과 인터페이싱한다. SiGe 층의 제1 부분은 제거되어, 채널 영역에서 제1 실리콘 층과 제2 실리콘 층 사이에 개구를 제공한다. 게이트 구조물의 제1 부분은 그 다음에, 채널 영역에서 제1 실리콘 층과 제2 실리콘 층 사이의 개구에 형성된다. 게이트 구조물을 형성한 이후, 방법은 SiGe 층의 제2 부분을 제거하는 단계를 포함하여, 소스/드레인 영역에서 제1 실리콘 층과 제2 실리콘 층 사이에 에어 갭을 제공한다. 에어 갭은 소스/드레인 피쳐 및 제1 및 제2 실리콘 층과 인터페이싱한다.
다른 실시 예에서, SiGe 층의 제2 부분을 제거하는 것은 게이트 구조물에 인접한 제2 개구를 통해 수행된다. 일 실시 예에서, 제2 개구는 게이트 구조물의 제2 부분에 인접한 스페이서 요소를 제거하는 것에 의해 형성된다. 게이트 구조물의 제2 부분은 제1 및 제2 실리콘 층 위에 그리고 게이트 구조물의 제1 부분 위에 배치된다. 일 실시 예에서, 방법은 게이트 구조물의 제2 부분에 인접한 제2 개구 위에 밀봉 층을 형성하여 게이트 구조물의 제2 부분에 인접한 또다른 에어 갭을 형성하는 단계를 더 포함한다. 다른 실시 예에서, 소스/드레인 피쳐를 형성하는 것은 실리콘을 포함하는 제1 층 및 실리콘 게르마늄을 포함하는 제2 층을 성장시키는 단계를 포함한다.
다른 보다 넓은 실시 예에서, 멀티-게이트 반도체 디바이스는 복수의 실리콘 층을 포함하는 제1 핀 요소, 제1 핀 요소의 채널 영역 위의 제1 게이트 구조물, 제1 게이트 구조물의 일부의 측벽 위에 배치된 에어갭 및, 에어 갭에 인접한 에피택셜 소스/드레인 피쳐를 포함한다. 제1 게이트 구조물의 일부는 복수의 실리콘 층의 제1 층과 제2 층 사이에 배치된다.
다른 실시 예에서, 또다른 에어 갭은 제1 게이트 구조물의 제2 부분에 인접한다. 또다른 에어 갭이 복수의 실리콘 층의 각각의 실리콘 층 위에 있다. 유전체 밀봉 층은 또다른 에어 갭 위에 배치될 수 있다. 에어 갭은 에피택셜 소스/드레인 피쳐의 제1 층에 접하며, 에피택셜 소스/드레인 피쳐는 제1 층 및 제2 층을 포함한다.
전술한 내용은 이 분야의 기술에 숙련된 자가 본 발명의 양상을 더 잘 이해할 수도 있도록 하는 여러가지 실시 예의 피쳐를 개설한다. 이 분야의 기술에 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시 예의 동일한 이점을 달성하기 위해 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 이 분야의 기술에 숙련된 자는 또한, 그러한 등가적 구성이 본 발명의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 발명의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.
실시예
실시예 1. 멀티-게이트 반도체 디바이스 제조 방법에 있어서,
기판 위로 연장되며, 복수의 제1 타입의 에피택셜 층 및 복수의 제2 타입의 에피택셜 층을 갖는 제1 핀을 제공하는 단계;
상기 제1 타입의 에피택셜 층의 제1 층과 상기 제1 타입의 에피택셜 층의 제2 층 사이에 갭을 형성하기 위해, 상기 제1 핀의 채널 영역에서 상기 제2 타입의 에피택셜 층 중에 있는 층의 제1 부분을 제거하는 단계;
상기 갭 내에 있고 상기 제1 타입의 에피택셜 층의 제1 층의 제1 표면으로부터 상기 제1 타입의 에피택셜 층의 제2 층의 제2 표면으로 연장하는 제1 게이트 구조물의 제1 부분을 형성하는 단계; 및
상기 제1 게이트 구조물의 제1 부분을 형성한 이후, 제1 에어 갭을 형성하기 위해 제1 게이트 구조물의 제1 부분에 인접한 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분을 제거하는 단계를 포함하는 멀티-게이트 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 핀의 채널 영역 위에 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물에 인접한 개구를 형성하기 위해 상기 제1 핀의 소스/드레인 영역을 제거하는 단계; 및
상기 개구에 소스/드레인 피쳐를 형성하는 단계 - 형성된 상기 소스/드레인 피쳐는 상기 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분과 인터페이싱함 -
를 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 핀의 채널 영역 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물에 인접하여 제1 스페이서 요소를 형성하는 단계; 및
상기 제1 게이트 구조물의 제1 부분을 형성한 이후 및 상기 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분을 제거하기 이전에, 제2 에어 갭을 형성하기 위해 상기 제1 스페이서 요소를 제거하는 단계
를 더 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 4. 실시예 3에 있어서,
상기 제2 에어 갭 위에 밀봉 층을 형성하는 단계
를 더 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 5. 실시예 4에 있어서,
상기 밀봉 층을 형성하는 단계는, 상기 제2 에어 갭 위에 있고 상기 제1 게이트 구조물과 인터페이싱하는 유전체 층을 퇴적하는 단계를 포함하는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 6. 실시예 5에 있어서,
상기 밀봉 층은 상기 제1 게이트 구조물의 최상부면과 동일 평면에 있는 최상부면을 가지며, 상기 밀봉 층은 상기 제2 에어 갭과 인터페이싱하는 최하부면을 가지는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 7. 실시예 1에 있어서,
에피택셜 소스/드레인 요소를 형성하는 단계 - 상기 제1 에어 갭이 상기 에피택셜 소스/드레인 요소와 인터페이싱함 -
를 더 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 8. 실시예 7에 있어서,
상기 에피택셜 소스/드레인 요소를 형성하는 단계는, 상기 제2 타입의 에피택셜 층 중에 있는 상기 층의 제1 부분을 제거하기 이전에 수행되는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 9. 실시예 7에 있어서,
상기 에피택셜 소스/드레인 요소를 형성하는 단계는, 제1 조성물을 가진 제1 에피택셜 재료 층을 에피택셜 성장시키는 단계 및 제2 조성물을 가진 제2 에피택셜 재료 층을 에피택셜 성장시키는 단계를 포함하며, 상기 제1 조성물과 제2 조성물은 상이한 것인, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 조성물은 제1 도펀트 타입을 갖는 실리콘을 포함하고, 상기 제2 조성물은 제1 도펀트 타입을 갖는 실리콘 게르마늄을 포함하는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 11. 실시예 1에 있어서,
상기 제1 핀을 제공하는 단계는,
실리콘 층을 성장시키는 것에 의해 상기 제1 타입의 에피택셜 층을 에피택셜 성장시키는 단계; 및
실리콘 게르마늄 층을 성장시키는 것에 의해 상기 제2 타입의 에피택셜 층을 에피택셜 성장시키는 단계
를 포함하는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
실시예 12. 반도체 디바이스 제조 방법에 있어서,
제1 실리콘 층 및 제2 실리콘 층을 포함하는 제1 핀을 형성하는 단계;
상기 제1 실리콘 층 및 상기 제2 실리콘 층을 개재한 실리콘 게르마늄(SiGe) 층을 형성하는 단계;
트렌치를 형성하기 위해 상기 제1 핀의 제1 부분을 제거하는 단계;
상기 트렌치에 소스/드레인 피쳐를 에피택셜 성장시키는 단계 - 상기 소스/드레인 피쳐는 상기 제1 실리콘 층, 상기 제2 실리콘 층 및 상기 SiGe 층과 인터페이싱함 - ;
채널 영역에서 상기 제1 실리콘 층과 상기 제2 실리콘 층 사이에 개구를 제공하기 위해 상기 SiGe 층의 제1 부분을 제거하는 단계;
상기 채널 영역에서 상기 제1 실리콘 층과 상기 제2 실리콘 층 사이의 개구에 게이트 구조물의 제1 부분을 형성하는 단계; 및
상기 게이트 구조물을 형성한 이후에, 소스/드레인 영역에서 상기 제1 실리콘 층과 상기 제2 실리콘 층 사이에 에어 갭을 제공하기 위해 상기 SiGe 층의 제2 부분을 제거하는 단계 - 상기 에어 갭은 상기 소스/드레인 피쳐 및 상기 제1 및 제2 실리콘 층과 인터페이싱함 -
를 포함하는, 반도체 디바이스 제조 방법.
실시예 13. 실시예 12에 있어서,
상기 SiGe 층의 제2 부분을 제거하는 단계는, 상기 게이트 구조물에 인접한 제2 개구를 통해 수행되는 것인, 반도체 디바이스 제조 방법.
실시예 14. 실시예 13에 있어서,
상기 제2 개구는 게이트 구조물의 제2 부분에 인접한 스페이서 요소를 제거함하는 것에 의해 형성되며, 상기 게이트 구조물의 제2 부분은 상기 제1 및 제2 실리콘 층 위와 상기 게이트 구조물의 제1 부분 위에 배치되는 것인, 반도체 디바이스 제조 방법.
실시예 15. 실시예 14에 있어서,
상기 게이트 구조물의 제2 부분에 인접한 제2 개구 위에 밀봉 층을 형성하여 상기 게이트 구조물의 제2 부분에 인접한 또다른 에어 갭을 형성하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 16. 실시예 12에 있어서,
상기 소스/드레인 피쳐를 형성하는 단계는, 실리콘을 포함하는 제1 층 및 실리콘 게르마늄을 포함하는 제2 층을 성장시키는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 17. 멀티 게이트 반도체 디바이스에 있어서,
복수의 실리콘 층을 포함하는 제1 핀 요소;
상기 제1 핀 요소의 채널 영역 위에 있는 제1 게이트 구조물 - 상기 제1 게이트 구조물의 일부가 상기 복수의 실리콘 층의 제1 층과 제2 층 사이에 배치됨 - ;
상기 제1 게이트 구조물의 일부의 측벽 상에 배치되는 에어 갭; 및
상기 에어 갭에 인접한 에피택셜 소스/드레인 피쳐
를 포함하는, 멀티 게이트 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
제1 게이트 구조물의 제2 부분에 인접하며, 상기 복수의 실리콘 층의 각각의 실리콘 층 위에 있는 또다른 에어 갭
을 더 포함하는, 멀티 게이트 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 또다른 에어 갭 위에 유전체 밀봉 층이 있는 것인, 멀티 게이트 반도체 디바이스.
실시예 20. 실시예 18에 있어서,
상기 에어 갭은 상기 에피택셜 소스/드레인 피쳐의 제1 층에 인접하고, 상기 에피택셜 소스/드레인 피쳐는 상기 제1 층 및 제2 층을 포함하는 것인, 멀티 게이트 반도체 디바이스.

Claims (10)

  1. 멀티-게이트 반도체 디바이스 제조 방법에 있어서,
    기판 위로 연장되며, 복수의 제1 타입의 에피택셜 층 및 복수의 제2 타입의 에피택셜 층을 갖는 제1 핀을 제공하는 단계;
    상기 제1 타입의 에피택셜 층의 제1 층과 상기 제1 타입의 에피택셜 층의 제2 층 사이에 갭을 형성하기 위해, 상기 제1 핀의 채널 영역에서 상기 제2 타입의 에피택셜 층 중에 있는 층의 제1 부분을 제거하는 단계;
    상기 갭 내에 있고 상기 제1 타입의 에피택셜 층의 제1 층의 제1 표면으로부터 상기 제1 타입의 에피택셜 층의 제2 층의 제2 표면으로 연장하는 제1 게이트 구조물의 제1 부분을 형성하는 단계; 및
    상기 제1 게이트 구조물의 제1 부분을 형성한 이후, 제1 에어 갭을 형성하기 위해 제1 게이트 구조물의 제1 부분에 인접한 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분을 제거하는 단계를 포함하는 멀티-게이트 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제1 핀의 채널 영역 위에 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물에 인접한 개구를 형성하기 위해 상기 제1 핀의 소스/드레인 영역을 제거하는 단계; 및
    상기 개구에 소스/드레인 피쳐를 형성하는 단계 - 상기 소스/드레인 피쳐가 형성될 때, 상기 소스/드레인 피쳐는 상기 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분과 인터페이싱함 -
    를 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제1 핀의 채널 영역 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 인접하여 제1 스페이서 요소를 형성하는 단계; 및
    상기 제1 게이트 구조물의 제1 부분을 형성한 이후 및 상기 제2 타입의 에피택셜 층 중에 있는 상기 층의 제2 부분을 제거하기 이전에, 제2 에어 갭을 형성하기 위해 상기 제1 스페이서 요소를 제거하는 단계
    를 더 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
  4. 제3항에 있어서,
    상기 제2 에어 갭 위에 밀봉 층을 형성하는 단계
    를 더 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    에피택셜 소스/드레인 요소를 형성하는 단계 - 상기 제1 에어 갭이 상기 에피택셜 소스/드레인 요소와 인터페이싱함 -
    를 더 포함하는, 멀티-게이트 반도체 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 에피택셜 소스/드레인 요소를 형성하는 단계는, 상기 제2 타입의 에피택셜 층 중에 있는 상기 층의 제1 부분을 제거하기 이전에 수행되는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
  7. 제5항에 있어서,
    상기 에피택셜 소스/드레인 요소를 형성하는 단계는, 제1 조성물을 가진 제1 에피택셜 재료 층을 에피택셜 성장시키는 단계 및 제2 조성물을 가진 제2 에피택셜 재료 층을 에피택셜 성장시키는 단계를 포함하며, 상기 제1 조성물과 제2 조성물은 상이한 것인, 멀티-게이트 반도체 디바이스 제조 방법.
  8. 제1항에 있어서,
    상기 제1 핀을 제공하는 단계는,
    실리콘 층을 성장시키는 것에 의해 상기 제1 타입의 에피택셜 층을 에피택셜 성장시키는 단계; 및
    실리콘 게르마늄 층을 성장시키는 것에 의해 상기 제2 타입의 에피택셜 층을 에피택셜 성장시키는 단계
    를 포함하는 것인, 멀티-게이트 반도체 디바이스 제조 방법.
  9. 반도체 디바이스 제조 방법에 있어서,
    제1 실리콘 층 및 제2 실리콘 층을 포함하는 제1 핀을 형성하는 단계;
    상기 제1 실리콘 층 및 상기 제2 실리콘 층에 개재되는 실리콘 게르마늄(SiGe) 층을 형성하는 단계;
    트렌치를 형성하기 위해 상기 제1 핀의 제1 부분을 제거하는 단계;
    상기 트렌치에 소스/드레인 피쳐를 에피택셜 성장시키는 단계 - 상기 소스/드레인 피쳐는 상기 제1 실리콘 층, 상기 제2 실리콘 층 및 상기 SiGe 층과 인터페이싱함 - ;
    채널 영역에서 상기 제1 실리콘 층과 상기 제2 실리콘 층 사이에 개구를 제공하기 위해 상기 SiGe 층의 제1 부분을 제거하는 단계;
    상기 채널 영역에서 상기 제1 실리콘 층과 상기 제2 실리콘 층 사이의 개구에 게이트 구조물의 제1 부분을 형성하는 단계; 및
    상기 게이트 구조물을 형성한 이후에, 소스/드레인 영역에서 상기 제1 실리콘 층과 상기 제2 실리콘 층 사이에 에어 갭을 제공하기 위해 상기 SiGe 층의 제2 부분을 제거하는 단계 - 상기 에어 갭은 상기 소스/드레인 피쳐 및 상기 제1 및 제2 실리콘 층과 인터페이싱함 -
    를 포함하는, 반도체 디바이스 제조 방법.
  10. 삭제
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