CN114038911A - 一种半导体器件及其制备方法、电子设备 - Google Patents
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Abstract
本发明公开一种半导体器件及其制备方法、电子设备，涉及半导件技术领域，用于解决现有内侧墙对源漏间寄生电容的调控作用不明显，导致的源极和漏区之间的寄生电容过大的技术问题。所述半导体器件包括衬底，形成在所述衬底上的源区、漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构；其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接，所述栅极结构与所述源区和所述漏区之间均具有内侧墙；所述内侧墙的介电常数小于目标数值。
Description
技术领域
本发明涉及半导件技术领域，尤其涉及一种半导体器件及其制备方法、电子设备。
背景技术
目前，CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件在沿着摩尔定律继续微缩的过程中，遭遇了严重的短沟道效应(short channeleffect)的影响，因此，需要新的器件结构来应对该挑战。环栅(gate all around)纳米线或纳米片无疑是应对改挑战的最有竞争力的结构形式。
在环栅(gate all around)纳米线或纳米片中，内侧墙(Inner spacer)用于沟道释放中，阻挡腐蚀过程向源漏的无限扩散。进一步的，内侧墙还用于调控栅极与源漏间寄生电容与寄生电阻的作用。
但目前，内侧墙对源漏间寄生电容的调控作用不明显，导致源极和漏区之间的寄生电容过大。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法、电子设备，用于解决现有内侧墙对源漏间寄生电容的调控作用不明显，导致的源极和漏区之间的寄生电容过大的技术问题。
第一方面，本发明提供一种半导体器件，所述半导体器件包括衬底，形成在所述衬底上的源区和漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构；
其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接，所述栅极结构与所述源区和所述漏区之间均具有内侧墙；所述内侧墙的介电常数小于目标数值。
与现有技术相比，本发明提供的半导体器件包括衬底，形成在所述衬底上的源区和漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构。其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接，所述栅极结构与所述源区和所述漏区之间均具有内侧墙；所述内侧墙的介电常数小于目标数值。可以理解，内侧墙的介电常数与源漏间寄生电容成正比关系，而在本发明中，内侧墙的介电常数小于目标值，此时源漏间寄生电容也会相应减小。因此，本发明中的内侧墙可以对源漏间寄生电容的产生积极的调控作用，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
第二方面，本发明还提供了一种电子设备，包括半导体器件。
第三方面，本发明还提供了一种半导体器件的制备方法，所述半导体器件的制备方法包括以下步骤：
提供衬底；
在所述衬底上形成多个层叠设置的第二层叠结构，每个所述第二层叠结构包括沟道层和形成在所述沟道层上的半导体层；
沿每个所述半导体层的第一侧至第二测的方向，以及沿每个所述半导体层的第二侧至第一测的方向，刻蚀每个所述半导体层中的部分，得到多个空腔结构；
在所述多个空腔结构中形成介质层；
在所述衬底的第一区域形成源区，在所述衬底的第二区域形成漏区，每个所述沟道层的第一侧与所述源区相连接，每个所述沟道层的第二侧与所述漏区相连接，所述多个内侧墙与所述源区或所述漏区相连接；
去除剩余的半导体层；
在每个所述沟道层上形成金属栅结构，且每个所述金属栅结构形成在两个所述介质层之间；
去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，保留所述介质层，所述介质层为内侧墙；其中，所述介质层的介电常数满足目标数值。
与现有技术相比，本发明第二方面和第三方面的有益效果与上述第一方面提供的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种半导体器件的结构示意图；
图2-图8为本发明实施例提供的一种半导器件的制备过程中各个阶段的结构示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件在沿着摩尔定律继续微缩的过程中，遭遇了严重的短沟道效应(short channel effect)的影响，因此，需要新的器件结构来应对该挑战。环栅(gate all around)纳米线或纳米片无疑是应对改挑战的最有竞争力的结构形式。
内侧墙(Inner spacer)作为沟道释放过程中阻挡腐蚀过程向源漏的无限扩散，另外，内侧墙还起到调控栅极与源漏间寄生电容与寄生电阻的作用。
但目前，内侧墙对源漏间寄生电容的调控作用不明显，导致源极和漏区之间的寄生电容过大。
基于此，第一方面，本发明实施例提供了一种半导体器件，用于解决上述内侧墙对源漏间寄生电容的调控作用不明显，导致源极和漏区之间的寄生电容过大的技术问题。
参照图1，示出了一种半导体器件的结构示意图。半导体器件包括衬底10，形成在衬底10上的源区30和漏区40，以及形成在源区30和漏区40之间的多个层叠设置的第一叠层结构20。
其中，每个第一叠层结构20均包括沟道层201以及形成在沟道层上的栅极结构202，沟道层201与源区30和漏区40相连接，栅极结构202与源区30和漏区40之间均具有内侧墙203；内侧墙203的介电常数小于目标数值。
可以理解，叠层结构的层数可以根据实际的需求进行具体的设定，不仅限于本发明实施例中图1的示例。
为了降低半导体器件的制作成本，上述衬底10可以为硅衬底、锗硅衬底等半导体衬底。在不考虑成本的情况下，上述衬底10也可以为SOI(Silicon-On-Insulator，即绝缘衬底上的硅)衬底，本发明实施例对此不作具体的限定。在半导体器件为了隔离各有源区的情况下，该半导体的衬底10上形成有浅沟槽隔离(shallow trench isolation,STI)。该浅槽隔离的制作材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
参照图1，上述沟道层201的制备材料可以为硅材料、锗材料或者锗硅材料。
参照图1，上述源区30和漏区40的材料可以选择锗硅材料。例如，源区和漏区的材料为Si0.72Ge0.28材料。又例如，源区和漏区的材料为Si0.68Ge0.32材料。其中，源区和漏区可以采用选择性外延的方式形成。可以理解，在实际中，源区和漏区中还进行了掺杂处理。具体的掺杂浓度以及掺杂的杂质类型与现有技术中的技术相同，本发明实施例不作限定。
由于本发明实施例中的内侧墙的介电常数小于目标数值。可以理解，内侧墙的介电常数与源漏间寄生电容成正比关系，而在本发明中，内侧墙的介电常数小于目标值，此时源漏间寄生电容也会相应减小。因此，本发明中的内侧墙可以对源漏间寄生电容的产生积极的调控作用，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
作为一种具体的实施方式，为了减小内侧墙的介电常数，本发明实施例可以在去除假栅，形成栅极结构之后，采用去除工艺将栅极结构与源极和漏区之间的材料去除，栅极结构与源极和漏区之间的区域形成真空结构，也就是说栅极结构与源极或者漏区之间不存在任何材料。此时，由于内侧墙为真空结构，真空的介电常数为1，故内侧墙的介电常数为1。
在现有技术中，通常采用氮化硅作为内侧墙，而氮化硅的介电系数为7，故在本发明实施例中，当内侧墙为真空结构时，极大程度的降低了内侧墙的介电系数，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
作为另一种具体的实施方式，上述内侧墙为具有孔洞结构的介质层。应理解，由于具有了孔洞结构，孔洞中填充的为真空气体，故具有孔洞结构的介质层相对于不具有孔洞结构的介质层具有较小的介电系数。基于此，可以减小源极和漏区之间的寄生电容，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
在实际中，由于具有孔洞结构的介质层相对于不具有孔洞结构的介质层具有较小的介电系数，具有孔洞结构的介质层为具有孔洞结构的氮化硅层、具有孔洞结构的氧化硅层、具有孔洞结构的碳化硅层或具有孔洞结构的碳氮化硅层。应理解，氮化硅的介电系数大于氧化硅、碳化硅和碳氮化硅的介电系数。氮化硅的介电系数为7，故本发明实施例中具有孔洞结构的介质层的介电常数不大于7。
其中，上述具有孔洞结构的介质层的制备方法包括低压力化学气相沉积法或，先采用低压力化学气相沉积法，后采用原子层沉积法，或物理气相沉积法。
示例性的，上述具有孔洞结构的介质层为具有孔洞结构的氮化硅层。该具有孔洞结构的氮化硅层可以采用低压力化学气相沉积法形成。其中，LPCVD是用加热的方式在低压条件下使气态化合物在基片表面反应并淀积形成稳定固体薄膜。因为LPCVD是气态化学法，无等离子体，所以完全是各向同性方式，是非常理想的保型薄膜生长方式，故生长出来的具有孔洞结构的介质层具有较好的特性。
示例性的，上述具有孔洞结构的介质层为具有孔洞结构的碳化硅层。具有孔洞结构的碳化硅层可以先采用低压力化学气相沉积法，后采用原子层沉积法。应理解，低压力化学气相沉积尽管具有较好的各向同性特点，但是依然因为气态反应的负载效应局限，容易在薄膜的中间产生四周闭合的孔洞或者缝隙，本发明实施例再用原子层沉积法既能保留中间的洞或者缝隙，又能保证外部保型填充。
参照体1，上述金属栅结构202包括金属栅2022以及环绕在所述金属栅上的高K金属层2021。其中，该高K金属层2021可以为HfO2、ZrO2、Al2O3、HfO2中的任意一种形成的介质层或它们的叠层。该金属栅2022可以为如TaN、TiN、TiAl，W等金属栅层或它们的叠层。
第二方面，本发明实施例还公开了一种电子设备，包括第一方面记载的半导体器件。
可以理解，由于电子设备包括了第一方面技术方案中记载的半导体器件，而半导体器件中的内侧墙的介电常数小于目标数值，内侧墙的介电常数与源漏间寄生电容成正比关系，在本发明实施例中，内侧墙的介电常数小于目标值，此时源漏间寄生电容也会相应减小。因此，本发明实施例中的内侧墙可以对源漏间寄生电容的产生积极的调控作用，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
第三方面，本发明实施例还公开了一种半导体器件的制备方法，包括以下步骤：
参照图,2，提供衬底10。
上述衬底10可以为硅衬底、锗硅衬底等半导体衬底。在不考虑成本的情况下，上述衬底10也可以为SOI(Silicon-On-Insulator，即绝缘衬底上的硅)衬底，本发明实施例对此不作具体的限定。
本发明实施例中，对上述衬底10的厚度也不作具体的限定，以能够保证半导体器件的需求和功能性为准。
参照图3，在衬底10上形成多个层叠设置的第二层叠结构，每个所述第二层叠结构包括沟道层201和形成在所述沟道层201上的半导体层204。
参照图3，示出了衬底10上具有7层叠层的示意图。示例性的，沟道层201可以为硅锗层，锗的含量为10％-90％。半导体层204可以为硅层，也可以为锗层。
应理解，上述沟道层和半导体层可以为其他材料，本发明实施例对此不作具体限定。
参照图4，沿每个半导体层204的第一侧至第二测的方向，以及沿每个半导体层204的第二侧至第一测的方向，刻蚀每个半导体层204中的部分，得到多个空腔结构205。
其中，可以采用选择性干法刻蚀方法刻蚀每个半导体层204中的部分。在实际中，每个半导体层204单边的刻蚀深度为4nm-6nm。刻蚀每个半导体层204中的部分时采用的刻蚀气体可以为CF4/O2/He。
参照图5，在所述多个空腔结构205中形成介质层206。
具体的形成过程可以包括：采用低压力化学气相沉积法在所述多个空腔结构中以及所述第二层叠结构的侧壁形成介质材料层；其中，生长的介质材料层的厚度可以为60nm，以将空腔结构填满。
采用各向异性选择性刻蚀法将所述第二层叠结构的侧壁上的介质材料层去掉，保留所述多个空腔结构中的介质材料层，得到介质层。
上述各向异性刻蚀通常是指不同的结晶学平面呈现出不同的腐蚀速率的刻蚀方法。本发明实施例采用的刻蚀气体为CH2F2/CH4/O2/Ar的组合气体。
参照图6，在所述衬底10的第一区域形成源区30，在所述衬底10的第二区域形成漏区40，每个所述沟道层201的第一侧与所述源区30相连接，每个所述沟道层201的第二侧与所述漏区40相连接，每个介质层206与所述源区30或所述漏区40相连接。
其中，上述源区和漏区的形成可采用外延的方式形成。当源区和漏区均为硅锗材料时，可以采用SiH2Cl2，GeH4，H2以及HCl进行选择性外延生长形成。应理解，源区和漏区的形成方式可采用现有技术中的其他方式，源区和漏区也可以为其他现有技术中的其他材料，本发明实施例对此不做具体的限定。
上述源区和漏区的掺杂方式可采用高温(热)扩散或离子注入的方式。源区和漏区的掺杂的离子类型与现有技术中的方法相同，本发明实施例对此不作具体的限定。源区和漏区的掺杂的离子浓度可根据半导体器件的具体需求进行设定，此处，不作限定。
在形成源区和漏区之后，半导体器件的制备方法还可以包括在衬底上形成保护层(未示出)，该保护层环绕源区和漏区，且覆盖源区、漏区以及第二叠层结构。
之后，参照图7，本发明实施例提供的半导体器件的制备方法还包括去除剩余的半导体层204。
示例性的，去除剩余的半导体层204可以采用湿法刻蚀。当半导体层为硅层时，可采用四甲基氢氧化铵溶液去除。
参照图8，在每个沟道层上形成金属栅结构，且每个所述金属栅结构形成在两个所述介质层之间；可以理解，金属栅结构的位置位图7中半导体层中的位置。金属栅结构202包括金属栅2022以及环绕在所述金属栅上的高K金属层2021。其中，该高K金属层2021可以为HfO2、ZrO2、Al2O3、HfO2中的任意一种形成的介质层或它们的叠层。该金属栅2022可以为如TaN、TiN、TiAl，W等金属栅层或它们的叠层。
形成金属栅结构的方法可以为原子层沉积法，原子层沉积(Atomic layerdeposition)是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。因此，形成金属栅结构的过程可以为：先采用原子层沉积法在沟道层的上下表面形成高K金属层，在采用原子层沉积法在剩余区域形成金属栅。
本发明实施例中的半导体器件的制备方法还包括：去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，保留所述介质层，所述介质层为内侧墙；其中，所述介质层的介电常数满足目标数值。
其中，去除介质层，可以分为以下几种情况。
当所述介质层为氮化硅层时，所述去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙包括：
采用NF3等离子体去除所述介质层所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，采用热磷酸去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙。
当所述介质层为氧化硅层时，所述去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙包括：
采用XF2等离子体去除所述介质层所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，采用氢氟酸去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙。
当所述介质层为碳化硅层或碳氮化硅层时，所述去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙包括：
采用NF3等离子体和氧等离子体去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙。
此时，栅极结构与源极和漏区之间的区域形成真空结构，也就是说栅极结构与源极或者漏区之间不存在任何材料。此时，由于内侧墙为真空结构，真空的介电常数为1，故内侧墙的介电常数为1。
在现有技术中，通常采用氮化硅作为内侧墙，而氮化硅的介电系数为7，故在本发明实施例中，当内侧墙为真空结构时，极大程度的降低了内侧墙的介电系数，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
在一种可能的实现方式中，介质层为具有孔洞结构的介质层。应理解，由于具有了孔洞结构，孔洞中填充的为真空气体，故具有孔洞结构的介质层相对于不具有孔洞结构的介质层具有较小的介电系数。基于此，可以减小源极和漏区之间的寄生电容，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
在实际中，由于具有孔洞结构的介质层相对于不具有孔洞结构的介质层具有较小的介电系数，不具有孔洞结构的介质层为氮化硅时的介电系数为7，故本发明实施例中具有孔洞结构的介质层的介电常数小于7。故，上述目标数值可以为7。
示例性的，上述在所述多个空腔结构中形成介质层包括：
采用低压力化学气相沉积法所述多个空腔结构中形成介质层；或，先采用低压力化学气相沉积法，后采用原子层沉积法在所述多个空腔结构中形成介质层；或，采用物理气相沉积法在所述多个空腔结构中形成介质层。
当上述具有孔洞结构的介质层为具有孔洞结构的氮化硅层时。该具有孔洞结构的氮化硅层可以采用低压力化学气相沉积法形成。其中，LPCVD是用加热的方式在低压条件下使气态化合物在基片表面反应并淀积形成稳定固体薄膜。
当上述具有孔洞结构的介质层为具有孔洞结构的碳化硅层时。具有孔洞结构的碳化硅层可以先采用低压力化学气相沉积法，后采用原子层沉积法。
基于以上描述，采用上述半导体器件的制备方法得到的内侧墙的介电常数小于目标数值。可以理解，内侧墙的介电常数与源漏间寄生电容成正比关系，而在本发明中，内侧墙的介电常数小于目标值，此时源漏间寄生电容也会相应减小。因此，本发明中的内侧墙可以对源漏间寄生电容的产生积极的调控作用，从而解决现有技术中源极和漏区之间的寄生电容过大的技术问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种半导体器件，其特征在于，所述半导体器件包括衬底，形成在所述衬底上的源区和漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构；
其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接，所述栅极结构与所述源区和所述漏区之间均具有内侧墙；所述内侧墙的介电常数小于目标数值。
2.根据权利要求1所述的半导体器件，其特征在于，所述内侧墙为真空结构的内侧墙，所述内侧墙的介电常数为1。
3.根据权利要求1所述的半导体器件，其特征在于，所述内侧墙为具有孔洞结构的介质层。
4.根据权利要求3所述的半导体器件，其特征在于，所述具有孔洞结构的介质层为具有孔洞结构的氮化硅层、具有孔洞结构的氧化硅层、具有孔洞结构的碳化硅层或具有孔洞结构的碳氮化硅层。
5.根据权利要求3所述的半导体器件，其特征在于，所述具有孔洞结构的介质层的制备方法包括低压力化学气相沉积法，或，先采用低压力化学气相沉积法，再采用原子层沉积法，或，物理气相沉积法。
6.根据权利要求3所述的半导体器件，其特征在于，所述具有孔洞结构的介质层的介电常数不大于7。
7.根据权利要求1-6任一项所述的半导体器件，其特征在于，所述栅极结构包括金属栅以及环绕在所述金属栅上的高K金属层。
8.一种电子设备，其特征在于，包括如权利要求1至7中任一项所述的半导体器件。
9.一种半导体器件的制备方法，其特征在于，所述半导体器件的制备方法包括以下步骤：
提供衬底；
在所述衬底上形成多个层叠设置的第二层叠结构，每个所述第二层叠结构包括沟道层和形成在所述沟道层上的半导体层；
沿每个所述半导体层的第一侧至第二测的方向，以及沿每个所述半导体层的第二侧至第一测的方向，刻蚀每个所述半导体层中的部分，得到多个空腔结构；
在所述多个空腔结构中形成介质层；
在所述衬底的第一区域形成源区，在所述衬底的第二区域形成漏区，每个所述沟道层的第一侧与所述源区相连接，每个所述沟道层的第二侧与所述漏区相连接，每个所述介质层与所述源区或所述漏区相连接；
去除剩余的半导体层；
在每个所述沟道层上形成金属栅结构，且每个所述金属栅结构形成在相应所述沟道层上的两个所述介质层之间；
去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，保留所述介质层，所述介质层形成所述内侧墙；其中，所述介质层的介电常数满足目标数值。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，当所述介质层为氮化硅层时，所述去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙包括：
采用NF3等离子体去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，采用热磷酸去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙。
11.根据权利要求9所述的半导体器件的制备方法，其特征在于，当所述介质层为氧化硅层时，所述去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙包括：
采用XF2等离子体去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，采用氢氟酸去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙。
12.根据权利要求9所述的半导体器件的制备方法，其特征在于，当所述介质层为碳化硅层或碳氮化硅层时，所述去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙包括：
采用NF3等离子体和氧等离子体去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙。
13.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述介质层为具有孔洞结构的介质层。
14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述在所述多个空腔结构中形成介质层包括：
采用低压力化学气相沉积法在所述多个空腔结构中以及所述第二层叠结构的侧壁形成具有孔洞结构的介质材料层；
采用各向异性选择性刻蚀法将所述第二层叠结构的侧壁上的具有孔洞结构的介质材料层去掉，保留所述多个空腔结构中的具有孔洞结构的介质材料层，得到具有孔洞结构的介质层；
或，所述在所述多个空腔结构中形成介质层包括：
先采用低压力化学气相沉积法，再采用原子层沉积法在所述多个空腔结构中以及所述第二层叠结构的侧壁形成具有孔洞结构的介质材料层；
采用各向异性选择性刻蚀法将所述第二层叠结构的侧壁上的具有孔洞结构的介质材料层去掉，保留所述多个空腔结构中的具有孔洞结构的介质材料层，得到具有孔洞结构的介质层；
或，所述在所述多个空腔结构中形成介质层包括：
采用物理气相沉积法在所述多个空腔结构中以及所述第二层叠结构的侧壁形成具有孔洞结构的介质材料层；
采用各向异性选择性刻蚀法将所述第二层叠结构的侧壁上的具有孔洞结构的介质材料层去掉，保留所述多个空腔结构中的具有孔洞结构的介质材料层，得到具有孔洞结构的介质层。
15.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述具有孔洞结构的介质层为具有孔洞结构的氮化硅层、具有孔洞结构的氧化硅层、具有孔洞结构的碳化硅层或具有孔洞结构的碳氮化硅层。
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