KR102115127B1 - 반도체 장치 - Google Patents

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Abstract

트랜지스터는 기판, 기판 상의 스페이서의 쌍, 기판 상 및 스페이서의 쌍 사이의 유전체층, 게이트 유전체층 상 및 스페이서의 쌍 사이의 게이트 전극층, 게이트 전극층 상 및 스페이서의 쌍 사이의 절연 캡층과, 스페이서의 쌍에 인접한 확산 영역의 쌍을 포함한다. 절연 캡층은 에칭 중단 구조를 형성하고 이는 게이트에 대해 자가 정렬되고 콘택 에칭이 게이트 전극을 노출시키는 것으로부터 방지하며, 이렇게 함으로써 게이트와 콘택 사이의 단락을 방지한다. 절연 캡층은 자가 정렬된 콘택이, 더 넓은 콘택의 초기 패터닝을 허용하는 것을 가능하게 하고 이는 패터닝 제한에 대해 더 강건하다.

Description

반도체 장치{SELF-ALIGNED CONTACTS}
본 발명은 자가 정렬된 콘택(self-aligned contacts)에 관한 것이다.
MOS 전계 효과 트랜지스터(MOS Field Effect Transistor;MOSFET)와 같은, 금속 산화물 반도체(Metal-Oxide-Semiconductor;MOS) 트랜지스터는 집적 회로의 제조에 사용된다. MOS 트랜지스터는 게이트 전극(gate electrode), 게이트 유전체층(gate dielectric layer), 스페이서(spacer), 및 소스(source) 및 드레인(drain) 영역과 같은 확산 영역(diffusion region) 다수의 컴포넌트를 포함한다. 층간 유전체(InterLayer Dielectric;ILD)는 통상적으로 MOS 트랜지스터 위에 형성되고 확산 영역을 커버한다.
텅스텐(tungsten)과 같은 금속으로 통상적으로 형성되는 콘택 플러그의 방식으로 MOS 트랜지스터에 대해 전기적 접속부가 만들어진다. 콘택 플러그는 확산 영역까지 비아(vias)를 아래로 형성하기 위해 ILD층을 먼저 패터닝(patterning)함으로써 제조된다. 패터닝 프로세스는 일반적으로 포토리소그래피(photolithography) 프로세스이다. 그 다음, 콘택 플러그를 형성하기 위해 비아에 금속이 증착된다. 동일한 또는 유사한 프로세스를 사용하여 게이트 전극까지 분리된 콘택 플러그가 형성된다.
콘택 플러그의 제조 동안 발생할 수 있는 하나의 문제점은 콘택-게이트 간 단락(contact-to-gate short)의 형성이다. 콘택-게이트 단락은 콘택 플러그가 오정렬(misaligned)되어 게이트 전극과의 전기적 콘택으로 작용할 때 발생하는 단락 회로이다. 콘택-게이트 단락을 방지하기 위한 하나의 종래의 접근 방식은 레지스트레이션(registration) 및 임계 치수(Critical Dimension,CD)를 제어하는 것이다. 유감스럽게도, 100 나노미터(㎚) 이하의 게이트 피치(gate pitch)(게이트 길이+공간)를 갖는 트랜지스터에 대해, 제조가능한 프로세스 윈도우를 제공하기 위해서는, 게이트 및 콘택 크기에 대한 CD 제어는 10㎚보다 작을 필요가 있고 게이트와 콘택층 사이의 레지스트레이션 제어도 또한 10㎚보다 작을 필요가 있다. 따라서, 게이트에 대한 콘택 단락의 가능성은 매우 높다. 트랜지스터 게이트 피치 크기가 더 축소되면서 임계 치수가 더욱더 작아지기 때문에 이 문제점이 더욱 일반적이게 되었다.
도 1a는 기판 및 정확하게 정렬된 트렌치 콘택을 갖는 종래의 두 MOS 트랜지스터를 도시한다.
도 1b는 콘택-게이트 단락을 초래하는, MOS 트랜지스터의 확산 영역에 형성된 오정렬된 트렌치 콘택을 도시한다.
도 2a는 본 발명의 일 실시예에 따른 기판 및 각각의 금속 게이트 전극의 최상부에서 유전체층 캡층 갖는 두 MOS 트랜지스터를 도시한다.
도 2b는 절연 캡층을 갖는 본 발명의 두 MOS 트랜지스터 사이에서 형성된 정확하게 정렬된 트렌치 콘택을 도시한다.
도 2c는 절연 캡층을 갖는 본 발명의 두 MOS 트랜지스터 사이에 형성된 오정렬된 트렌치 콘택을 도시하고, 여기서 오정렬은 콘택-게이트 단락을 초래하지 않는다.
도 3a 내지 도 3c는 본 발명의 실시예에 따라, 대체 금속 게이트 프로세스 이후에 형성된 절연 캡층을 도시한다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라, 대체 금속 게이트 프로세스 이후에 형성된 절연 캡층을 도시한다.
도 5a 내지 도 5i는 본 발명의 실시예에 따라, MOS 트랜지스터의 스페이서 위로 연장한 절연 캡층에 대한 제조 프로세스를 도시한다.
도 6a 내지 도 6f는 본 발명의 실시예에 따라, 계단형 프로파일을 갖는 금속 게이트 전극을 가진 MOS 트랜지스터를 도시한다.
도 7a 내지 도 7c는 본 발명의 실시예에 따라, 계단식 프로파일을 갖는 양쪽의 금속 게이트 전극 및 스페이서 위로 연장한 절연 캡층을 가진 MOS 트랜지스터를 도시한다.
도 8a 내지 도 8f는 본 발명의 실시예에 따른 콘택 측벽 스페이서를 도시한다.
도 9a 내지 도 9d는 본 발명의 실시예에 따라 금속 게이트 전극의 최상부에 절연 캡을 형성하기 위한 제조 프로세스를 도시한다.
도 10a 내지 도 10g는 본 발명의 실시예에 따라 트렌치 콘택 최상부에 금속 스터드 및 절연 스페이서를 형성하기 위한 제조 프로세스를 도시한다.
금속 산화물 반도체(MOS) 트랜지스터의 제조 동안 콘택-게이트 단락의 가능성을 감소시키는 시스템 및 방법이 여기에 설명된다. 다음의 설명에서, 당업자가 다른 당업자에게 이들 작업의 요지를 전달하기 위해 일반적으로 이용하는 용어를 사용하여 다양한 양상의 예시적인 실시예가 설명될 것이다. 하지만, 본 발명은 설명된 양상의 일부만으로 실시될 수 있음이 당업자에게 명백해질 것이다. 설명을 목적으로, 예시적인 실시예의 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시된다. 하지만, 본 발명이 특정 상세 없이 실시될 수 있음이 일 당업자에게 명백해질 것이다. 다른 경우에, 예시적인 실시예를 불분명하게 하지 않도록 잘 알려진 특징이 생략되거나 단순화된다.
다양한 동작들이 본 발명을 이해하는 것에 있어서 가장 도움이 되는 방식으로 다수의 개별적인 동작으로서 차례로 설명될 것이지만, 설명의 순서가 이들 동작들이 반드시 순서 의존적임을 의미하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시의 순서로 수행될 필요가 없다.
도 1a는 기판(100) 및 두 MOS 트랜지스터(101)를 도시한다. MOS 트랜지스터(101)는 게이트 전극(102), 게이트 유전체층(104), 및 스페이서(108)를 포함한다. 확산 영역(106)은 기판(100)에 형성된다. ILD 층(110a 및 110b)과 같은, 층간 유전체(InterLayer Dielectrics;ILD)는 두 MOS 트랜지스터(101) 사이 및 주변의 영역에 증착된다.
도 1a는 또한 확산 영역(106)까지 ILD층(110a/b)을 통해 아래로 형성된 트렌치 콘택(trench contact)(200)을 도시한다. 트렌치 콘택(200)은 통상적으로 금속 증착 프로세스가 후속하는 포토리소그래피 패터닝 프로세스(a photolithography patternig process)를 사용하여 형성된다. 포토리소그래피 패터닝 프로세스 및 금속 증착 프로세스는 당해 기술 분야에 잘 알려져 있다. 포토리소그래피 패터닝 프로세스는 확산 영역(106)까지 ILD 층(110a/b)을 통해 트렌치 개구(opening)를 에칭(etch)한다. 전기도금(electroplating), 무전해 도금(electroless plating), 화학적 기상 증착(chemical vapor deposition), 물리적 기상 증착(physical vapor deposition), 스퍼터링(sputtering), 또는 원자층 증착(atomic layer deposition)과 같은, 금속 증착 프로세스는 텅스텐 또는 구리와 같은 금속으로 트렌치 개구를 채운다. 탄탈륨(tantalum) 또는 탄탈륨 질화물 라이너(tantalum nitride liner)와 같이, 금속 이전에 금속 라이너(metal liner)가 종종 증착된다. 임의의 초과 금속을 제거하고 트렌치 콘택(200)의 제조를 완성하기 위해 화학 기계적 폴리싱(Chemical-Mechanical Polishing;CMP)과 같은, 평탄화 프로세스가 사용된다.
본 발명의 대안의 실시예에서는, 트렌치 콘택 대신 비아 콘택(via contact)이 사용될 수 있다는 것에 유의해야한다. 따라서, 사용된 패터닝 프로세스 또는 특정 집적 회로 프로세스의 필요성에 따라, 콘택 개구는 트렌치 형상 또는 비아 형상 중 하나가 될 수 있다. 여기서 설명된 본 발명의 실시예는 콘택 트렌치 개구 및 트렌치 콘택이라고 지칭할 것이지만, 비아 개구 및 비아 콘택(콘택 플러그 또는 비아 플러그로서 또한 알려져 있음)이 임의의 실시예에서 콘택 트렌치 개구 및 트렌치 콘택 대신 사용될 수 있음에 유의해야한다.
집적 회로 기술이 진보함에 따라, 트랜지스터 게이트 피치는 점점 크기가 축소된다(scale down). 이 게이트 피치 크기조정(scaling)은 다수의 새로운, 문제점이 있는 이슈(problematic issue)를 초래하였고, 이중 하나는 일 측면으로는 트렌치 콘택(200) 및 확산 영역(106)과의 사이, 그리고 다른 측면으로는 게이트 전극(102)과의 사이의 상대적으로 비좁은 공간(tight spacing)에 의해 야기되는 증가된 기생 캐패시턴스(도 1a에서 "C"로 표시됨)이다. 스페이서(108)는 트렌치 콘택(200)/확산 영역(106)과 게이트 전극(102) 사이에 대부분의 분리를 제공하기 위한 것이다. 실리콘 질화물(silicon nitride)과 같은, 종래의 스페이서 재료는 이 기생 캐패시턴스를 감소시키는데 거의 도움이 되지 않는다. 유감스럽게도, 기생 캐패시턴스는 트랜지스터 성능을 열화(degrade)시키고 칩 전력을 증가시킨다.
게이트 피치 크기조정에 의해 야기된 다른 이슈는 콘택-게이트(Contact-To-Gate;CTG) 단락의 형성이다. 트렌치 콘택(200)을 위한 제조 프로세스는 트렌치 콘택(200)이 금속 게이트 전극(102)과 물리적 콘택으로 작용하는 것을 방지하도록 디자인되었다. 이러한 콘택이 발생할 때, MOS 트랜지스터를 사실상 파괴하는 CTG 단락이 생성된다. 트랜지스터 게이트 피치가 100 나노미터(㎚) 이하로 크기를 축소함에 따라 CTG 단락은 주요 수율 제한자(major yield limiter)가 되었다.
CTG 단락을 감소시키기 위한 현재의 방법은 레지스트레이션을 제어하는 것과 더 작은 임계 치수를 갖는 콘택을 패터닝하는 단계를 포함한다. 하지만, 게이트 피치가 크기 축소됨에 따라, 레지스트레이션 필요조건은 기존 기술을 만족시키기 매우 어려워진다. 예를 들어, 100㎚ 이하의 게이트 피치를 갖는 트랜지스터는 제조가능한 프로세스 윈도우를 제공하기 위해 10㎚보다 작은 CD 제어 및 층 레지스트레이션 제어(layer registration control)를 필요로 한다. 따라서, 게이트로의 콘택 단락의 가능성은 매우 높다.
도 1b는 트렌치 콘택(200)이 오정렬될 때 무슨 일이 발생하는지를 도시한다. 동일한 포토리소그래피 프로세스가 사용되지만, 도시된 바와 같이, 두 스페이서(108) 사이의 영역 내에 완전히 있지 않은 위치에 트렌치 콘택(200)이 생성된다. 오정렬은 트렌치 콘택(200)이 게이트 전극(102) 중 하나와 물리적 접촉을 하도록 함으로써, 콘택-게이트 단락을 발생시킨다.
본 발명의 실시예에 따라, 절연 캡핑된(insulator-capped) 게이트 전극은 콘택-게이트 단락의 가능성을 최소화시키기 위해 사용될 수 있다. 일 실시예에서, 절연 캡층(insulator-cap layer)은 게이트 전극(102) 최상부 및 MOS 트랜지스터(101)의 스페이서(108) 내에 형성된다. 본 발명의 일부 실시예에서, 절연 캡은 스페이서 사이에 존재하는 볼륨의 상당한 부분을 소비할 수 있다. 예를 들어, 절연 캡은 스페이서 사이에 존재하는 볼륨의 10%와 80% 사이의 어떤 지점까지 소비할 수 있지만, 이 볼륨의 20%와 50% 사이를 일반적으로 소비할 것이다. 게이트 전극 및 게이트 유전체층은 나머지 볼륨의 대부분을 소비한다. 절연 캡을 형성하기 위해 사용될 수 있는 재료는 이하에서 설명된다.
도 2a는 본 발명의 일 실시예에 따른 절연 캡핑된 금속 게이트 전극(an insulator-capped gate electrode)을 도시한다. MOS 트랜지스터(101)가 상부에 형성되는 기판(100)이 도 2a에서 도시된다. 기판(100)은 벌크 실리콘 기판(bulk silicon substrate) 또는 실리콘 온 인슐레이터 기판구조(silicon-on-insulator substructure)를 사용하여 형성된 결정질 반도체 기판(crystalline semiconductor substrate)일 수 있다. 다른 실시예에서, 반도체 기판은 실리콘과 조합될 수 있거나 또는 조합될 수 없는 대안의 재료를 사용하여 형성될 수 있고, 대안의 재료는 게르마늄, 인듐 안티모나이드(indium antimonide), 납 텔루라이드(lead telluride), 인듐 아세나이드(indium arsenide), 인듐 포스파이드(indium phosphide), 갈륨 아세나이드(gallium arsenide), 갈륨 안티모나이드(gallium antimonide), 또는 다른 그룹 III-V 재료를 포함하지만 이에 제한되지 않는다. 기판이 형성될 수 있는 재료의 일부 예시가 여기에 설명되었지만, 반도체 디바이스가 내장될 수 있는 기초로서 역할을 할 수 있는 임의의 재료는 본 발명의 사상 및 범위 내에 속하는 것이다.
도 2a에 도시된 바와 같이, 각각의 MOS 트랜지스터(101)는 평면 트랜지스터가 될 수 있거나 이중 게이트(double-gate) 또는 삼중 게이트(trigate) 트랜지스터와 같은, 비평면 트랜지스터가 될 수 있다. 여기에 설명된 실시예는 평면 트랜지스터를 도시하였지만, 본 발명은 평면 트랜지스터에 제한되지 않는다. 본 발명의 실시예는 또한 비평면 트랜지스터 상에서 사용될 수 있으며, FinFET 또는 삼중 게이트 트랜지스터를 포함하지만 이에 제한되지 않는다. 각각의 MOS 트랜지스터(101)는 게이트 유전체층(104), 게이트 전극층(102), 및 절연 캡층(an insulator-cap layer)(300)의 3개의 층으로 형성된 게이트 스택(gate stack)을 포함한다. 게이트 유전체층(104)은 이산화 실리콘(silicon dioxide) 또는 하이 k 재료와 같은 재료로 형성될 수 있다. 게이트 유전체층(104)에서 사용될 수 있는 하이 k 재료의 예는, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate)을 포함하지만 이에 제한되지 않는다. 일부 실시예에서, 게이트 유전체층(104)은 약 1 옹스트롬(Angstrom,Å)과 약 50Å 사이의 두께를 가질 수 있다. 추가의 실시예에서, 하이 k 재료가 사용될 때 이의 품질을 향상시키기 위한 어닐링 프로세스(annealing process)와 같이, 게이트 유전체층(104) 상에서 추가적인 프로세싱이 수행될 수 있다.
트랜지스터가 PMOS 또는 NMOS 트랜지스터가 되는지 여부에 따라, 게이트 전극층(102)이 게이트 유전체층(104) 상에 형성되고 적어도 P타입 일함수 금속(P type workfunction metal) 또는 N타입 일함수 금속으로 구성될 수 있다. 일부 실시예에서, 게이트 전극층(102)은 두 개 이상의 금속 층으로 구성될 수 있으며, 여기서 적어도 하나의 금속층은 일함수 금속층이고 적어도 하나의 금속층은 충진 금속층(fill metal layer)이다.
PMOS 트랜지스터에 대해, 게이트 전극을 위해 사용될 수 있는 금속은, 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 및 전도성 금속 산화물(conductive metal oxide), 예를 들어, 루테늄 산화물(ruthenium oxide)을 포함하지만 이에 제한되지 않는다. P타입 금속층은 약 4.9eV와 약 5.2eV 사이의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게할 것이다. NMOS 트랜지스터에 대해, 게이트 전극을 위해 사용될 수 있는 금속은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금 및 이들 금속의 탄화물(carbide), 예를 들어, 하프늄 탄화물(hafnium carbide), 지르코늄 탄화물(zirconium carbide), 티타늄 탄화물(titanium carbide), 탄탈륨 탄화물(tantalum carbide), 및 알루미늄 탄화물(aluminum carbide)을 포함하지만 이에 제한되지 않는다. N 타입 금속층은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
절연 캡층(300)은 게이트 전극층(102) 상에 형성되고, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소(carbon)로 도핑된 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 금속 산화물, 붕소 질화물(boron nitride), 붕소 탄화물(boron carbide), 및 다른 로우 k 유전체 재료 또는 하나 이상의 탄소, 질소(nitrogen), 및 수소(hydrogen)로 도핑된 로우 k 유전체 재료를 포함하지만, 이에 제한되지 않는다. 절연 캡층(300)이 이하에서 더 자세하게 설명된다.
스페이서(108)의 쌍은 게이트 스택을 지지(bracket)한다. 스페이서(108)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로부터 형성될 수 있다. 스페이서를 형성하기 위한 프로세스는 당 기술 분야에서 잘 알려져 있고 증착 및 에칭 프로세스 단계를 일반적으로 포함한다.
확산 영역(106)은 MOS 트랜지스터(101)의 게이트 스택에 인접한 기판(100) 내에 형성된다. 각각의 MOS 트랜지스터(101)에 대해, 하나의 인접 확산 영역(106)은 소스 영역으로서 기능하고 다른 인접 확산 영역(106)은 드레인 영역으로서 기능한다.
확산 영역(106)은 당 기술 분야에서 잘 알려진 방법 또는 프로세스를 사용하여 형성될 수 있다. 일 실시예에서, 붕소(boron), 알루미늄, 안티몬(antimony), 인(phosphorous), 또는 비소(arsenic)와 같은 도펀트(dopant)는 확산 영역(106)을 형성하기 위해 기판(100)으로 주입(implanted)될 수 있다. 다른 실시예에서, 확산 영역(106)의 위치에서 리세스(recess)를 형성하기 위해 기판(100)이 먼저 에칭될 수 있다. 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금으로 리세스를 채우기 위해 에피택셜 증착 프로세스(epitaxial deposition process)가 또한 수행될 수 있으며, 이렇게 함으로써 확산 영역(106)을 형성한다. 일부 실시예에서, 에피택셜적으로 증착된 실리콘 합금(epitaxially deposited silicon alloy)은 붕소, 비소, 또는 인과 같은 도펀트로 동시에 도핑될 수 있다. 추가 실시예에서, 확산 영역(106)을 형성하기 위해 대안의 재료가 리세스 내로 증착될 수 있다.
하나 이상의 ILD 층(110a/b)이 MOS 트랜지스터(101) 위에 증착된다. 로우 k 유전체 재료와 같이, 집적 회로 구조체에서의 적용가능성(applicability)이 알려진 유전체 재료를 사용하여 ILD 층(110a/b)이 형성될 수 있다. 유전체 재료의 예는, 이산화 실리콘(SiO2), 탄소 도핑된 산화물(carbon doped oxide;CDO), 실리콘 질화물, 유기 고분자(organic polymer), 예를 들어, 퍼플루오로사이클로부탄(perfluorocyclobutane) 또는 폴리테트라 플루오로에틸렌(polytetrafluoroethylene), 플루오로실리케이트 유리(fluorosilicate glass;FSG), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 오르가노실리케이트 유리와 같은, 오르가노실리케이트(organosilicate)를 포함하지만, 이에 제한되지 않는다. ILD 층(110a/b)은 이들의 유전 상수를 더 감소시키기 위해 기공(pore) 또는 다른 보이드(void)를 포함할 수 있다.
콘택 패터닝으로서 또한 지칭되는, 트렌치 콘택(200)의 제조는 적어도 포토리소그래피 프로세스 및 에칭 프로세스를 포함한다. 포토리소그래피 프로세스는 포토레지스트 하드 마스크(photoresist hard mask)를 형성하여 트렌치 콘택(200)의 위치를 정의한다. 프로세스는 ILD 층(110b) 상에 포토레지스트 재료를 증착함으로써 시작한다. 증착된 포토레지스트층은 패터닝된 광학 마스크를 통해 자외선 방사(ultraviolet radiation)에 노출되고, 패턴은 트렌치 콘택(200)을 정의한다. 포토레지스트층은 또한 트렌치 콘택(200)이 형성될 개구를 포함하는 포토레지스트 하드 마스크층을 생성하도록 발달된다. 포토리소그래피 프로세스는 당 기술 분야에서 잘 알려져 있고 본원의 설명은 단순히 통상적인 포토리소그래피 프로세스의 개요라는 것에 유의해야한다. 베이킹(baking) 및 정렬(alignment) 단계와 같은, 많은 중간 단계가 생략되었다.
포토레지스트 하드 마스크가 트렌치 콘택(200)을 정의하는 위치에 있다면, 에칭 프로세스가 수행된다. 에천트(echant)는 ILD 층(110a/b)의 부분을 에칭하고 트렌치 콘택(200)에 대한 개구와 같이, 포토레지스트 하드 마스크에서의 개구에 의해 노출된 채로 남아있다. 따라서, 에천트는 확산 영역(106)까지의 트렌치 개구를 에칭한다. 사용된 에칭 프로세스는 종래의 화학적 습식 에칭 프로세스(chemical wet etch process) 또는 플라즈마 건식 에칭 프로세스(plasma dry etch process)가 될 수 있다. 에칭 프로세스는, TETCH로서 표시된, 시간의 지속기간 동안 수행되며, 이는 확산 영역(106)까지 항상 ILD 층(110)을 에칭하기에 충분하다. 상기 서술된 바와 같이, 트렌치 콘택(200)을 형성하기 위해, 에칭된 트렌치 개구는 또한 하나 이상의 금속으로 채워진다.
본 발명의 실시예에 따라, 절연 캡층(300)은, 콘택 트렌치 개구가 절연 캡층 위에 정렬되더라도, 트렌치 콘택(200)의 제조 동안 금속 게이트 전극(102)을 노출되는 것으로부터 보호하기에 충분한 두께를 갖는다. 또한, 절연 캡층(300)은 트렌치 콘택(200)이 형성된 이후에 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시키기에 충분한 두께를 갖는다. 본 발명의 일 실시예에서, 이 두께는 5㎚부터 50㎚까지의 범위가 될 수 있다. 다른 실시예에서, 절연 캡층의 높이는 게이트 스택의 전체 높이의 20% 내지 80%를 차지할 수 있다. 콘택 트렌치 개구를 형성하는데 사용된 에칭 프로세스는 절연 캡층(300)에 대해 선택적이다. 이는 습식 또는 건식 에칭 화학물질(chemistry)이 ILD 층(110a/b)의 재료를 에칭하지만 선택적으로 정지하여 절연 캡층(300) 및 측벽 스페이서(108)에 대해 자가 정렬(self align)할 것임을 의미한다.
본 발명의 실시예에 따라, 절연 캡층(300)은 또한 아래의 금속 게이트 전극(102)을 노출시키지 않고 전체 TETCH 동안 에칭 프로세스를 견디기에 충분한 두께를 갖는다. 다르게 말하면, 절연 캡층(300)의 임의의 부분이 금속 게이트 전극(102)과 후속으로 형성된 트렌치 콘택(200) 사이의 전기적 전도성을 허용할 두께까지 축소되는 것 없이, 절연 캡층(300)은 완전히 확산 영역(106)까지 ILD 층(110a/b)을 에칭하는데 필요한 시간의 지속기간 동안 에칭 프로세스를 견디기에 충분한 초기 두께(an initial thickness)를 갖는다. 에칭 프로세스 이후에, 절연 캡층(300)과 스페이서(108)의 조합은 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킴으로써, CTG 단락을 제거한다.
본 발명의 절연 캡층(300)을 형성하기 위한 여러 상이한 방법이 존재한다. 본 발명의 일 실시예에서, 게이트 전극(102)은 게이트 퍼스트 프로세스(gate-first process)를 사용하여 형성되고, 블랭킷 유전체층(blanket dielectric layer)은 초기에 기판 상에 증착된다. 그 다음, 블랭킷 전극층이 유전체층 최상부에 증착된다. 마지막으로, 블랭킷 절연층이 전극층 최상부에 형성된다. 유전체층, 전극층, 및 절연층을 증착시키는데 사용된 증착 프로세스는 당 기술 분야에서 잘 알려져 있고 전기도금(electroplating), 무전해 도금(electroless plating), 화학적 기상 증착(chemical vapor deposition), 원자층 증착(atomic layer deposition), 물리적 기상 증착(physical vapor deposition), 및 스퍼터링(sputtering)과 같은 프로세스를 포함하지만, 이에 제한되지 않는다. 세 개의 층은 또한 포토리소그래피 프로세스와 같은, 종래의 패터닝 프로세스를 사용하여 에칭되어, 게이트 유전체층(104), 게이트 전극층(102), 및 절연 캡층(300)으로 구성된 게이트 스택을 형성한다. 스페이서(108) 및 확산 영역(106)은 또한 게이트 스택의 대향 측면 상에 형성된다. ILD 층(110a)은 게이트 스택, 스페이서(108), 및 확산 영역(110) 위에 증착된다. 트렌치 콘택(200)은 상기 서술된 바와 같이 형성될 수 있다.
게이트 퍼스트 프로세스의 대안의 실시예에서, 블랭킷 유전체층 및 블랭킷 전극층은 게이트 유전체층(104) 및 게이트 전극(102)으로 구성된 게이트 스택을 형성하기 위해 증착되고 패터닝될 수 있다. 스페이서(108)와 확산 영역(106)의 쌍은 게이트 스택의 양쪽 측면 상에 형성될 수 있다. 그 다음, 스페이서(108) 내에서 금속 게이트 전극(102)을 리세싱하도록 에칭 프로세스가 수행될 수 있고, 이렇게 함으로써 금속 게이트 전극(102)의 두께를 감소시킬 수 있다. 금속 게이트 전극(102)의 리세싱은, 트렌치의 하부면이 리세싱된 금속 게이트 전극(102)의 상부 표면에 대응하는 곳에서 스페이서(108) 사이에 트렌치의 형성을 초래한다. 금속 에칭 프로세스는 절연 재료의 블랭킷층을 증착시키고 스페이서(108) 사이에 트렌치를 채우는 절연 재료 증착 프로세스로 이어진다. 화학 기계적 평탄화 프로세스와 같은, 폴리싱 프로세스(polishing process)는 절연 재료층을 폴리싱(polish down)하고 스페이서(108)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이 초과 절연 재료의 제거는 스페이서(108) 내에 실질적으로 포함된 절연 캡층(300)을 산출한다.
본 발명의 다른 실시예에서, 대체 금속 게이트 프로세스(replacement metal gate process)와 같은, 게이트 라스트 프로세스(gate-last process)가, 게이트 전극을 형성하는데 사용된다. 이 실시예에서, 블랭킷 유전체층 및 블랭킷 더미 전극층(blanket dummy electrode layer)은 게이트 전극층(104) 및 더미 게이트 전극으로 구성된 게이트 스택을 형성하도록 초기에 증착되고 패터닝될 수 있다(미도시). "더미"라는 용어는 이 층이 희생적인(sacrificial) 성질임을 나타내는데 사용되었다는 것에 유의해야한다. 더미층에서 사용된 재료는 더미가 아닌(non-dummy) 층에서 사용된 동일하거나 동일하지 않은 재료가 될 수 있다. 예를 들어, 더미 전극층은 폴리실리콘으로 구성될 수 있고, 이는 실제 게이트 전극에서 사용된다. 스페이서(108) 및 확산 영역(106)의 쌍은 게이트 스택의 양쪽 측면 상에 형성될 수 있다. 그 다음, 더미 게이트 전극은 스페이서(108) 사이 및 게이트 유전체층(104)의 최상부에 트렌치를 형성하도록 에칭(etched out)될 수 있다. 전극 금속층은 또한 트렌치를 채우도록 증착될 수 있다. 전극 금속층은 스페이서(108)의 외부의 금속을 제거하고 스페이서(108) 사이의 트렌치에 전극 금속을 구속(confine)시키도록 폴리싱 될 수 있고, 이렇게 함으로써 금속 게이트 전극(102)을 형성한다.
상기 서술된 바와 같이, 스페이서(108) 내에 금속 게이트 전극(102)을 리세싱하도록 에칭 프로세스가 수행된다. 금속 게이트 전극(102)의 리세싱은 스페이서(108) 사이에 트렌치의 형성을 초래한다. 절연 재료 증착 프로세스는 트렌치를 채우고 폴리싱 프로세스는 절연 재료층을 폴리싱하고 스페이서(108)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이는 스페이서(108) 내에 실질적으로 포함된 절연 캡층(300)을 산출한다.
도 2b는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 정확하게 정렬된 트렌치 콘택(200)을 도시한다. 이 경우에, 절연 캡(300)은 사용되지 않는다.
도 2c는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 형성된 오정렬된(misaligned) 트렌치 콘택(200)을 도시한다. 도시된 바와 같이, 오정렬된 트렌치 콘택(200)의 일부분은 게이트 전극(102) 위에 직접 위치된다. 하지만, 도 1b에 도시된 종래 기술의 트랜지스터와는 다르게, 절연 캡층(300)의 사용에 기인하여 CTG 단락이 회피된다. 절연 캡층(300)은 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시켜서, 트렌치 콘택(200)이 "자가 정렬"될 수 있게한다.
도 3a 내지 도 3c는 도 2a의 트랜지스터 상에서의 약간의 변형을 도시한다. 도 3a에서, 대체 금속 게이트 프로세스의 상이한 구현은 트랜지스터를 형성하는데 사용된다. 이 실시예에서, 블랭킷 더미 유전체층 및 블랭킷 더미 전극층은 기판 상에 증착된다. 여기서, 더미 전극층은 폴리실리콘으로 구성될 수 있고 더미 유전체층은 이산화 실리콘으로 구성될 수 있으며, 이들 모두는 실제 게이트 전극 및 실제 게이트 유전체층에서 사용된다. 이들 두 더미층은 더미 게이트 유전체층 및 더미 게이트 전극층으로 구성된 게이트 스택을 형성하도록 에칭된다. 스페이서(108) 및 확산 영역(106)은 또한 게이트 스택의 대향 측면 상에 형성된다. ILD 층(110a)은 게이트 스택, 스페이서(108), 및 확산 영역(106) 위에 증착된다. ILD 층(110a)은 더미 전극층을 노출시키도록 평탄화된다.
그 다음, 더미 전극층 및 더미 게이트 유전체층은 하나 이상의 에칭 프로세스를 사용하여 제거된다. 더미층의 제거는 스페이서(108) 사이의 트렌치를 생성한다. 기판(100)은 트렌치의 하부면을 형성한다. 새로운 하이 k 게이트 유전체층(104)은 화학적 기상 증착 프로세스 또는 원자층 증착 프로세스를 사용하여 트렌치 내로 증착된다. 도 3a에서 도시된 바와 같이, 하이 k 게이트 유전체층(104)은 트렌치의 하부 및 측벽을 따라 증착되어서, "U"자 형상의 게이트 유전체층(104)을 형성한다. 그 다음, 금속 게이트 전극층(102)은 하이 k 게이트 유전체층(104)의 최상부에 증착된다. 금속 게이트 전극(102)을 형성하기 위한 프로세스는 당해 기술 분야에서 잘 알려져 있다.
본 발명의 실시예에 따라, 최종 금속 게이트 전극(102)은 트렌치 전체를 채우지 않는다. 일 실시예에서, 금속 게이트 전극(102)은 트렌치 전체를 초기에 채울 수 있지만, 후속 에칭 프로세스가 금속 게이트 전극(102)을 리세싱하는데 사용될 것이다. 다른 실시예에서, 금속 게이트 전극 증착 프로세스는 금속 게이트 전극(102)으로 트렌치를 오직 부분적으로만 채운다. 양쪽 실시예에서, 트렌치는 스페이서(108) 사이의 최종 금속 게이트 전극(102) 위에 남아있다.
마지막으로, 절연 재료 증착 프로세스는 스페이서(108) 사이에서 트렌치를 채우는 블랭킷 층의 절연 재료를 증착하는데 사용된다. 화학 기계적 평탄화 프로세스와 같은, 폴리싱 프로세스는 또한 절연 재료 층을 폴리싱하고 스페이서(108)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이 초과 절연의 제거는 스페이서(108) 내에 실질적으로 구속된 절연 캡층(300)을 산출한다. 도 3a에서 도시된 바와 같이, 절연 캡(300)은 또한 게이트 유전체층(104)의 측벽 부분 내에 구속된다.
도 3b는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에서 정확하게 정렬된 트렌치 콘택(200)을 도시한다. 도 3c는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 형성된 오정렬된 트렌치 콘택(200)을 도시한다. 다시 한번, 오정렬된 트렌치 콘택(200)의 일부분은 게이트 전극(102) 위에 직접 위치된다. CTG 단락은 절연 캡층(300)의 사용에 기인하여 회피되고, 이는 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킨다.
도 4a 내지 도 4c는 도 3a의 트랜지스터 상에서의 약간의 변형을 도시한다. 도 4a에서, "U"자 형상의 게이트 유전체층(104)을 갖는 트랜지스터를 형성하기 위해 교체 게이트 프로세스가 다시 사용된다. 게이트 전극층(102) 및 게이트 유전체층(104)은 도 3a에 대해 상기 상세된 동일한 프로세스를 사용하여 초기에 형성된다. 도 3a와는 다르게, 이 실시예에서, "U"자 형상의 게이트 유전체층(104) 및 금속 게이트 전극(102) 모두는 절연 캡층(300)의 제조 이전에 리세싱된다. 하나 이상의 에칭 프로세스는 양쪽 구조를 리세싱하는데 사용될 수 있다. 절연 캡(300)은 또한 도 3a에 대해 상기 서술된 동일한 프로세스를 사용하여 생성되고, 도 4a에서 도시된 바와 같이, 게이트 전극(102) 및 게이터 유전체층(104)의 부분 모두의 최상부에 위치된다. 도 4b는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 정확하게 정렬된 트렌치 콘택(200)을 도시한다. 도 4c는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 형성된 오정렬된 트렌치 콘택(200)을 도시한다. 다시 한번, 오정렬된 트렌치 콘택(200)의 일부부은 게이트 전극(102) 위에 직접 위치된다. CTG 단락은 절연 캡층(300)의 사용에 기인하여 회피되고, 이는 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킨다.
도 5a 내지 도 5f는 MOS 트랜지스터에 의해 사용될 수 있는 대안 절연 캡층의 제조를 도시한다. 초기에, 도 5a는 더미 게이트 전극(500) 및 더미 게이트 유전체층(502)을 포함하는 두 MOS 트랜지스터를 도시한다. 또한 실리콘 질화물로 일반적으로 형성된 스페이서(108)의 쌍이 도시된다.
본 발명의 실시예에 따라, 더미 게이트 전극층(500) 및 스페이서(108) 모두를 부분적으로 리세싱하도록 하나 또는 다수의 에칭 프로세스가 수행된다. 듀얼 리세스(dual recess)가 도 5b에서 도시된다. 더미 게이트 전극(500)을 리세싱하는데 사용된 에칭 화학물질은 스페이서(108)를 리세싱하는데 사용된 에칭 화학물질과는 상이할 수 있다. 사용된 에칭 프로세스는, 습식 에칭, 건식 에칭, 또는 이들의 조합이 될 수 있다. 더미 게이트 전극(500) 및 스페이서(108)가 리세싱될 때, 트렌치(503a)는 ILD 층(110a) 내에 형성되고 여기서 더미 게이트 전극(500) 및 스페이서(108)의 상부 표면은 트렌치의 하부(bottom)를 형성한다.
도 5c로 이동하면, 더미 게이트 유전체(502)뿐만 아니라 더미 게이트 전극(500)을 완전하게 제거하기 위해 하나 이상의 에칭 프로세스가 수행된다. 더미 게이트 전극(500) 및 더미 게이트 유전체를 완전하게 제거하기 위한 에칭 프로세스는 당해 기술 분야에서 잘 알려져 있다. 다시 한번, 이들 에칭은, 습식, 건식, 또는 이들의 조합이 될 수 있다. 도 5c에서 도시된 바와 같이, 트렌치(503a)는 이제 더욱 깊어지고 트렌치(503a)의 상부에서는 상대적으로 넓고 트렌치(503a)의 하부에서 상대적으로 좁은 단면 프로파일을 갖는다. 더미 게이트 전극(500) 및 더미 게이트 유전체(502) 이들 전체가 제거되고, 이렇게 함으로써 기판(100)의 상부를 노출시킨다.
도 5d에서, 게이트 유전체층(104) 및 금속 게이트 전극층(102)이 트렌치(503a)에 증착된다. CVD 또는 ALD 프로세스와 같은, 컨포멀 증착 프로세스(conformal deposition process)는, 일반적으로 게이트 유전체층(104)의 증착을 위해 사용되고, 트렌치(503a)의 측벽 및 하부면을 커버하는 컨포멀 유전체층(104)을 초래한다. 금속 게이트 전극층(102)은 트렌치(503a)의 나머지를 채운다. 본 발명의 일부 실시예에서, 금속 게이트 전극층(102)은 두 개 이상의 금속층, 예를 들어, 일함수 금속층 및 충진 금속층으로 구성될 수 있다.
대체 금속 게이트 프로세스 공정에서, 특히 22㎚ 이하의 게이트 폭을 갖는 트랜지스터에 대해 좁은 게이트 트렌치를 금속 게이트 재료로 채우는 것은 매우 도전적인 과제이다. 도 5a 내지 도 5d에서 설명된 프로세스 흐름은 하부에서 좁은 트렌치 폭에 영향을 주는 것 없이 상부에서 트렌치 개구를 확장시킴으로써 진성 충진 특성(intrinsic fill characteristic)을 향상시킨다. 따라서, 트렌치(503a)의 단면 프로파일은, 상부에서 상대적으로 넓은 개구를 갖고, 더 적은 보이드 또는 다른 결점을 개선시킨 금속 게이트 전극 증착을 초래한다.
그 다음, 금속 게이트 전극층(102) 및 게이트 유전체층(104)은 도 5e에서 도시된 바와 같이 리세싱되어 트렌치(503b)를 형성한다. 다시 한번, 하나 이상의 에칭 프로세스는, 습식 또는 건식이고, 게이트 전극층(102) 및 게이트 유전체층(104) 모두를 리세싱하는데 사용될 수 있다. 사용된 에칭 프로세스는 ILD 층(110a)에 대해 선택적이어야 한다. 금속 게이트 전극(102)은 이의 상부 표면이 스페이서(108)의 상부 표면과 평평하거나 아래에 있을 때까지 리세싱된다. 도 5d에서 금속 게이트 전극(102)의 부분이 스페이서(108)의 상부에 있지만, 도 5e에서 금속 게이트(102)의 리세싱 이후에 스페이서(108)의 상부 위에 남아있는 금속 게이트 전극(102)의 부분이 없다는 것은 중요하다. 이는 스페이서(108)의 최상부에 남아있는 금속 게이트 전극(102)의 임의의 부분이 결국 오정렬된 트렌치 콘택에 CTG 단락을 형성할 수 있기 때문이다.
도 5f로 이동하면, 절연 재료 증착 프로세스는 트렌치(503b)를 채우고 폴리싱 프로세스는 절연 재료층을 폴리싱하고 트렌치(503b)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이는 트렌치(503b) 내에 실질적으로 포함된 절연 캡층(504)을 산출한다. 절연 캡층(504)은 스페이서(108)의 위에서 측면으로 연장하여 버섯 상부의 모양을 갖는다. 절연 캡층(504)은 게이트 스페이서(108) 위로 연장함으로써 콘택-게이트 마진(contact-to-gate margin)을 개선시킨다. 절연 캡층(504)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 산화 금속, 및 로우 k 유전체 재료를 포함하지만, 이제 제한되지 않는다.
도 5g는 절연 캡층(504)을 커버하고 제 1 ILD 층(110a)의 최상부에 위치한 추가 ILD 층(110b)의 증착을 도시한다. 도 5h는 ILD 층(110a 및 110b)을 통해 확산 영역(106)에까지 제조된 트렌치 콘택(200)을 도시한다. 도 5h의 트렌치 콘택(200)은 인접 트랜지스터의 스페이서(108) 사이에 정확하게 정렬된다.
도 5i는 오정렬된 트렌치 콘택(200)을 도시한다. 도시된 바와 같이, 트렌치 콘택(200)이 금속 게이트 전극(102)의 상부에 위치될지라도, 절연 캡층(504)은 금속 게이트 전극(102)을 보호하고 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킴으로써 CTG 단락을 형성하는 것으로부터 방지한다.
절연 캡층(504)에 의해 제공된 다른 장점은 도 1a와 관련하여 상기 논의된 기생 캐패시턴스 이슈에 관한 것이다. 기생 캐패시턴스 이슈는 일 측면으로는 트렌치 콘택(200) 및 확산 영역(106) 사이, 그리고, 다른 측면으로는 게이트 전극(102)과의 상대적으로 비좁은 공간에 의해 야기되었다. 스페이서(108)는 트렌치 콘택(200)/확산 영역(106)과 게이트 전극(102) 사이에 대부분의 분리를 제공하기 위한 것이지만, 실리콘 질화물과 같은, 종래의 스페이서 재료는 이 기생 캐패시턴스를 감소시키는데 거의 도움이 되지 않는다. 그럼에도 불구하고, 트렌치 콘택(200)에 대한 콘택 트렌치 개구를 생성하는 에칭 프로세스는 실리콘 질화물에 대해 선택적이기 때문에, 실리콘 질화물이 여전히 사용된다.
본 발명의 실시예에 따라, 실리콘 질화물 외의 재료가 스페이서(108)에서 사용될 수 있다. 여기서, 측면으로 연장한 절연 캡층(504)은 트렌치 콘택(200)을 제조하기 위해 사용된 에칭 프로세스 중에 아래의 스페이서(108)를 보호한다. 이들 에칭 프로세스는 일반적으로 이방성 프로세스(anisotropic process)이고, 따라서, 에칭 화학물질은 절연 캡층(504)에 대해 선택적이어야만 할 필요가 있다. 절연 캡층(504)은 또한 아래의 스페이서(108)를 차폐(shield)할 수 있다. 따라서, 이방성 프로세스에서, 절연 캡층(504)의 사용은 에칭 화학물질이 스페이서(108)에서 사용된 재료에 대해 반드시 선택적이 되어야할 필요가 없음을 의미한다. 이는 스페이서 재료의 선택에 대한 임의의 제약을 제거하고 캐패시턴스에 대해 최적화된 재료의 사용을 가능하게 한다. 예를 들어, 기생 캐패시턴스에 관한 이슈를 감소시키기 위해 실리콘 산질화물(SiON), 탄소 도핑된 실리콘 산질화물(SiOCN), 또는 로우 k 유전체 재료와 같은 재료가 스페이서(108)에서 사용될 수 있다.
도 6a 내지 도 6f는 본 발명의 실시예에 따라 절연 캡층과 함께 계단형(stepped) 금속 게이트 전극의 형성을 도시한다. 초기에, 도 6a는 더미 게이트 전극(500) 및 더미 게이트 유전체층(502)을 포함하는 두 MOS 트랜지스터를 도시한다. 도 6b로 이동하면, 하나 이상의 에칭 프로세스는 더미 게이트 유전체(502)뿐만 아니라 더미 게이트 전극(500)을 완전하게 제거하기 위해 수행된다. 더미 게이트 전극(500) 및 더미 게이트 유전체를 완전하게 제거하기 위한 에칭 프로세스는 당 해 기술 분야에서 잘 알려져 있다. 더미 게이트 전극(500) 및 더미 게이트 유전체층(502) 이들 전체가 제거되고, 이렇게 함으로써, 기판(100)의 상부를 노출시킨다.
도 6c는 듀얼 금속 게이트 전극층, 컨포멀 금속 게이트 전극층(102a) 및 컨포멀하거나 컨포멀 하지 않을 수 있는 제 2 금속층(102b)의 증착을 도시한다. 초기 금속 게이트 전극층(102a)은 화학적 기상 증착 또는 원자층 증착과 같은 컴포멀 증착 프로세스를 사용하여 증착될 수 있다. 물리적 기상 증착 또는 스퍼터링과 같은, 다른 프로세스가 또한 사용될 수 있다. 제 2 금속 게이트 전극(102b)은 화학적 기상 증착, 원자층 증착, 물리적 기상 증착, 스퍼터링, 또는 균등한 프로세스, 예를 들어, 전기도금 또는 무전해 도금과 같은, 종래의 증착 프로세스를 사용하여 증착되는데 왜냐하면 컨포멀 층은 층(102b)에 대해 요구되지 않기 때문이다.
초기 금속 게이트 전극층(102a)은 통상적으로 일함수 금속 층이고 상기 설명된 임의의 일함수 금속을 사용하여 형성될 수 있다. 제 2 금속 게이트 전극층(102b)은 제 2 일함수 금속 층이 될 수 있거나 알루미늄, 텅스텐, 또는 구리와 같은 낮은 레지스턴스(resistance) 충진 재료층이 될 수 있다. 본 발명의 실시예에 따라, 금속 게이트 전극(102a)에서 사용된 금속은 금속 게이트 전극(102b)에서 사용된 금속과는 상이한 에칭 속성을 갖는다.
도 6d로 이동하면, 내부에 절연 캡층이 제조될 수 있는 트렌치(600)를 형성하기 위해 듀얼 금속 게이트 전극층(102a 및 102b)이 에칭되고 리세싱된다. 본 발명의 실시예에 따라, 에칭 프로세스는 금속 층(102b) 보다 더 큰 부분의 금속 층(102a)을 제거한다. 도 6d에서 도시된 바와 같이, 이는 금속 게이트 전극(102)에 대해 계단형 또는 불릿형(bulleted) 프로파일을 산출한다. 전체 금속 게이트 전극(102)의 중간 부분은 전체 금속 게이트 전극(102)의 바깥쪽 에지 부분 보다 상대적으로 더 두껍다. 다르게 말하면, 금속 게이트 전극(102)의 중간 부분은 금속 게이트 전극(102)의 측면 부분보다 상대적으로 더 큰 높이를 갖는다. 금속 게이트 전극(102)에 대한 이 계단형 프로파일(stepped profile)은 도 6f에서 이하에 설명된 바와 같이 장점을 제공한다.
일 실시예에서, 단일 에칭 프로세스가 사용되어 금속 게이트 전극층(102b) 보다 더 빠른 속도로 금속 게이트 전극층(102a)을 에칭한다. 즉, 에칭 화학물질은 금속 게이터 전극(102b)에 대해 더 선택적이다. 다른 실시예에서, 두 에칭 프로세스를 사용하되, 하나는 금속층(102a)에 대해 다른 하나는 금속층(102b)에 대해 사용될 수 있다. 두 에칭 프로세스가 사용된다면, 금속층(102a)의 더 큰 부분은 금속층(102b)에 대해 제거되어야만한다. 따라서, 일 실시예에서, 두 에칭 프로세스 중 첫 번째는 금속층(102b)에 대해 선택적이 될 수 있고, 두 에칭 프로세스 중 두 번째는 금속층(102a)에 대해 선택적이 될 수 있다. 사용된 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 양쪽의 조합이 될 수 있다. 금속의 임의의 쌍이 금속층(102a 및 102b)에서 사용되고, 두 금속 사이를 구별짓는 습식 또는 건식 화학적 에칭을 찾는 것이 가능함이 이들 당업자에게 의해 이해될 것이다.
도 6e에서 도시된 바와 같이, 절연 재료 증착 프로세스는 트렌치(600)를 채우고, 폴리싱 프로세스는 절연 재료층을 폴리싱하고 트렌치(600)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이는 트렌치(600) 내에 실질적으로 포함된 절연 캡층(602)을 산출한다. 절연 캡층(602)은 금속 게이트 전극(102)의 계단형 프로파일에 기인하여 이의 바깥쪽 에지에서 상대적으로 두껍고 이의 중간 부분에서 상대적으로 얇다. 절연 캡층(602)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 금속 산화물, 및 로우 k 유전체 재료를 포함하는 재료로 형성될 수 있지만, 이제 제한되지 않는다.
도 6f는 오정렬된 트렌치 콘택(200)을 도시한다. 도시된 바와 같이, 트렌치 콘택(200)이 금속 게이트 전극(102)의 상부에 위치될지라도, 절연 캡층(602)은 금속 게이트 전극(102)을 보호하고 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킴으로써 CTG 단락을 형성하는 것으로부터 방지한다. 금속 게이트 전극(102)의 계단형 프로파일은 적어도 두 가지 장점을 제공한다. 첫 번째, 계단형 프로파일은 금속 게이트 전극(102)과 트렌치 콘택(200) 사이에 위치될 절연 캡층(602)의 두꺼운 부분을 야기하고, 이렇게 함으로써 강한 전기적 격리를 제공한다. 두 번째, 계단형 프로파일은, 금속 게이트 전극(102)의 중간 부분이 두꺼운 채로 남아있게 하여, 이의 금속 함량을 증가시킴으로써 금속 게이트 전극(102)의 전기적 레지스턴스를 낮춘다. 본 발명의 다양한 실시예에서, 계단형 프로파일은 오정렬된 트렌치 콘택(200)으로부터 이의 전기적 격리를 유지하면서 금속 게이트 전극(102)의 볼륨 또는 중간 부분의 폭을 최대화시키도록 시도함으로써 최적화될 수 있다. 일부 실시예에서, 이는 금속 게이트 전극(102b)의 크기 또는 두께를 증가시킴으로써 완료될 수 있다. 추가 실시예에서, 이는 계단형 프로파일을 더 정교하게 맞추기(tailor) 위해 두 개 이상의 금속 게이트 전극층을 사용하여 수행될 수도 있다.
본 발명의 다른 실시예에 따라, 도 7a 내지 도 7c는 도 5f의 광폭 절연 캡층(wide insulator-cap layer)(504)을 도 6d 내지 도 6f의 계단형 프로파일 금속 게이트 전극(102)과 조합한 MOS 트랜지스터의 제조를 도시한다. 도 5c에서 도시된 구조로 시작하면, 듀얼 금속 게이트 전극층은 도 7a에서 도시된 바와 같이 증착된다. 하나의 층은 컨포멀 금속 게이트 전극층(102a)이고 다른 층은 컨포멀 하거나 컨포멀 하지 않을 수 있는 제 2 금속층(102b)이다. 초기 금속 게이트 전극층(102a)은 통상적으로 일함수 금속층이고 제 2 금속 게이트 전극층(102b)은 제 2 일함수 금속층이거나 충진 금속층이 될 수 있다. 본 발명의 실시예에 따라, 금속 게이트 전극(102a)에서 사용된 금속은 금속 게이트 전극(102b)에서 사용된 금속과는 상이한 에칭 속성을 갖는다.
도 7b로 이동하면, 게이트 유전체층(104) 뿐만 아니라, 듀얼 금속 게이트 전극층(102a 및 102b)이 에칭되고 리세싱된다. 에칭 프로세스는 금속 게이트 전극(102b)에 대해 선택적이다. 도 7b에서 도시된 바와 같이, 이는 금속 게이트 전극(102)에 대해 계단형 프로파일을 산출한다. 전체 금속 게이트 전극(102)의 중간 부분은 전체 금속 게이트 전극(102)의 바깥쪽 에지 부분 보다 상대적으로 더 두껍다.
절연 물질은 또한 각각의 금속 게이트 전극(102)의 최상부에 절연 캡층(700)을 형성하기 위해 증착되고 평탄화된다. 이는 도 7c에서 도시된다. 오정렬된 트렌치 콘택(200)이 또한 도시된다. 금속 게이트 전극(102)의 계단형 프로파일은 절연 캡층(700)의 두꺼운 부분이 금속 게이트 전극(102)을 트렌치 콘택(200)으로부터 전기적으로 격리시키는 것을 허용한다. 계단형 프로파일은 또한 금속 게이트 전극(102)의 중간 부분이 두꺼운 채로 남아있게 하여, 이렇게 함으로써 전기적 레지스턴스를 감소시킨다. 이 실시예에서, 절연 캡층(700)은 리세싱된 스페이서(108) 위로 연장하고, 이렇게 함으로써 트렌치 콘택(200) 에칭 프로세스 중에 스페이서를 보호하고 트렌치 콘택(200)과 금속 게이트 전극(102) 사이의 기생 캐패시턴스를 감소시키기 위해 최적화된 재료가 스페이서(108)에서 사용되도록 허용한다.
도 8a 내지 도 8f는 콘택 측벽 스페이서(contact sidewell spacer)가 CTG 단락을 감소시키고 기생 캐패시턴스 이슈를 개선시키는데 사용되는 본 발명의 다른 실시예를 도시한다. 도 8a는 확산 영역(106)까지 ILD층(110a 및 110b)를 통해 에칭되어있는 콘택 트렌치 개구(800)를 도시한다. 상기 설명된 바와 같이, 콘택 에칭 개구(800)를 형성하는데 포토리소그래피 패터닝 및 에칭 프로세스가 사용된다.
콘택 트렌치 개구(800)의 하부에서 형성되는 실리사이드층(silicide layer)(802)이 도 8a에서 또한 도시된다. 실리사이드층(802)을 제조하기 위해, 스퍼터링 증착 프로세스 또는 ALD 프로세스와 같은, 종래의 금속 증착 프로세스는, 적어도 콘택 트렌치 개구(800)의 하부를 따라 컨포멀 금속층을 형성하는데 사용될 수 있다. 종종 콘택 트렌치 개구(800)의 측벽 상에 금속이 또한 증착될 것이다. 금속은 니켈, 코발트, 탄탈륨, 티타늄, 텅스텐, 백금, 팔라늄, 알루미늄, 이트륨, 에르븀(erbium), 이테르븀(ytterbium), 또는 임의의 다른 금속 중 하나 이상을 포함할 수 있고 이는 실리사이드를 위한 양호한 후보이다. 어닐링 프로세스는 또한 금속이 확산 영역(106)과 반응하고 실리사이드층(802)을 형성하도록 하기 위해 수행될 수 있다. 임의의 미반응 금속은 알려진 프로세스를 사용하여 선택적으로 제거될 수 있다. 실리사이드층(802)은 나중에 형성된 트렌치 콘택(200)과 확산 영역(106) 사이의 전기적 레지스턴스를 감소시킨다.
도 8b는 본 발명의 실시예에 따라, 콘택 트렌치 개구(800)의 측벽을 따라 형성된 콘택 측벽 스페이서(804)의 쌍을 도시한다. 콘택 측벽 스페이서(804)는 게이트 스페이서(108)의 제조와 유사한 증착 및 에칭 프로세스를 사용하여 형성될 수 있다. 예를 들어, 절연체의 컨포멀층은 콘택 트렌치 개구(800) 내에 증착될 수 있어서, 콘택 트렌치 개구(800)의 측벽 및 하부면을 따라 증착될 절연체를 초래한다. 절연체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 탄소 도핑된 실리콘 산질화물(SiOCN), 임의의 다른 산화물, 임의의 다른 질화물 또는 임의의 로우 k 유전체 재료가 될 수 있다. 그 다음, ILD층(110b)의 표면과 같은 다른 영역뿐만 아니라 콘택 트렌치 개구(800)의 하부로부터 절연체를 제거하는데 이방성 에칭 프로세스가 사용된다. 이는 도 8b에 도시된 콘택 측벽 스페이서(804)를 산출한다.
당업자에 의해 이해되는 바와 같이, 게이트 콘택을 형성하기 위해 금속 게이트 전극(102)까지의 비아(via)를 형성하는데 분리 패터닝 프로세스(a seperate patterning process)가 사용될 수 있다. 이 분리 패터닝 프로세스는 통상적으로 웨이퍼를 희생 감광 레지스트층(sacrificial photo-definable resist layer)으로 코팅하는 단계, 게이트 콘택을 에칭하는 단계, 그 다음 포토레지스트를 습식 또는 건식 세척 프로세스 또는 이들의 일부 조합으로 제거하는 단계를 포함할 것이다. 이 분리 패터닝 프로세스는 콘택 트렌치 개구(800)가 형성된 이후에 일반적으로 수행되고, 이는 첫 번째로 레지스트 코팅 그 다음 습식 또는 건식 세척 화학물질이 콘택 트렌치 개구(800)로 진입하고 실리사이드층(802)을 열화시킬 수 있다는 것을 의미한다. 따라서, 본 발명의 실시예에 따라, 스페이서(804)를 형성하기 위해 사용된 절연체의 컨포멀 층은 게이트 콘택을 위한 패터닝 프로세스 이전에 증착된다. 게이트 콘택이 패터닝된 이후가 될 때까지 컨포멀 층이 실리사이드 층(802)을 보호하는 위치에 남아있다. 그 다음 컨포멀층을 에칭하고 스페이서(804)를 형성하기 위해 상기 서술된 이방성 에칭이 수행될 수 있다.
콘택 측벽 스페이서(804)의 제조 이전에 실리사이드 층(802)이 형성되고, 이때는 콘택 트렌치 개구(800)가 이의 가장 큰 폭일 때라는 것에 유의해야한다. 콘택 측벽 스페이서(804)를 형성하기 이전에 실리사이드 층(802)을 형성함으로써, 더 낮은 진성 콘택 레지스턴스와 같이, 더 양호한 전기적 레지스턴스 속성을 제공하기 위해 상대적으로 더 광폭의 실리사이드층(802)이 형성될 수 있다. 콘택 측벽 스페이서(804)가 먼저 형성된다면, 그 다음 적은 확산 영역(106)이 실리사이드 제조 프로세스를 위해 노출될 것이고, 상대적으로 더 짧은 실리사이드층을 산출할 것이다.
도 8c에서 도시된 바와 같이, 금속 증착 프로세스는 콘택 트렌치 개구(800)를 채우고 트렌치 콘택(200)을 형성하기 위해 수행된다. 상기 언급된 바와 같이, 전기도금, 무전해 도금, 화학적 기상 증착, 물리적 기상 증착, 스퍼터링, 또는 원자층 증착과 같은, 금속 증착 프로세스는 임의의 금속 증착 프로세스가 될 수 있다. 사용된 금속은 텅스텐 또는 구리와 같이, 적합한 콘택 속성을 제공하는 임의의 금속이 될 수 있다. 금속 라이너(metal liner)는 종종 탄탈륨 또는 탄탈륨 질화물 라이너와 같은 금속 이전에 증착된다. CMP 프로세스는 임의의 초과 금속을 제거하고 트렌치 콘택(200)의 제조를 완료하기 위해 사용된다.
콘택 측벽 스페이서(804)는 게이트 전극(102)과 트렌치 콘택(200) 사이의 추가적인 보호층을 제공한다. 최종 트렌치 콘택(200)은 종래의 프로세스를 사용하여 형성된 트렌치 콘택(200) 보다 상대적으로 더 좁은 폭을 갖고, 이렇게 함으로써, CTG 단락의 가능성을 감소시킨다. 그리고 게이트 전극(102)과 트렌치 콘택(200) 사이의 추가적인 절연층은 기생 캐패시턴스를 감소시킨다.
도 8d 내지 도 8f는 콘택이 오정렬될 때 콘택 측벽 스페이서(804)의 제조를 도시한다. 도 8d는 확산 영역(106)까지 ILD층(110a 및 110b)을 통해 에칭되는 오정렬된 콘택 트렌치 개구(800)를 도시한다. 본 발명의 실시예에 따라, 절연 캡층(300)은 금속 게이트 전극(102)이 에칭 프로세스 중 노출로부터 보호한다. 콘택 트렌치 개구(800)의 하부에서 형성되는 실리사이드층(802)이 도 8d에서 또한 도시된다. 실리사이드층(802)에 대한 제조 프로세스가 상기에서 제공되었다.
도 8e는 본 발명의 실시예에 따라, 콘택 트렌치 개구(800)의 측벽을 따라 형성된 콘택 측벽 스페이서(804)의 쌍을 도시한다. 상기 설명된 바와 같이, 콘택 측벽 스페이서(804)는 절연체의 컨포멀 층을 증착하고 에칭함으로써 형성될 수 있다.
도 8f에서 도시된 바와 같이, 금속 증착 프로세스는 또한 콘택 트렌치 개구(800)를 채우고 트렌치 콘택(200)을 형성하기 위해 수행된다. 여기서 다시 한번, 콘택 측벽 스페이서(804)가 게이트 전극(102)과 트렌치 콘택(200) 사이에 추가적인 보호층을 제공한다. 콘택 측벽 스페이서(804)는 최종 트렌치 콘택(200)과 금속 게이트 전극(102) 사이에 추가 분리를 제공하고, 이렇게 함으로써 CTG 단락의 가능성을 감소시킨다. 그리고 게이트 전극(102)과 트렌치 콘택(200) 사이의 추가적인 절연층은 기생 캐패시턴스를 감소시킨다.
도 9a 내지 도 9d는 본 발병의 실시예에 따라 절연 캡층을 형성하기 위한 다른 프로세스를 도시한다. 도 9a는 금속 게이트 전극(102) 및 게이트 유전체층(104)을 갖는 두 MOS 트랜지스터를 도시한다. 게이트 전극층(102)은 일함수 금속층 및 충진 금속층과 같은, 두 개 이상의 층(미도시)을 포함할 수 있다. 도시된 게이트 유전체층(104)이 대체 금속 게이트 프로세스에 대응하지만, 다음의 프로세스는 또한 게이트 퍼스트 접근방식을 사용하여 형성된 트랜지스터와 함께 사용될 수 있다.
도 9a에서 도시된 바와 같이, 금속 게이트 전극(102)의 최상부에 금속 캡(900)이 형성된다. 본 발명의 실시예에 따라, 선택적인 증착 프로세스를 사용하여 금속 캡(900)이 형성된다. 일부 선택적인 증착 프로세스는, 무전해 도금 및 화학적 기상 증착을 포함하지만, 이에 제한되지 않는다. 선택적으로 증착될 수 있는 금속은 코발트, 니켈, 백금, 구리, 폴리실리콘, 텅스텐, 팔라듐, 은, 금 및 다른 귀금속을 포함하지만, 이제 제한되지 않는다. 당업자에 의해 이해되는 바와 같이, 무전해 프로세스 또는 CVD 프로세스가 사용되지는 여부의 선택은 금속 캡(900)에서 사용된 금속 게이트 전극(102) 및 특정 금속의 조성에 의존할 것이다. 일 예시에서, 금속 게이트 전극(102)의 상부 부분이 구리 금속으로 구성되었다면, 코발트 금속은 구리 상에 무전해로 증착될 수 있다. 다른 예시에서, 텅스텐 또는 폴리실리콘은 금속 게이트 전극(102)에서 사용되는 거의 모든 금속상에서 CVD에 의해 증착될 수 있다. 다른 예시에서, 금속 게이트 전극(102)의 상부 부분이 귀금속으로 구성된다면, 대부분의 금속은 귀금속 상에 무전해 프로세스를 사용하여 증착될 수 있다. 당업자에 의해 이해되는 바와 같이, 일반적으로, 무전해 프로세스는 기판 금속 및 증착될 금속 모두에 대해 귀금속을 필요로 한다. 따라서, 코발트, 니켈, 구리, 백금, 팔라듐, 금, 및 은과 같은 금속의 조합이 가능하다.
도 9b로 이동하면, ILD층(902)은 ILD(110a) 및 금속 캡(900) 위에 증착된 블랭킷이다. CMP 프로세스는 또한 ILD층(902) 및 금속 캡(900) 모두를 평탄화하는데 사용되고 이들의 상부 표면이 실질적으로 평평하게 되도록 한다. 이는 ILD 증착 이후에 금속 캡(900)의 상부 표면을 노출시키도록 완료된다.
그 다음, 도 9c에서 도시된 바와 같이, 에칭 프로세스가 ILD층(902) 내부로부터 금속 캡(900)을 제거하는데 사용된다. 일 실시예에서, 습식 에칭 화학물질은 금속 캡(900)을 제거하기 위해 도포(applied)될 수 있다. 본 발명의 실시예에 따라, 사용된 에칭 화학물질은 ILD층(902) 및 금속 게이트 전극(102) 모두에 대해 선택적이되어야만 한다. 이는 금속 캡(900)이 ILD층(902) 및 금속 게이트 전극(102)에 대해 최소한의 영향으로 제거되는 것을 가능하게 한다. 금속 캡(900)의 제거는 ILD층(902) 내의 보이드(904)를 산출한다.
도 9d로 이동하면, 실리콘층 질화물과 같은, 절연층은, 보이드(904)를 채우기 위해 증착되고 평탄화될 수 있고, 이렇게 함으로써 자가 정렬된 절연 캡층(906)을 형성한다. 이 절연층은 보이드(904)를 채우고 ILD층(902)을 커버하는 블랭킷층으로서 일반적으로 증착된다. 평탄화 프로세스는 또한 보이드(904)의 외부의 임의의 초과 재료를 제거하는데 사용된다. 이는 절연체를 보이드(904)에 구속시키고, 이렇게 함으로써 절연 캡층(906)을 형성한다. 절연 캡층(906)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 산화 금속, 및 로우 k 유전체 재료를 포함하지만, 이제 제한되지 않는다. 유일한 제약은 절연 캡층(906)에서 사용된 재료가 ILD층(902)에서 사용된 재료와 유사하지 않다는 것이다.
도 10a 내지 도 10g는 트렌치 콘택(200)의 최상부에 자가 정렬된 금속 스터드(metal stud) 및 금속 게이트 전극(102)으로부터 금속 스터드를 더 절연시키는 절연 스페이서의 쌍을 형성하기 위한 프로세스를 도시한다. 도 10a는 금속 게이트 전극(102) 및 게이트 유전체층(104)를 갖는 두 MOS 트랜지스터를 도시한다. 트렌치 콘택(200)은 두 MOS 트랜지스터 사이에 형성된다.
도 10a에서 도시된 바와 같이, 금속 캡(900)은 트렌치 콘택(200)의 최상부에 형성된다. 본 발명의 실시예에 따라, 선택적인 증착 프로세스를 사용하여 금속 캡(900)이 형성된다. 상기 언급된 바와 같이, 선택적인 증착 프로세스는, 무전해 도금 및 화학적 기상 증착을 포함하지만, 이에 제한되지 않는다. 금속 게이트 전극(102)고 함께 사용하기 위한 상기 서술된 동일 금속 및 프로세스는 또한 여기에서 트렌치 콘택(200)과 함께 사용될 수 있다. 금속 캡(900)에서 사용된 선택적인 증착 프로세스 및 사용된 금속은 트렌치 콘택(200)에서 사용된 금속에 의존할 것이다.
본 발명의 실시예에 따라, 트렌치 콘택(200) 상에서만 금속을 증착시키고 금속 게이트 전극(102) 상에서는 증착시키지 않는 선택적인 증착 프로세스가 선택된다. 이는 트렌치 콘택(200) 및 금속 게이트 전극(102)에서 상이한 타입의 금속을 사용함으로써 달성될 수 있다. 예를 들어, 알루미늄이 금속 게이트 전극(102)에서 사용되고 귀금속이 트렌치 콘택(200)에서 사용된다면, 트렌치 콘택(200)에서 귀금속 상에서만 금속 캡(900)을 증착시키는데 선택적인 증착 프로세스가 사용될 수 있다. 상기 서술된 귀금속의 동일 조합이 또한 여기에서 적용될 것이다. 본 발명의 일부 실시예에서, 알루미늄, 텅스텐, 몰리브덴(molybdenum), 티타늄, 탄탈륨, 티타늄 질화물, 또는 폴리실리콘과 같은 액티브 금속이 금속 게이트 전극(102)에서 사용되고, 코발트, 니텔, 구리, 백금, 팔라듐, 금, 및 은과 같은 귀금속이 트렌치 콘택(200)에서 사용될 수 있다.
도 10b로 이동하면, ILD층(902)은 ILD(110a) 및 금속 캡(900) 위에 증착된 블랭킷이다. CMP 프로세스는 또한 ILD층(902) 및 금속 캡(900) 모두를 평탄화시키는데 사용되고 이들의 상부 표면을 실질적으로 평평하게 되도록 한다. 이는 ILD 증착 이후에 금속 캡(900)의 상부 표면을 노출시키도록 완료된다.
그 다음, 도 10c에서 도시된 바와 같이, ILD층(902) 내부로부터 금속 캡(900)만을 제거하는데 에칭 프로세스가 사용된다. 사용된 에칭 화학물질은 ILD층(902) 및 트렌치 콘택(200) 모두에 대해 선택적이 되어야만 한다. 이는 ILD층(902) 및 트렌치 콘택(200)에 대해 최소한의 영향으로 금속 캡(900)이 제거되는 것을 가능하게 한다. 금속 캡(900)의 제거는 ILD층(902) 내에 보이드(904)를 산출한다.
도 10d로 이동하면, 절연층(906)은 ILD층(902) 위와 보이드(904) 내부에 증착된 블랭킷이 될 수 있다. 절연층(906)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 금속 산화물, 및 로우 k 유전체 재료를 포함하지만, 이제 제한되지 않고, ILD층(902)에서 사용된 재료와 동일하거나 유사한 재료를 포함한다.
그 다음, 이방성 에칭 프로세스와 같은 에칭 프로세스는 절연층(906)을 에칭(etch down)하고 스페이서(1000)를 형성하기 위해 적용된다. 이는 도 10e에서 도시된다. 에칭 프로세스는 또한 두 스페이서(1000) 사이에 트렌치(1002)를 생성한다.
도 10f로 이동하면, 스페이서(1000) 사이 및 트렌치 콘택(200) 최상부의 트렌치(1002)에 자가 정렬된 금속 스터드(1004)를 증착시키는데 금속 증착 프로세스가 사용된다. 일부 실시예에서, 이 금속 증착 프로세스는 다른 선택적인 증착 프로세스가 될 수 있고, 반면 다른 실시예에서, 이 금속 증착 프로세스는 선택적인 프로세스가 될 필요가 없다. 마지막으로, 도 10g에서 도시된 바와 같이, 절연층은 ILD층(1006)을 형성하기 위해 증착되고 평탄화될 수 있다. 금속 스터드(1004)의 상부는 또한 ILD층(1006)과 평행하게 되도록 평탄화된다. 본 발명의 실시예에 따라, 자가 정렬된 금속 스터드(1004)는 스페이서(1000)에 의해 게이트에 대한 단락으로부터 방지된다.
따라서, 여기에 설명된 본 발명의 실시예는 게이트에 대해 자가 정렬된 에칭 중단 구조(etch stop structure)를 형성하고 콘택 에칭이 게이트와 콘택 사이의 단락을 야기하도록 게이트 전극을 노출시키는 것을 방지한다. 콘택-게이트 단락은 게이트 전극을 씌우는(overlaying) 콘택 패턴의 경우에서도 방지된다. 본 발명의 실시예는 또한 트렌치 콘택과 게이트 전극 사이의 기생 캐패시턴스, 유전 파괴(dielectric breakdown) 또는 콘택으로부터 게이트까지의 직접 단락 (direct short), 및 게이트 콘택 패터닝 동안 실리사이드 콘택의 열화와 같은 문제점을 다룬다.
따라서, 절연 캡층의 사용은 자가 정렬된 콘택을 가능하게하고, 강건한 제조가능 프로세스(robust manufacturable process)를 제공한다. 본 발명은 패터닝 제한에 대해 더욱 강건한 더 광폭 콘택의 초기 패터닝을 가능하게 한다. 더 광폭 콘택은 또한 실리사이드 관통 콘택 프로세스 공정(silicide-through-contact process flow)에 바람직하다. 이는 콘택-게이트 단락에서 주요 수율 제한자를 제거할뿐만 아니라, 또한 콘택 패터닝에 대한 주요 제약을 완화하고 더 큰 가변성을 허용한다. 리소그래피 관점에서, 절연 캡층의 사용은 레지스트레이션 윈도우를 증가시키고 더 큰 임계 치수 가변성을 허용한다. 에칭 관점에서, 절연 캡층의 사용은 MOS 트랜지스터에 대한 제조 프로세스가 상이한 프로파일, 상이한 임계 치수, 및 트렌치 콘택 형성 중 ILD의 오버 에칭(over-etching)에 대해 더욱 잘 견디게(tolerant)이게 한다.
요약서에서 설명된 것을 포함하여, 본 발명의 도시된 실시예의 상기 설명은, 완전하게 되거나 개시된 측정 형식에 본 발명을 제한하기 위한 것이 아니다. 여기에 설명된 본 발명의 특정 실시예 및 예시는 도시의 목적을 위한 것이지만, 당업자에게 인식되는 바와 같이, 본 발명의 범위 내에서 다양한 균등 범위의 수정이 가능하다.
상기 자세한 설명을 고려하여 본 발명에 대해 이들 수정이 이루어질 수 있다. 다음의 청구항에서 사용된 용어는 명세서 및 청구항에서 개시된 특정 실시예로 본 발명을 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 청구항 해석에 대해 확립된 원칙에 따라 해석되어야하는 것이다. 다음의 청구항에 의해 전체적으로 결정되어야 한다.
100 : 기판 101 : MOS 트랜지스터
102a,102b : 게이트 전극 104 : 게이트 유전체층
106 : 확산 영역 108,1000 : 스페이서
110a,110b,902,1006 : ILD층 200 : 트렌치 콘택
300,504,602,700,906 : 절연 캡층 503a,1002 : 트렌치
500 : 더미 게이트 전극 502 : 더미 게이트 유전체층
800 : 콘택 트렌치 개구 802 : 실리사이드층
804 : 콘택 측벽 스페이서 900 : 금속 캡
904 : 보이드 906 : 절연층
1004 : 금속 스터드

Claims (8)

  1. 집적 회로 구조를 제조하는 방법으로서,
    실리콘을 포함하는 기판을 형성하는 단계와,
    상기 실리콘을 포함하는 기판 위에 게이트 구조를 형성하는 단계 - 상기 게이트 구조는 게이트 유전체 및 게이트 전극을 포함함 - 와,
    상기 게이트 구조의 제 1 측면에 인접한 제 1 유전체 게이트 스페이서를 형성하는 단계와,
    상기 게이트 구조의 제 2 측면에 인접한 제 2 유전체 게이트 스페이서를 형성하는 단계와,
    상기 게이트 구조의 상기 제 1 측면의 제 1 소스 또는 드레인 영역을 형성하는 단계와,
    상기 게이트 구조의 상기 제 2 측면의 제 2 소스 또는 드레인 영역을 형성하는 단계와,
    상기 제 1 소스 또는 드레인 영역 상에 전도성 콘택 구조를 형성하는 단계와,
    상기 게이트 구조의 상면 전체 및 상기 제 1 유전체 게이트 스페이서와 상기 제 2 유전체 게이트 스페이서의 적어도 일부분 위에 제 1 유전체층을 형성하는 단계와,
    상기 제 1 유전체층에 개구(opening)를 형성하는 단계 - 상기 개구는 상기 전도성 콘택 구조 위에 있고, 상기 개구의 제 1 측벽 및 상기 개구의 제 2 측벽은 상기 제 1 유전체 게이트 스페이서 및 상기 제 2 유전체 게이트 스페이스의 상부에 각각 형성됨 - 와,
    상기 제 1 유전체층 상 및 상기 제 1 유전체층의 상기 개구 내에 절연층을 형성하는 단계와,
    상기 절연층을 에칭하여 상기 제 1 유전체층의 상기 개구의 제 1 측벽을 따라 구비된 제 1 유전체 콘택 스페이서를 형성하고, 상기 제 1 유전체층의 상기 개구의 제 2 측벽을 따라 구비된 제 2 유전체 콘택 스페이서를 형성하며, 상기 콘택 구조의 일부분을 노출하는 단계와,
    상기 제 1 유전체 콘택 스페이서와 상기 제 2 유전체 콘택 스페이서 사이에 금속 구조를 형성하는 단계 - 상기 금속 구조는 상기 전도성 콘택 구조의 상기 일부분과 접촉함 - 와,
    상기 제 1 유전체층 상 및 위에 제 2 유전체층을 형성하는 단계를 포함하되,
    상기 제 2 유전체층은 상기 금속 구조의 최상부 표면(top surface)과 동일 평면에 있는 최상부 표면을 갖는
    방법.
  2. 제 1 항에 있어서,
    상기 금속 구조를 형성하는 단계는
    상기 제 1 유전체 콘택 스페이서와 상기 제 2 유전체 콘택 스페이서 사이에 금속층(metal)을 형성하는 단계 - 상기 금속층은 상기 제 1 유전체층의 상부 및 위에 더 형성됨 - 와,
    상기 금속층을 평탄화하여 상기 금속 구조를 형성하는 단계를 포함하는
    방법.
  3. 제 1 항에 있어서,
    상기 금속 구조 및 상기 제 2 유전체층을 형성하는 단계는
    상기 제 1 유전체 콘택 스페이서와 상기 제 2 유전체 콘택 스페이서 사이에 금속층을 형성하는 단계 - 상기 금속층은 상기 제 1 유전체층의 상부 및 위에 더 형성됨 - 와,
    상기 제 1 유전체층 위에 제 2 절연층을 형성하는 단계 - 상기 제 2 절연층은 개구를 가지고, 상기 금속은 상기 개구 내에 있음 - 와,
    상기 제 2 절연층 및 상기 금속층을 평탄화(planarizing)하여 상기 금속 구조 및 상기 제 2 유전체층을 형성하는 단계를 포함하는
    방법.
  4. 제 1 항에 있어서,
    상기 금속 구조 및 상기 제 2 유전체층을 형성하는 단계는
    상기 제 1 유전체 콘택 스페이서와 상기 제 2 유전체 콘택 스페이서 사이에 금속층을 형성하는 단계 - 상기 금속층은 상기 제 1 유전체층의 일부분 상부 및 위에 더 형성됨 - 와,
    상기 제 1 유전체층 및 상기 금속층 위에 제 2 절연층을 형성하는 단계와,
    상기 제 2 절연층 및 상기 금속층을 평탄화하여 상기 금속 구조 및 상기 제 2 유전체층을 형성하는 단계를 포함하는
    방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 전도성 콘택 구조는 상기 게이트 구조의 상기 게이트 전극의 최상부 표면과 동일 평면에 있는 최상부 표면을 갖는
    방법.
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