JP2001308323A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001308323A JP2001308323A JP2000126358A JP2000126358A JP2001308323A JP 2001308323 A JP2001308323 A JP 2001308323A JP 2000126358 A JP2000126358 A JP 2000126358A JP 2000126358 A JP2000126358 A JP 2000126358A JP 2001308323 A JP2001308323 A JP 2001308323A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- semiconductor device
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴのゲート電極と、ソース・ドレ
イン用の半導体領域との間に生じるフリンジ容量を低減
する。 【解決手段】 半導体基板１に設けられたＭＩＳＦＥＴ
Ｑのゲート電極５の側面に順テーパを形成する。
イン用の半導体領域との間に生じるフリンジ容量を低減
する。 【解決手段】 半導体基板１に設けられたＭＩＳＦＥＴ
Ｑのゲート電極５の側面に順テーパを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、電界効果トランジスタを有する半導
体装置の製造技術に適用して有効な技術に関するもので
ある。
技術に関し、特に、電界効果トランジスタを有する半導
体装置の製造技術に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】本発明者が検討した技術によれば、通
常、電界効果トランジスタのゲート電極は、その側面が
半導体基板の主面に対してほぼ垂直となるように加工さ
れている。すなわち、ゲート電極の断面形状は長方形
（または正方形）状になっている。なお、電界効果トラ
ンジスタについては、例えば社団法人 応用物理学会
１９９９年１１月１０日発行「応用物理 第６８巻 第
１１号」ｐ１２５８〜ｐ１２６２に記載があり、ゲート
電極配線技術について開示されている。
常、電界効果トランジスタのゲート電極は、その側面が
半導体基板の主面に対してほぼ垂直となるように加工さ
れている。すなわち、ゲート電極の断面形状は長方形
（または正方形）状になっている。なお、電界効果トラ
ンジスタについては、例えば社団法人 応用物理学会
１９９９年１１月１０日発行「応用物理 第６８巻 第
１１号」ｐ１２５８〜ｐ１２６２に記載があり、ゲート
電極配線技術について開示されている。
【０００３】
【発明が解決しようとする課題】ところが、断面が長方
形（または正方形）状のゲート電極技術においては、以
下の課題があることを本発明者は見出した。
形（または正方形）状のゲート電極技術においては、以
下の課題があることを本発明者は見出した。
【０００４】すなわち、ゲート絶縁膜が薄膜化している
現在、ゲート電極の側面とソース・ドレイン用の半導体
領域との間に発生するフリンジ容量が及ぼす影響が大き
くなり、素子動作速度が低下する課題がある。
現在、ゲート電極の側面とソース・ドレイン用の半導体
領域との間に発生するフリンジ容量が及ぼす影響が大き
くなり、素子動作速度が低下する課題がある。
【０００５】本発明の目的は、電界効果トランジスタの
ゲート電極と、ソース・ドレイン用の半導体領域との間
に生じるフリンジ容量を低減することのできる技術を提
供することにある。
ゲート電極と、ソース・ドレイン用の半導体領域との間
に生じるフリンジ容量を低減することのできる技術を提
供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明は、電界効果トランジス
タのゲート電極の側面に順テーパを形成する工程を有す
るものである。
タのゲート電極の側面に順テーパを形成する工程を有す
るものである。
【０００９】また、本発明は、半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極の側面に順テーパ
を形成する工程とを有するものである。
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極の側面に順テーパ
を形成する工程とを有するものである。
【００１０】また、本発明は、半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極の側面に側壁絶縁
膜を形成する工程と、前記側壁絶縁膜の形成工程後、前
記ゲート電極上にゲート電極の上面の幅よりも狭いマス
クパターンを形成した後、それをエッチングマスクとし
てゲート電極をエッチング加工することにより、前記ゲ
ート電極の側面に順テーパを形成する工程を有するもの
である。
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極の側面に側壁絶縁
膜を形成する工程と、前記側壁絶縁膜の形成工程後、前
記ゲート電極上にゲート電極の上面の幅よりも狭いマス
クパターンを形成した後、それをエッチングマスクとし
てゲート電極をエッチング加工することにより、前記ゲ
ート電極の側面に順テーパを形成する工程を有するもの
である。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）本実施の形態１の半導体
装置の要部を図１に示す。この半導体装置を構成する半
導体基板１は、例えばｐ−形のＳｉ単結晶からなり、そ
の主面には、例えば溝型の分離部（トレンチアイソレー
ション）２が形成されている。この分離部２は、半導体
基板１の厚さ方向に掘られた溝内に、例えば酸化シリコ
ン膜からなる絶縁膜が埋め込まれて形成されている。な
お、分離部２をＬＯＣＯＳ（Local Oxidization of Sil
icon）法等によって形成されたフィールド絶縁膜で形成
しても良い。
装置の要部を図１に示す。この半導体装置を構成する半
導体基板１は、例えばｐ−形のＳｉ単結晶からなり、そ
の主面には、例えば溝型の分離部（トレンチアイソレー
ション）２が形成されている。この分離部２は、半導体
基板１の厚さ方向に掘られた溝内に、例えば酸化シリコ
ン膜からなる絶縁膜が埋め込まれて形成されている。な
お、分離部２をＬＯＣＯＳ（Local Oxidization of Sil
icon）法等によって形成されたフィールド絶縁膜で形成
しても良い。
【００１３】この分離部２によって囲まれた活性領域に
は、ＭＩＳＦＥＴ（電界効果トランジスタ：Metal Insu
lator Semiconductor Field Effect Transistor）Ｑが
形成されている。ＭＩＳＦＥＴＱは、半導体基板１に形
成された一対の半導体領域３と、半導体基板１の主面上
に形成されたゲート絶縁膜４と、その上に形成されたゲ
ート電極５とを有している。一対の半導体領域３は、Ｍ
ＩＳＦＥＴのソース・ドレインを形成する領域であり、
例えばＬＤＤ（Lightly Doped Drain）構造となってい
る。すなわち、半導体領域３は、低濃度領域３ａと高濃
度領域３ｂとを有している。低濃度領域３ａは、相対的
に不純物濃度が低く、チャネル側に設けられている。ま
た、高濃度領域３ｂは、相対的に不純物濃度が高く、チ
ャネルから低濃度領域３ａ分だけ半導体基板１の主面に
水平な方向に離間した位置に形成されている。ＭＩＳＦ
ＥＴＱがｐチャネル型の場合、半導体領域３は、例えば
ホウ素等が導入されてｐ型に設定されている。また、Ｍ
ＩＳＦＥＴＱがｎチャネル型の場合、半導体領域３は、
例えばリンまたはヒ素が導入されてｎ型に設定されてい
る。なお、ＭＩＳＦＥＴＱの半導体領域３のチャネル側
端部に、短チャネル効果を抑制または防止することでソ
ース・ドレイン間に生じるパンチスルー現象を抑制また
は防止するためのパンチスルーストッパ用の半導体領域
を設けても良い。このパンチスルーストッパ用の半導体
領域は、ＭＩＳＦＥＴＱのチャネルの導電型とは反対導
電型に設定される。上記ＭＩＳＦＥＴＱのゲート絶縁膜
４は、例えば酸化シリコン膜からなり、半導体基板１の
主面を熱酸化すること等によって形成されている。この
ゲート絶縁膜４に対して窒化処理を施すことにより、ゲ
ート絶縁膜４と半導体基板１との界面に窒素を偏析させ
ても良い。これにより、ＭＩＳＦＥＴＱのホットキャリ
ア耐性を向上させることができるので、ＭＩＳＦＥＴＱ
の信頼性を向上させることが可能となる。
は、ＭＩＳＦＥＴ（電界効果トランジスタ：Metal Insu
lator Semiconductor Field Effect Transistor）Ｑが
形成されている。ＭＩＳＦＥＴＱは、半導体基板１に形
成された一対の半導体領域３と、半導体基板１の主面上
に形成されたゲート絶縁膜４と、その上に形成されたゲ
ート電極５とを有している。一対の半導体領域３は、Ｍ
ＩＳＦＥＴのソース・ドレインを形成する領域であり、
例えばＬＤＤ（Lightly Doped Drain）構造となってい
る。すなわち、半導体領域３は、低濃度領域３ａと高濃
度領域３ｂとを有している。低濃度領域３ａは、相対的
に不純物濃度が低く、チャネル側に設けられている。ま
た、高濃度領域３ｂは、相対的に不純物濃度が高く、チ
ャネルから低濃度領域３ａ分だけ半導体基板１の主面に
水平な方向に離間した位置に形成されている。ＭＩＳＦ
ＥＴＱがｐチャネル型の場合、半導体領域３は、例えば
ホウ素等が導入されてｐ型に設定されている。また、Ｍ
ＩＳＦＥＴＱがｎチャネル型の場合、半導体領域３は、
例えばリンまたはヒ素が導入されてｎ型に設定されてい
る。なお、ＭＩＳＦＥＴＱの半導体領域３のチャネル側
端部に、短チャネル効果を抑制または防止することでソ
ース・ドレイン間に生じるパンチスルー現象を抑制また
は防止するためのパンチスルーストッパ用の半導体領域
を設けても良い。このパンチスルーストッパ用の半導体
領域は、ＭＩＳＦＥＴＱのチャネルの導電型とは反対導
電型に設定される。上記ＭＩＳＦＥＴＱのゲート絶縁膜
４は、例えば酸化シリコン膜からなり、半導体基板１の
主面を熱酸化すること等によって形成されている。この
ゲート絶縁膜４に対して窒化処理を施すことにより、ゲ
ート絶縁膜４と半導体基板１との界面に窒素を偏析させ
ても良い。これにより、ＭＩＳＦＥＴＱのホットキャリ
ア耐性を向上させることができるので、ＭＩＳＦＥＴＱ
の信頼性を向上させることが可能となる。
【００１４】また、本実施の形態１においては、上記ゲ
ート電極５が、例えば低抵抗ポリシリコンの単体膜から
なり、その側面に順テーパが形成されている。すなわ
ち、ゲート電極５は、その幅ｗが半導体基板１から離間
するにつれて（すなわち、ゲート電極５の高さｈが高く
なるにつれて）次第に細くなっており、その断面形状
が、例えば略台形状または略三角形状に形成されてい
る。なお、図１（ｂ）において、符号ｈはゲート電極５
の高さ、Ｌｇはゲート長、θ0はゲート電極の断面形状
が正方形または長方形の一般的な場合（破線で示す）に
おいてゲート電極の側面と半導体基板１とのなす角度で
あり９０°程度、θ1は側面に順テーパが形成されたゲ
ート電極５の側面と半導体基板１とのなす角度を示して
いる。ゲート電極ｈの高さｈは、例えば０．３μｍ程
度、ゲート長Ｌｇは、例えば０．２μｍ程度、θ１は、
例えば１０８．４°程度である。
ート電極５が、例えば低抵抗ポリシリコンの単体膜から
なり、その側面に順テーパが形成されている。すなわ
ち、ゲート電極５は、その幅ｗが半導体基板１から離間
するにつれて（すなわち、ゲート電極５の高さｈが高く
なるにつれて）次第に細くなっており、その断面形状
が、例えば略台形状または略三角形状に形成されてい
る。なお、図１（ｂ）において、符号ｈはゲート電極５
の高さ、Ｌｇはゲート長、θ0はゲート電極の断面形状
が正方形または長方形の一般的な場合（破線で示す）に
おいてゲート電極の側面と半導体基板１とのなす角度で
あり９０°程度、θ1は側面に順テーパが形成されたゲ
ート電極５の側面と半導体基板１とのなす角度を示して
いる。ゲート電極ｈの高さｈは、例えば０．３μｍ程
度、ゲート長Ｌｇは、例えば０．２μｍ程度、θ１は、
例えば１０８．４°程度である。
【００１５】このようにゲート電極５の側面に順テーパ
を形成することにより、ゲート電極５の側面と、半導体
基板１の主面（ソース・ドレイン用の半導体領域３）と
の間の距離を、通常の場合（ゲート電極の断面が長方形
または正方形状のもの）に比べて長くすることができる
ので、ゲート電極５の側面のフリンジ容量を低減するこ
とが可能となる。例えばゲート電極の断面形状が正方形
状または長方形状の場合（θ0が約９０°）において、
ゲート長Ｌｇが０．２μｍ程度、ゲート電極の高さｈが
０．３μｍ程度、ゲート絶縁膜４の厚さが４．０μｍｍ
程度とすると、そのゲート電極のフリンジ容量ＣＦは、
ＣＦ＝２εox／π×ｌｎ（１＋ｈ／ゲート絶縁膜の厚
さ）と表わすことができるので、ＣＦ0＝９．５３×１
０-11（Ｆ／ｍ）である。εoxはゲート絶縁膜の誘電率
を示している。これに対して、ゲート電極５の側面に順
テーパを設け、ゲート電極５の側面と半導体基板１の主
面とのなす角度θ１を、例えば１０８．４°程度とする
と、ゲート電極５の側面から半導体基板１の主面までの
距離は、１０８．４／９０＝１．２倍となる。ここで、
容量は、電極間の距離に反比例することから、フリンジ
容量は、１／１．２である。したがって、側面に順テー
パを設けた本実施の形態１のゲート電極５の場合のフリ
ンジ容量ＣＦ1は、例えば７．９１×１０-11（Ｆ／ｍ）
であり、角度θ0が約９０°場合のフリンジ容量よりも
小さい。したがって、本実施の形態１の半導体装置によ
れば、ＭＩＳＦＥＴＱの動作速度を向上させることがで
き、半導体装置の動作速度を向上させることが可能とな
る。
を形成することにより、ゲート電極５の側面と、半導体
基板１の主面（ソース・ドレイン用の半導体領域３）と
の間の距離を、通常の場合（ゲート電極の断面が長方形
または正方形状のもの）に比べて長くすることができる
ので、ゲート電極５の側面のフリンジ容量を低減するこ
とが可能となる。例えばゲート電極の断面形状が正方形
状または長方形状の場合（θ0が約９０°）において、
ゲート長Ｌｇが０．２μｍ程度、ゲート電極の高さｈが
０．３μｍ程度、ゲート絶縁膜４の厚さが４．０μｍｍ
程度とすると、そのゲート電極のフリンジ容量ＣＦは、
ＣＦ＝２εox／π×ｌｎ（１＋ｈ／ゲート絶縁膜の厚
さ）と表わすことができるので、ＣＦ0＝９．５３×１
０-11（Ｆ／ｍ）である。εoxはゲート絶縁膜の誘電率
を示している。これに対して、ゲート電極５の側面に順
テーパを設け、ゲート電極５の側面と半導体基板１の主
面とのなす角度θ１を、例えば１０８．４°程度とする
と、ゲート電極５の側面から半導体基板１の主面までの
距離は、１０８．４／９０＝１．２倍となる。ここで、
容量は、電極間の距離に反比例することから、フリンジ
容量は、１／１．２である。したがって、側面に順テー
パを設けた本実施の形態１のゲート電極５の場合のフリ
ンジ容量ＣＦ1は、例えば７．９１×１０-11（Ｆ／ｍ）
であり、角度θ0が約９０°場合のフリンジ容量よりも
小さい。したがって、本実施の形態１の半導体装置によ
れば、ＭＩＳＦＥＴＱの動作速度を向上させることがで
き、半導体装置の動作速度を向上させることが可能とな
る。
【００１６】このゲート電極５の側面側には、例えば酸
化シリコン膜または窒化シリコン膜からなるサイドウォ
ール（側壁絶縁膜）６が形成されている。このサイドウ
ォール６は、上記ＬＤＤ構造を構成することを１つの目
的として設けられたものであり、その下部においてはゲ
ート電極５の基部（底部）と一部接しているが、その上
方側においてはゲート電極５の側面から離れ接していな
い。
化シリコン膜または窒化シリコン膜からなるサイドウォ
ール（側壁絶縁膜）６が形成されている。このサイドウ
ォール６は、上記ＬＤＤ構造を構成することを１つの目
的として設けられたものであり、その下部においてはゲ
ート電極５の基部（底部）と一部接しているが、その上
方側においてはゲート電極５の側面から離れ接していな
い。
【００１７】このような半導体基板１の主面上には、層
間絶縁膜７が形成されている。層間絶縁膜７は、例えば
酸化シリコン膜からなり、その上面は平坦化処理がなさ
れている。この層間絶縁膜７には、コンタクトホール８
が穿孔されている。このコンタクトホール８の底部から
は半導体領域３が露出されている。このコンタクトホー
ル８内には、例えば平面円形状のプラグ９が埋め込まれ
ている。プラグ９は、例えば相対的に薄い窒化チタンや
タングステン等のような導体膜と、相対的に厚いタング
ステン等のような導体膜との重ね膜からなり、半導体領
域３と電気的に接続されている。層間絶縁膜７上には、
第１層配線１０が形成されている。第１層配線１０は、
例えばアルミニウム、アルミニウム合金またはタングス
テン等からなり、プラグ９と電気的に接続されている。
間絶縁膜７が形成されている。層間絶縁膜７は、例えば
酸化シリコン膜からなり、その上面は平坦化処理がなさ
れている。この層間絶縁膜７には、コンタクトホール８
が穿孔されている。このコンタクトホール８の底部から
は半導体領域３が露出されている。このコンタクトホー
ル８内には、例えば平面円形状のプラグ９が埋め込まれ
ている。プラグ９は、例えば相対的に薄い窒化チタンや
タングステン等のような導体膜と、相対的に厚いタング
ステン等のような導体膜との重ね膜からなり、半導体領
域３と電気的に接続されている。層間絶縁膜７上には、
第１層配線１０が形成されている。第１層配線１０は、
例えばアルミニウム、アルミニウム合金またはタングス
テン等からなり、プラグ９と電気的に接続されている。
【００１８】次に、本実施の形態１の半導体装置の製造
方法の一例を説明する。図２はその製造工程中における
図１（ａ）と同じ箇所の断面図を示している。この段階
までは通常の形成方法によって半導体基板１にＭＩＳＦ
ＥＴＱが形成されている。すなわち、半導体基板１に分
離部２を形成した後、分離部２に囲まれた半導体基板１
の活性領域の主面上にゲート絶縁膜４を熱酸化法等によ
って形成する。続いて、半導体基板１の主面上にゲート
電極形成用の導体膜（低抵抗ポリシリコン膜等）をＣＶ
Ｄ法等によって堆積した後、これをフォトリソグラフィ
技術およびドライエッチング技術によってパターニング
することによりゲート電極５を形成する。この段階では
ゲート電極５は、その側面に順テーパは形成されておら
ず、その断面形状は、例えば長方形状に形成されてい
る。その後、このゲート電極５をマスクとして所定の不
純物を半導体基板１に導入することにより、低濃度領域
３ａをゲート電極５に対して自己整合的に形成する。こ
の際の所定の不純物としては、ｐチャネル型のＭＩＳＦ
ＥＴＱを形成する場合には、例えばホウ素または２フッ
化ホウ素を、ｎチャネル型のＭＩＳＦＥＴＱを形成する
場合には、例えばリンまたはヒ素を用いる。その後、半
導体基板１の主面上にゲート電極５の表面を覆うよう
に、例えば酸化シリコン膜または窒化シリコン膜からな
る絶縁膜をＣＶＤ法等によって堆積した後、これをエッ
チバックすることにより、ゲート電極５の側面にサイド
ウォール６を形成する。そして、上記ゲート電極５とそ
の側面のサイドウォール６をマスクとして、所定の不純
物を半導体基板１に導入することにより、高濃度領域３
ｂをゲート電極５に対して自己整合的に形成する。この
際の不純物は低濃度領域３ａの形成時と同じであるが、
不純物濃度が相対的に高くなるようにする。
方法の一例を説明する。図２はその製造工程中における
図１（ａ）と同じ箇所の断面図を示している。この段階
までは通常の形成方法によって半導体基板１にＭＩＳＦ
ＥＴＱが形成されている。すなわち、半導体基板１に分
離部２を形成した後、分離部２に囲まれた半導体基板１
の活性領域の主面上にゲート絶縁膜４を熱酸化法等によ
って形成する。続いて、半導体基板１の主面上にゲート
電極形成用の導体膜（低抵抗ポリシリコン膜等）をＣＶ
Ｄ法等によって堆積した後、これをフォトリソグラフィ
技術およびドライエッチング技術によってパターニング
することによりゲート電極５を形成する。この段階では
ゲート電極５は、その側面に順テーパは形成されておら
ず、その断面形状は、例えば長方形状に形成されてい
る。その後、このゲート電極５をマスクとして所定の不
純物を半導体基板１に導入することにより、低濃度領域
３ａをゲート電極５に対して自己整合的に形成する。こ
の際の所定の不純物としては、ｐチャネル型のＭＩＳＦ
ＥＴＱを形成する場合には、例えばホウ素または２フッ
化ホウ素を、ｎチャネル型のＭＩＳＦＥＴＱを形成する
場合には、例えばリンまたはヒ素を用いる。その後、半
導体基板１の主面上にゲート電極５の表面を覆うよう
に、例えば酸化シリコン膜または窒化シリコン膜からな
る絶縁膜をＣＶＤ法等によって堆積した後、これをエッ
チバックすることにより、ゲート電極５の側面にサイド
ウォール６を形成する。そして、上記ゲート電極５とそ
の側面のサイドウォール６をマスクとして、所定の不純
物を半導体基板１に導入することにより、高濃度領域３
ｂをゲート電極５に対して自己整合的に形成する。この
際の不純物は低濃度領域３ａの形成時と同じであるが、
不純物濃度が相対的に高くなるようにする。
【００１９】続いて、図３に示すように、ゲート電極５
の上面に、その上面の幅よりも狭い幅のレジストパター
ン１１をフォトリソグラフィ技術によって形成する。こ
のようなレジストパターン１１は、例えばゲート電極５
をパターニングする際に用いたフォトマスクを用いて露
光処理する際に、オーバー露光を施すことで形成する。
その後、そのレジストパターン１１およびサイドウォー
ル６をエッチングマスクとして、半導体基板１に対して
ウエットエッチング処理を施すことにより、レジストパ
ターン１１およびサイドウォール６から露出するゲート
電極５の一部をエッチング除去する。これにより、図４
に示すように、ゲート電極５の側面に順テーパを形成す
る。その後、図１に示したように、半導体基板１の主面
上に、例えば酸化シリコン膜からなる層間絶縁膜７をＣ
ＶＤ法等によって堆積した後、その上面を化学機械研磨
法（ＣＭＰ：Chemical Mechanical Polish）によって研
磨して平坦化する。その後、層間絶縁膜７にコンタクト
ホール８をフォトリソグラフィ技術およびドライエッチ
ング技術によって穿孔する。コンタクトホール８の底部
からは半導体領域３が露出されている。続いて、半導体
基板１の主面上に、例えばタングステン等からなる導体
膜をスパッタリング法等によって堆積した後、それより
も厚いタングステン等からなる導体膜をＣＶＤ法等によ
って堆積し、さらに、それをＣＭＰ法等によって研磨す
ることでコンタクトホール８内にプラグ９を形成する。
その後、層間絶縁膜７上に、例えばアルミニウム、アル
ミニウム合金またはタングステン等からなる導体膜をス
パッタリング法等によって堆積した後、これをフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることにより、第１層配線１０を形成し、
半導体装置を製造する。
の上面に、その上面の幅よりも狭い幅のレジストパター
ン１１をフォトリソグラフィ技術によって形成する。こ
のようなレジストパターン１１は、例えばゲート電極５
をパターニングする際に用いたフォトマスクを用いて露
光処理する際に、オーバー露光を施すことで形成する。
その後、そのレジストパターン１１およびサイドウォー
ル６をエッチングマスクとして、半導体基板１に対して
ウエットエッチング処理を施すことにより、レジストパ
ターン１１およびサイドウォール６から露出するゲート
電極５の一部をエッチング除去する。これにより、図４
に示すように、ゲート電極５の側面に順テーパを形成す
る。その後、図１に示したように、半導体基板１の主面
上に、例えば酸化シリコン膜からなる層間絶縁膜７をＣ
ＶＤ法等によって堆積した後、その上面を化学機械研磨
法（ＣＭＰ：Chemical Mechanical Polish）によって研
磨して平坦化する。その後、層間絶縁膜７にコンタクト
ホール８をフォトリソグラフィ技術およびドライエッチ
ング技術によって穿孔する。コンタクトホール８の底部
からは半導体領域３が露出されている。続いて、半導体
基板１の主面上に、例えばタングステン等からなる導体
膜をスパッタリング法等によって堆積した後、それより
も厚いタングステン等からなる導体膜をＣＶＤ法等によ
って堆積し、さらに、それをＣＭＰ法等によって研磨す
ることでコンタクトホール８内にプラグ９を形成する。
その後、層間絶縁膜７上に、例えばアルミニウム、アル
ミニウム合金またはタングステン等からなる導体膜をス
パッタリング法等によって堆積した後、これをフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることにより、第１層配線１０を形成し、
半導体装置を製造する。
【００２０】（実施の形態２）本実施の形態２において
は、図５に示すように、ゲート電極５の表面（傾斜側面
および上面）および半導体領域３の上面にシリサイド層
１２が形成されている。これ以外は前記実施の形態１と
同じである。シリサイド層１２は、例えばタングステン
シリサイドまたはコバルトシリサイドからなる。本実施
の形態２においては、前記実施の形態１で得られた効果
の他、以下の効果を得ることができる。すなわち、シリ
サイド層１２を設けたことにより、ゲート電極５の抵抗
を低減することができる。また、プラグ９と半導体領域
３との接触抵抗を低減することができる。
は、図５に示すように、ゲート電極５の表面（傾斜側面
および上面）および半導体領域３の上面にシリサイド層
１２が形成されている。これ以外は前記実施の形態１と
同じである。シリサイド層１２は、例えばタングステン
シリサイドまたはコバルトシリサイドからなる。本実施
の形態２においては、前記実施の形態１で得られた効果
の他、以下の効果を得ることができる。すなわち、シリ
サイド層１２を設けたことにより、ゲート電極５の抵抗
を低減することができる。また、プラグ９と半導体領域
３との接触抵抗を低減することができる。
【００２１】このような構造を形成するには、例えば次
のようにする。まず、前記実施の形態１の図２〜４で説
明した工程を経た後、レジストパターン１１を除去す
る。続いて、図６に示すように、半導体基板１の主面上
に、例えばタングステンまたはコバルト等からなる導体
膜１３をスパッタリング法等によって堆積した後、半導
体基板１に対して熱処理を施すことにより、その導体膜
１３とゲート電極５および半導体領域３との接触界面を
シリサイド化する。その後、未反応の導体膜１３を除去
することにより、図７に示すように、ゲート電極５の表
面および半導体領域３の上面にシリサイド層１２を形成
する。これ以降の工程は前記実施の形態１と同じなので
説明を省略する。
のようにする。まず、前記実施の形態１の図２〜４で説
明した工程を経た後、レジストパターン１１を除去す
る。続いて、図６に示すように、半導体基板１の主面上
に、例えばタングステンまたはコバルト等からなる導体
膜１３をスパッタリング法等によって堆積した後、半導
体基板１に対して熱処理を施すことにより、その導体膜
１３とゲート電極５および半導体領域３との接触界面を
シリサイド化する。その後、未反応の導体膜１３を除去
することにより、図７に示すように、ゲート電極５の表
面および半導体領域３の上面にシリサイド層１２を形成
する。これ以降の工程は前記実施の形態１と同じなので
説明を省略する。
【００２２】（実施の形態３）本実施の形態３において
は、図８に示すように、ゲート電極５の断面形状が、例
えば凸状または逆Ｔ字状に形成されている。この場合も
ゲート電極５の側面と半導体基板１との距離を長くでき
るので、ゲート電極５のフリンジ容量を低減できる。
は、図８に示すように、ゲート電極５の断面形状が、例
えば凸状または逆Ｔ字状に形成されている。この場合も
ゲート電極５の側面と半導体基板１との距離を長くでき
るので、ゲート電極５のフリンジ容量を低減できる。
【００２３】このような形状にするには、例えば次のよ
うにする。まず、前記実施の形態１の図２、３で説明し
た工程を経た後、前記実施の形態１、２ではレジストパ
ターン１１をマスクとして、半導体基板１に対して、ウ
エットエッチング処理を施したが、本実施の形態３にお
いてはドライエッチング処理を施す。これにより、断面
凸状のゲート電極５を形成する。
うにする。まず、前記実施の形態１の図２、３で説明し
た工程を経た後、前記実施の形態１、２ではレジストパ
ターン１１をマスクとして、半導体基板１に対して、ウ
エットエッチング処理を施したが、本実施の形態３にお
いてはドライエッチング処理を施す。これにより、断面
凸状のゲート電極５を形成する。
【００２４】（実施の形態４）本実施の形態４において
はゲート電極の側面に順テーパを形成する際の変形例を
説明する。
はゲート電極の側面に順テーパを形成する際の変形例を
説明する。
【００２５】まず、図９に示すように、分離部２を形成
した後、その分離部２に囲まれた活性領域上にゲート絶
縁膜４を形成した後の半導体基板１の主面上に、例えば
低抵抗ポリシリコン膜からなるゲート電極形成用の導体
膜５ＡをＣＶＤ法等によって堆積する。続いて、そのゲ
ート電極形成用の導体膜５Ａ上にゲート電極形成用のレ
ジストパターン１４を形成する。このレジストパターン
１４の側面には順テーパが形成されている。その後、こ
のレジストパターン１４をエッチングマスクとして半導
体基板１に対してエッチング処理（ドライエッチングま
たはウエットエッチング）を施すことにより、図１０に
示すように、ゲート電極５を形成する。このような方法
によると、前記実施の形態１と同様に、ゲート電極５の
側面に順テーパを形成することができる。その後、この
ゲート電極５をマスクとして半導体基板１に所定の不純
物を導入することにより、図１１に示すように、ソース
・ドレイン用の半導体領域３を形成する。これ以降は前
記実施の形態１、２と同じなので説明を省略する。
した後、その分離部２に囲まれた活性領域上にゲート絶
縁膜４を形成した後の半導体基板１の主面上に、例えば
低抵抗ポリシリコン膜からなるゲート電極形成用の導体
膜５ＡをＣＶＤ法等によって堆積する。続いて、そのゲ
ート電極形成用の導体膜５Ａ上にゲート電極形成用のレ
ジストパターン１４を形成する。このレジストパターン
１４の側面には順テーパが形成されている。その後、こ
のレジストパターン１４をエッチングマスクとして半導
体基板１に対してエッチング処理（ドライエッチングま
たはウエットエッチング）を施すことにより、図１０に
示すように、ゲート電極５を形成する。このような方法
によると、前記実施の形態１と同様に、ゲート電極５の
側面に順テーパを形成することができる。その後、この
ゲート電極５をマスクとして半導体基板１に所定の不純
物を導入することにより、図１１に示すように、ソース
・ドレイン用の半導体領域３を形成する。これ以降は前
記実施の形態１、２と同じなので説明を省略する。
【００２６】（実施の形態５）本実施の形態５において
はダマシンゲート電極配線に本発明を適用した場合につ
いて説明する。
はダマシンゲート電極配線に本発明を適用した場合につ
いて説明する。
【００２７】まず、前記実施の形態１で用いた図２の工
程を経た後、図１２に示すように、半導体基板１の主面
上に、例えば酸化シリコン膜からなる層間絶縁膜７をＣ
ＶＤ法等によって堆積する。ただし、ここでは、ゲート
電極５Ｄはダミーであり、例えば酸化シリコン膜または
窒化シリコン膜からなる。また、サイドウォール６が、
例えば窒化シリコンとされている。続いて、図１３に示
すように、ダミーのゲート電極５Ｄの上面が露出する程
度まで層間絶縁膜７の上面をＣＭＰ法等によって研磨す
る。その後、ダミーのゲート電極５Ｄを図１４に示すよ
うにエッチング除去し開口部１５を形成した後、その開
口部１５から露出するゲート絶縁膜４を除去する。その
後、図１５に示すように、開口部１５の底部に、例えば
酸化シリコン膜等からなるゲート絶縁膜４ａを新たに形
成した後、半導体基板１の主面上に、例えば窒化チタン
からなる導体膜１６ａをスパッタリング法等によって堆
積し、さらに、その上に、例えば銅からなる導体膜１６
ｂをスパッタリング法、ＣＶＤ法またはメッキ法等によ
って堆積する。導体膜１６ａは、導体膜１６ｂ中の銅が
拡散するのを抑制または防止する機能および導体膜１６
ｂの被着生を向上させる機能を有している。次いで、そ
の導体膜１６ａ，１６ｂをＣＭＰ法等によって研磨する
ことにより、図１６に示すように、導体膜１６ａ，１６
ｂからなるゲート電極１６を形成する。次いで、図１７
に示すように、ゲート電極１６の上面に、前記実施の形
態１と同様に、レジストパターン１１を形成した後、こ
れをエッチングマスクとして、エッチング処理を施すこ
とにより、図１８に示すように、ゲート電極１６の側面
に順テーパを形成する。その後、図１９に示すように、
半導体基板１上に、例えば窒化シリコン膜からなる絶縁
膜１７をＣＶＤ法等によって堆積する。サイドウォール
６および絶縁膜１７は、導体膜１６ｂ中の銅の拡散を抑
制または防止する機能を有している。その後、絶縁膜１
７が開口部１５内（ゲート電極１６の傾斜側面を覆うよ
うに）に埋め込まれるようにＣＭＰ法等によって研磨し
た後、前記実施の形態１と同様に、プラグ９および配線
１０を形成する。
程を経た後、図１２に示すように、半導体基板１の主面
上に、例えば酸化シリコン膜からなる層間絶縁膜７をＣ
ＶＤ法等によって堆積する。ただし、ここでは、ゲート
電極５Ｄはダミーであり、例えば酸化シリコン膜または
窒化シリコン膜からなる。また、サイドウォール６が、
例えば窒化シリコンとされている。続いて、図１３に示
すように、ダミーのゲート電極５Ｄの上面が露出する程
度まで層間絶縁膜７の上面をＣＭＰ法等によって研磨す
る。その後、ダミーのゲート電極５Ｄを図１４に示すよ
うにエッチング除去し開口部１５を形成した後、その開
口部１５から露出するゲート絶縁膜４を除去する。その
後、図１５に示すように、開口部１５の底部に、例えば
酸化シリコン膜等からなるゲート絶縁膜４ａを新たに形
成した後、半導体基板１の主面上に、例えば窒化チタン
からなる導体膜１６ａをスパッタリング法等によって堆
積し、さらに、その上に、例えば銅からなる導体膜１６
ｂをスパッタリング法、ＣＶＤ法またはメッキ法等によ
って堆積する。導体膜１６ａは、導体膜１６ｂ中の銅が
拡散するのを抑制または防止する機能および導体膜１６
ｂの被着生を向上させる機能を有している。次いで、そ
の導体膜１６ａ，１６ｂをＣＭＰ法等によって研磨する
ことにより、図１６に示すように、導体膜１６ａ，１６
ｂからなるゲート電極１６を形成する。次いで、図１７
に示すように、ゲート電極１６の上面に、前記実施の形
態１と同様に、レジストパターン１１を形成した後、こ
れをエッチングマスクとして、エッチング処理を施すこ
とにより、図１８に示すように、ゲート電極１６の側面
に順テーパを形成する。その後、図１９に示すように、
半導体基板１上に、例えば窒化シリコン膜からなる絶縁
膜１７をＣＶＤ法等によって堆積する。サイドウォール
６および絶縁膜１７は、導体膜１６ｂ中の銅の拡散を抑
制または防止する機能を有している。その後、絶縁膜１
７が開口部１５内（ゲート電極１６の傾斜側面を覆うよ
うに）に埋め込まれるようにＣＭＰ法等によって研磨し
た後、前記実施の形態１と同様に、プラグ９および配線
１０を形成する。
【００２８】この変形例として、例えば絶縁膜１７を研
磨せず、図２１のように残しても良い。この場合、例え
ば次のようにする。まず、絶縁膜１７および層間絶縁膜
７にコンタクトホール８を穿孔し、その内部にプラグ９
を形成した後、絶縁膜１７上に、例えば酸化シリコン膜
からなる絶縁膜１８を堆積する。続いて、フォトリソグ
ラフィ技術およびドライエッチング技術によって、絶縁
膜１８に配線溝１９を形成する。配線溝１９は、平面帯
状の溝であり、その底面からは絶縁膜１７およびプラグ
９の上面が露出されている。この配線溝１９を形成する
際は、絶縁膜１７と絶縁膜１８とのエッチング選択比を
高くとり、絶縁膜１８の方がエッチング除去され易い条
件とし、絶縁膜１７をエッチングストッパとして機能さ
せる。その後、半導体基板１上に、例えば窒化チタンか
らなる導体膜２０ａをスパッタリング法等によって堆積
し、さらに、その上に、例えば銅からなる導体膜２０ｂ
をスパッタリング法、ＣＶＤ法またはメッキ法等によっ
て堆積する。導体膜２０ａは、導体膜２０ｂ中の銅が拡
散するのを抑制または防止する機能および導体膜２０ｂ
の被着生を向上させる機能を有している。その後、その
導体膜２０ａ，２０ｂをＣＭＰ法等によって研磨するこ
とにより、配線溝１９内に第１層埋込配線２０を形成す
る。
磨せず、図２１のように残しても良い。この場合、例え
ば次のようにする。まず、絶縁膜１７および層間絶縁膜
７にコンタクトホール８を穿孔し、その内部にプラグ９
を形成した後、絶縁膜１７上に、例えば酸化シリコン膜
からなる絶縁膜１８を堆積する。続いて、フォトリソグ
ラフィ技術およびドライエッチング技術によって、絶縁
膜１８に配線溝１９を形成する。配線溝１９は、平面帯
状の溝であり、その底面からは絶縁膜１７およびプラグ
９の上面が露出されている。この配線溝１９を形成する
際は、絶縁膜１７と絶縁膜１８とのエッチング選択比を
高くとり、絶縁膜１８の方がエッチング除去され易い条
件とし、絶縁膜１７をエッチングストッパとして機能さ
せる。その後、半導体基板１上に、例えば窒化チタンか
らなる導体膜２０ａをスパッタリング法等によって堆積
し、さらに、その上に、例えば銅からなる導体膜２０ｂ
をスパッタリング法、ＣＶＤ法またはメッキ法等によっ
て堆積する。導体膜２０ａは、導体膜２０ｂ中の銅が拡
散するのを抑制または防止する機能および導体膜２０ｂ
の被着生を向上させる機能を有している。その後、その
導体膜２０ａ，２０ｂをＣＭＰ法等によって研磨するこ
とにより、配線溝１９内に第１層埋込配線２０を形成す
る。
【００２９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜５に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜５に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３０】例えば前記実施の形態１、３、４において
はゲート電極材料を低抵抗ポリシリコン膜の単体膜構造
としたが、これに限定されるものではなく、例えば低抵
抗ポリシリコン膜上にバリア用の導体膜を介してタング
ステン等の金属膜を堆積してなる、いわゆるポリメタル
構造としても良い。
はゲート電極材料を低抵抗ポリシリコン膜の単体膜構造
としたが、これに限定されるものではなく、例えば低抵
抗ポリシリコン膜上にバリア用の導体膜を介してタング
ステン等の金属膜を堆積してなる、いわゆるポリメタル
構造としても良い。
【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＩＳ
ＦＥＴを有する半導体装置に適用した場合について説明
したが、それに限定されるものではなく、例えばＣＭＩ
Ｓ（Complementary MIS）回路を有する半導体装置、Ｄ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）またはフラッシュメ
モリ（ＥＥＰＲＯＭ；Electric Erasable Programmable
Read Only Memory）等のようなメモリ回路を有する半
導体装置、マイクロプロセッサ等のような論理回路を有
する半導体装置あるいは上記メモリ回路と論理回路とを
同一半導体基板に設けている混載型の半導体装置にも適
用できる。
なされた発明をその背景となった利用分野であるＭＩＳ
ＦＥＴを有する半導体装置に適用した場合について説明
したが、それに限定されるものではなく、例えばＣＭＩ
Ｓ（Complementary MIS）回路を有する半導体装置、Ｄ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）またはフラッシュメ
モリ（ＥＥＰＲＯＭ；Electric Erasable Programmable
Read Only Memory）等のようなメモリ回路を有する半
導体装置、マイクロプロセッサ等のような論理回路を有
する半導体装置あるいは上記メモリ回路と論理回路とを
同一半導体基板に設けている混載型の半導体装置にも適
用できる。
【００３２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、ゲート電極の側面に順テーパを形
成することにより、その側面とソース・ドレイン用等の
半導体領域との距離を長くすることができるので、ゲー
ト電極側面のフリンジ容量を低減することが可能とな
る。 (2).上記（１）により、電界効果トランジスタの動作速
度を向上させることが可能となる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、ゲート電極の側面に順テーパを形
成することにより、その側面とソース・ドレイン用等の
半導体領域との距離を長くすることができるので、ゲー
ト電極側面のフリンジ容量を低減することが可能とな
る。 (2).上記（１）により、電界効果トランジスタの動作速
度を向上させることが可能となる。
【図１】（ａ）は本実施の形態の半導体装置の要部断面
図、（ｂ）は（ａ）のゲート電極の拡大断面図である。
図、（ｂ）は（ａ）のゲート電極の拡大断面図である。
【図２】図１の半導体装置の製造工程中における要部断
面図である。
面図である。
【図３】図２に続く、半導体装置の製造工程中における
要部断面図である。
要部断面図である。
【図４】図３に続く、半導体装置の製造工程中における
要部断面図である。
要部断面図である。
【図５】本発明の他の実施の形態である半導体装置の要
部断面図である。
部断面図である。
【図６】図５の半導体装置の製造工程中における要部断
面図である。
面図である。
【図７】図６に続く、半導体装置の製造工程中における
要部断面図である。
要部断面図である。
【図８】本発明の他の実施の形態である半導体装置の要
部断面図である。
部断面図である。
【図９】本発明のさらに他の実施の形態である半導体装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１２】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２１】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。
装置の製造工程中における要部断面図である。
【符号の説明】 １ 半導体基板 ２ 分離部 ３ 半導体領域 ３ａ 低濃度領域 ３ｂ 高濃度領域 ４ ゲート絶縁膜 ４ａ ゲート絶縁膜 ５ ゲート電極 ５Ｄ ダミーのゲート電極 ５Ａ 導体膜 ６ サイドウォール ７ 層間絶縁膜 ８ コンタクトホール ９ プラグ １０ 第１層配線 １１ レジストパターン １２ シリサイド層 １３ 導体膜 １４ レジストパターン １５ 開口部 １６ ゲート電極 １６ａ 導体膜 １６ｂ 導体膜 １７ 絶縁膜 １８ 絶縁膜 １９ 配線溝 ２０ 第１層埋込配線 ２０ａ 導体膜 ２０ｂ 導体膜 Ｑ ＭＩＳＦＥＴ（電界効果トランジスタ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB18 BB24 BB28 BB30 CC05 DD04 DD08 DD16 DD37 DD43 DD51 DD64 DD65 DD75 DD84 FF07 FF08 FF13 FF14 FF18 FF22 GG09 HH18 HH20 5F040 DA01 DA11 DB03 EA08 EA09 EC01 EC04 EC07 EC13 EC19 ED01 ED05 EF02 EH01 EH02 EJ03 EK01 EK05 EL02 EM01 FA01 FA05 FA07 FA11 FB02 FC19 FC21
Claims (1)
- 【請求項１】 電界効果トランジスタのゲート電極の側
面に順テーパを形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126358A JP2001308323A (ja) | 2000-04-26 | 2000-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126358A JP2001308323A (ja) | 2000-04-26 | 2000-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308323A true JP2001308323A (ja) | 2001-11-02 |
Family
ID=18636152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126358A Pending JP2001308323A (ja) | 2000-04-26 | 2000-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308323A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285484B2 (en) | 2004-11-09 | 2007-10-23 | Seiko Epson Corporation | Semiconductor device manufacturing method |
| WO2011158400A1 (ja) * | 2010-06-17 | 2011-12-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2012139261A1 (zh) * | 2011-04-15 | 2012-10-18 | 中国科学院微电子研究所 | 本导体器件及其制造方法 |
| JP2013516083A (ja) * | 2009-12-30 | 2013-05-09 | インテル コーポレイション | 自己整合コンタクト |
| US8896030B2 (en) | 2012-09-07 | 2014-11-25 | Intel Corporation | Integrated circuits with selective gate electrode recess |
| KR20170042558A (ko) * | 2014-08-19 | 2017-04-19 | 인텔 코포레이션 | 측방으로 서서히 변화되는 일함수를 가지는 트랜지스터 게이트 금속 |
| KR20170042562A (ko) * | 2014-08-19 | 2017-04-19 | 인텔 코포레이션 | 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈 |
| WO2017212873A1 (ja) * | 2016-06-10 | 2017-12-14 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2000
- 2000-04-26 JP JP2000126358A patent/JP2001308323A/ja active Pending
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285484B2 (en) | 2004-11-09 | 2007-10-23 | Seiko Epson Corporation | Semiconductor device manufacturing method |
| US9892967B2 (en) | 2009-12-30 | 2018-02-13 | Intel Corporation | Self-aligned contacts |
| US10629483B2 (en) | 2009-12-30 | 2020-04-21 | Intel Corporation | Self-aligned contacts |
| US11600524B2 (en) | 2009-12-30 | 2023-03-07 | Intel Corporation | Self-aligned contacts |
| US10930557B2 (en) | 2009-12-30 | 2021-02-23 | Intel Corporation | Self-aligned contacts |
| KR101510034B1 (ko) * | 2009-12-30 | 2015-04-08 | 인텔 코포레이션 | 자가 정렬된 콘택 |
| US9054178B2 (en) | 2009-12-30 | 2015-06-09 | Intel Corporation | Self-aligned contacts |
| US9093513B2 (en) | 2009-12-30 | 2015-07-28 | Intel Corporation | Self-aligned contacts |
| JP2016028462A (ja) * | 2009-12-30 | 2016-02-25 | インテル コーポレイション | トランジスタ及びその製造方法 |
| US10141226B2 (en) | 2009-12-30 | 2018-11-27 | Intel Corporation | Self-aligned contacts |
| US9466565B2 (en) | 2009-12-30 | 2016-10-11 | Intel Corporation | Self-aligned contacts |
| US9508821B2 (en) | 2009-12-30 | 2016-11-29 | Intel Corporation | Self-aligned contacts |
| US11887891B2 (en) | 2009-12-30 | 2024-01-30 | Intel Corporation | Self-aligned contacts |
| JP2013516083A (ja) * | 2009-12-30 | 2013-05-09 | インテル コーポレイション | 自己整合コンタクト |
| WO2011158400A1 (ja) * | 2010-06-17 | 2011-12-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2012139261A1 (zh) * | 2011-04-15 | 2012-10-18 | 中国科学院微电子研究所 | 本导体器件及其制造方法 |
| US10020232B2 (en) | 2012-09-07 | 2018-07-10 | Intel Corporation | Integrated circuits with recessed gate electrodes |
| US10651093B2 (en) | 2012-09-07 | 2020-05-12 | Intel Corporation | Integrated circuits with recessed gate electrodes |
| US11183432B2 (en) | 2012-09-07 | 2021-11-23 | Intel Corporation | Integrated circuits with recessed gate electrodes |
| US9418898B2 (en) | 2012-09-07 | 2016-08-16 | Intel Corporation | Integrated circuits with selective gate electrode recess |
| US8896030B2 (en) | 2012-09-07 | 2014-11-25 | Intel Corporation | Integrated circuits with selective gate electrode recess |
| KR102248667B1 (ko) * | 2014-08-19 | 2021-05-07 | 인텔 코포레이션 | 측방으로 서서히 변화되는 일함수를 가지는 트랜지스터 게이트 금속 |
| US10192969B2 (en) | 2014-08-19 | 2019-01-29 | Intel Corporation | Transistor gate metal with laterally graduated work function |
| KR20170042562A (ko) * | 2014-08-19 | 2017-04-19 | 인텔 코포레이션 | 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈 |
| KR20170042558A (ko) * | 2014-08-19 | 2017-04-19 | 인텔 코포레이션 | 측방으로 서서히 변화되는 일함수를 가지는 트랜지스터 게이트 금속 |
| KR102309368B1 (ko) * | 2014-08-19 | 2021-10-07 | 인텔 코포레이션 | 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈 |
| JP2017527989A (ja) * | 2014-08-19 | 2017-09-21 | インテル・コーポレーション | 横方向漸変仕事関数を有するトランジスタゲート金属 |
| JPWO2017212873A1 (ja) * | 2016-06-10 | 2018-06-14 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN109219868A (zh) * | 2016-06-10 | 2019-01-15 | 三菱电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN109219868B (zh) * | 2016-06-10 | 2022-12-06 | 三菱电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| WO2017212873A1 (ja) * | 2016-06-10 | 2017-12-14 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US10529587B2 (en) | 2016-06-10 | 2020-01-07 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5140073B2 (ja) | 低接触抵抗ｃｍｏｓ回路およびその製造方法 | |
| CN102270641B (zh) | 半导体器件 | |
| US6661066B2 (en) | Semiconductor device including inversely tapered gate electrode and manufacturing method thereof | |
| JP2004152790A (ja) | 半導体装置、及び、半導体装置の製造方法 | |
| JP4751705B2 (ja) | 半導体装置の製造方法 | |
| KR100236248B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JP3284992B2 (ja) | 半導体装置とその製造方法 | |
| US10811505B2 (en) | Gate electrode having upper and lower capping patterns | |
| JP2001308323A (ja) | 半導体装置の製造方法 | |
| US6162691A (en) | Method for forming a MOSFET with raised source and drain, saliciding, and removing upper portion of gate spacers if bridging occurs | |
| KR100670619B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP2001015749A (ja) | 半導体装置の製造方法 | |
| JPH11220122A (ja) | 半導体装置の製造方法 | |
| JPH09172063A (ja) | 半導体装置及びその製造方法 | |
| JP4546054B2 (ja) | 半導体装置の製造方法 | |
| JP2006086467A (ja) | 半導体装置及びその製造方法 | |
| JP2001024186A (ja) | 半導体装置の製造方法 | |
| US20060043496A1 (en) | Semiconductor device and method for fabricating the same | |
| JPH11163325A (ja) | 半導体装置及びその製造方法 | |
| JPH1187701A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2000269491A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP3955123B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR19980025543A (ko) | 반도체 소자의 실리사이드 형성방법 | |
| KR100247811B1 (ko) | 반도체장치의 제조방법 | |
| JP4308341B2 (ja) | 半導体装置及びその製造方法 |