KR102254439B1 - 반도체 장치 - Google Patents

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Abstract

트랜지스터는 기판, 기판 상의 스페이서의 쌍, 기판 상 및 스페이서의 쌍 사이의 유전체층, 게이트 유전체층 상 및 스페이서의 쌍 사이의 게이트 전극층, 게이트 전극층 상 및 스페이서의 쌍 사이의 절연 캡층과, 스페이서의 쌍에 인접한 확산 영역의 쌍을 포함한다. 절연 캡층은 에칭 중단 구조를 형성하고 이는 게이트에 대해 자가 정렬되고 콘택 에칭이 게이트 전극을 노출시키는 것으로부터 방지하며, 이렇게 함으로써 게이트와 콘택 사이의 단락을 방지한다. 절연 캡층은 자가 정렬된 콘택이, 더 넓은 콘택의 초기 패터닝을 허용하는 것을 가능하게 하고 이는 패터닝 제한에 대해 더 강건하다.

Description

반도체 장치{SELF-ALIGNED CONTACTS}
본 발명은 자가 정렬된 콘택(self-aligned contacts)에 관한 것이다.
MOS 전계 효과 트랜지스터(MOS Field Effect Transistor;MOSFET)와 같은, 금속 산화물 반도체(Metal-Oxide-Semiconductor;MOS) 트랜지스터는 집적 회로의 제조에 사용된다. MOS 트랜지스터는 게이트 전극(gate electrode), 게이트 유전체층(gate dielectric layer), 스페이서(spacer), 및 소스(source) 및 드레인(drain) 영역과 같은 확산 영역(diffusion region) 다수의 컴포넌트를 포함한다. 층간 유전체(InterLayer Dielectric;ILD)는 통상적으로 MOS 트랜지스터 위에 형성되고 확산 영역을 커버한다.
텅스텐(tungsten)과 같은 금속으로 통상적으로 형성되는 콘택 플러그의 방식으로 MOS 트랜지스터에 대해 전기적 접속부가 만들어진다. 콘택 플러그는 확산 영역까지 비아(vias)를 아래로 형성하기 위해 ILD층을 먼저 패터닝(patterning)함으로써 제조된다. 패터닝 프로세스는 일반적으로 포토리소그래피(photolithography) 프로세스이다. 그 다음, 콘택 플러그를 형성하기 위해 비아에 금속이 증착된다. 동일한 또는 유사한 프로세스를 사용하여 게이트 전극까지 분리된 콘택 플러그가 형성된다.
콘택 플러그의 제조 동안 발생할 수 있는 하나의 문제점은 콘택-게이트 간 단락(contact-to-gate short)의 형성이다. 콘택-게이트 단락은 콘택 플러그가 오정렬(misaligned)되어 게이트 전극과의 전기적 콘택으로 작용할 때 발생하는 단락 회로이다. 콘택-게이트 단락을 방지하기 위한 하나의 종래의 접근 방식은 레지스트레이션(registration) 및 임계 치수(Critical Dimension,CD)를 제어하는 것이다. 유감스럽게도, 100 나노미터(㎚) 이하의 게이트 피치(gate pitch)(게이트 길이+공간)를 갖는 트랜지스터에 대해, 제조가능한 프로세스 윈도우를 제공하기 위해서는, 게이트 및 콘택 크기에 대한 CD 제어는 10㎚보다 작을 필요가 있고 게이트와 콘택층 사이의 레지스트레이션 제어도 또한 10㎚보다 작을 필요가 있다. 따라서, 게이트에 대한 콘택 단락의 가능성은 매우 높다. 트랜지스터 게이트 피치 크기가 더 축소되면서 임계 치수가 더욱더 작아지기 때문에 이 문제점이 더욱 일반적이게 되었다.
도 1a는 기판 및 정확하게 정렬된 트렌치 콘택을 갖는 종래의 두 MOS 트랜지스터를 도시한다.
도 1b는 콘택-게이트 단락을 초래하는, MOS 트랜지스터의 확산 영역에 형성된 오정렬된 트렌치 콘택을 도시한다.
도 2a는 본 발명의 일 실시예에 따른 기판 및 각각의 금속 게이트 전극의 최상부에서 절연 캡층 갖는 두 MOS 트랜지스터를 도시한다.
도 2b는 절연 캡층을 갖는 본 발명의 두 MOS 트랜지스터 사이에서 형성된 정확하게 정렬된 트렌치 콘택을 도시한다.
도 2c는 절연 캡층을 갖는 본 발명의 두 MOS 트랜지스터 사이에 형성된 오정렬된 트렌치 콘택을 도시하고, 여기서 오정렬은 콘택-게이트 단락을 초래하지 않는다.
도 3a 내지 도 3c는 본 발명의 실시예에 따라, 대체 금속 게이트 프로세스 이후에 형성된 절연 캡층을 도시한다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라, 대체 금속 게이트 프로세스 이후에 형성된 절연 캡층을 도시한다.
도 5a 내지 도 5i는 본 발명의 실시예에 따라, MOS 트랜지스터의 스페이서 위로 연장한 절연 캡층에 대한 제조 프로세스를 도시한다.
도 6a 내지 도 6f는 본 발명의 실시예에 따라, 계단형 프로파일을 갖는 금속 게이트 전극을 가진 MOS 트랜지스터를 도시한다.
도 7a 내지 도 7c는 본 발명의 실시예에 따라, 계단식 프로파일을 갖는 양쪽의 금속 게이트 전극 및 스페이서 위로 연장한 절연 캡층을 가진 MOS 트랜지스터를 도시한다.
도 8a 내지 도 8f는 본 발명의 실시예에 따른 콘택 측벽 스페이서를 도시한다.
도 9a 내지 도 9d는 본 발명의 실시예에 따라 금속 게이트 전극의 최상부에 절연 캡을 형성하기 위한 제조 프로세스를 도시한다.
도 10a 내지 도 10g는 본 발명의 실시예에 따라 트렌치 콘택 최상부에 금속 스터드 및 절연 스페이서를 형성하기 위한 제조 프로세스를 도시한다.
금속 산화물 반도체(MOS) 트랜지스터의 제조 동안 콘택-게이트 단락의 가능성을 감소시키는 시스템 및 방법이 여기에 설명된다. 다음의 설명에서, 당업자가 다른 당업자에게 이들 작업의 요지를 전달하기 위해 일반적으로 이용하는 용어를 사용하여 다양한 양상의 예시적인 실시예가 설명될 것이다. 하지만, 본 발명은 설명된 양상의 일부만으로 실시될 수 있음이 당업자에게 명백해질 것이다. 설명을 목적으로, 예시적인 실시예의 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시된다. 하지만, 본 발명이 특정 상세 없이 실시될 수 있음이 일 당업자에게 명백해질 것이다. 다른 경우에, 예시적인 실시예를 불분명하게 하지 않도록 잘 알려진 특징이 생략되거나 단순화된다.
다양한 동작들이 본 발명을 이해하는 것에 있어서 가장 도움이 되는 방식으로 다수의 개별적인 동작으로서 차례로 설명될 것이지만, 설명의 순서가 이들 동작들이 반드시 순서 의존적임을 의미하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시의 순서로 수행될 필요가 없다.
도 1a는 기판(100) 및 두 MOS 트랜지스터(101)를 도시한다. MOS 트랜지스터(101)는 게이트 전극(102), 게이트 유전체층(104), 및 스페이서(108)를 포함한다. 확산 영역(106)은 기판(100)에 형성된다. ILD 층(110a 및 110b)과 같은, 층간 유전체(InterLayer Dielectrics;ILD)는 두 MOS 트랜지스터(101) 사이 및 주변의 영역에 증착된다.
도 1a는 또한 확산 영역(106)까지 ILD층(110a/b)을 통해 아래로 형성된 트렌치 콘택(trench contact)(200)을 도시한다. 트렌치 콘택(200)은 통상적으로 금속 증착 프로세스가 후속하는 포토리소그래피 패터닝 프로세스(a photolithography patternig process)를 사용하여 형성된다. 포토리소그래피 패터닝 프로세스 및 금속 증착 프로세스는 당해 기술 분야에 잘 알려져 있다. 포토리소그래피 패터닝 프로세스는 확산 영역(106)까지 ILD 층(110a/b)을 통해 트렌치 개구(opening)를 에칭(etch)한다. 전기도금(electroplating), 무전해 도금(electroless plating), 화학적 기상 증착(chemical vapor deposition), 물리적 기상 증착(physical vapor deposition), 스퍼터링(sputtering), 또는 원자층 증착(atomic layer deposition)과 같은, 금속 증착 프로세스는 텅스텐 또는 구리와 같은 금속으로 트렌치 개구를 채운다. 탄탈륨(tantalum) 또는 탄탈륨 질화물 라이너(tantalum nitride liner)와 같이, 금속 이전에 금속 라이너(metal liner)가 종종 증착된다. 임의의 초과 금속을 제거하고 트렌치 콘택(200)의 제조를 완성하기 위해 화학 기계적 폴리싱(Chemical-Mechanical Polishing;CMP)과 같은, 평탄화 프로세스가 사용된다.
본 발명의 대안의 실시예에서는, 트렌치 콘택 대신 비아 콘택(via contact)이 사용될 수 있다는 것에 유의해야한다. 따라서, 사용된 패터닝 프로세스 또는 특정 집적 회로 프로세스의 필요성에 따라, 콘택 개구는 트렌치 형상 또는 비아 형상 중 하나가 될 수 있다. 여기서 설명된 본 발명의 실시예는 콘택 트렌치 개구 및 트렌치 콘택이라고 지칭할 것이지만, 비아 개구 및 비아 콘택(콘택 플러그 또는 비아 플러그로서 또한 알려져 있음)이 임의의 실시예에서 콘택 트렌치 개구 및 트렌치 콘택 대신 사용될 수 있음에 유의해야한다.
집적 회로 기술이 진보함에 따라, 트랜지스터 게이트 피치는 점점 크기가 축소된다(scale down). 이 게이트 피치 크기조정(scaling)은 다수의 새로운, 문제점이 있는 이슈(problematic issue)를 초래하였고, 이중 하나는 일 측면으로는 트렌치 콘택(200) 및 확산 영역(106)과의 사이, 그리고 다른 측면으로는 게이트 전극(102)과의 사이의 상대적으로 비좁은 공간(tight spacing)에 의해 야기되는 증가된 기생 캐패시턴스(도 1a에서 "C"로 표시됨)이다. 스페이서(108)는 트렌치 콘택(200)/확산 영역(106)과 게이트 전극(102) 사이에 대부분의 분리를 제공하기 위한 것이다. 실리콘 질화물(silicon nitride)과 같은, 종래의 스페이서 재료는 이 기생 캐패시턴스를 감소시키는데 거의 도움이 되지 않는다. 유감스럽게도, 기생 캐패시턴스는 트랜지스터 성능을 열화(degrade)시키고 칩 전력을 증가시킨다.
게이트 피치 크기조정에 의해 야기된 다른 이슈는 콘택-게이트(Contact-To-Gate;CTG) 단락의 형성이다. 트렌치 콘택(200)을 위한 제조 프로세스는 트렌치 콘택(200)이 금속 게이트 전극(102)과 물리적 콘택으로 작용하는 것을 방지하도록 디자인되었다. 이러한 콘택이 발생할 때, MOS 트랜지스터를 사실상 파괴하는 CTG 단락이 생성된다. 트랜지스터 게이트 피치가 100 나노미터(㎚) 이하로 크기를 축소함에 따라 CTG 단락은 주요 수율 제한자(major yield limiter)가 되었다.
CTG 단락을 감소시키기 위한 현재의 방법은 레지스트레이션을 제어하는 것과 더 작은 임계 치수를 갖는 콘택을 패터닝하는 단계를 포함한다. 하지만, 게이트 피치가 크기 축소됨에 따라, 레지스트레이션 필요조건은 기존 기술을 만족시키기 매우 어려워진다. 예를 들어, 100㎚ 이하의 게이트 피치를 갖는 트랜지스터는 제조가능한 프로세스 윈도우를 제공하기 위해 10㎚보다 작은 CD 제어 및 층 레지스트레이션 제어(layer registration control)를 필요로 한다. 따라서, 게이트로의 콘택 단락의 가능성은 매우 높다.
도 1b는 트렌치 콘택(200)이 오정렬될 때 무슨 일이 발생하는지를 도시한다. 동일한 포토리소그래피 프로세스가 사용되지만, 도시된 바와 같이, 두 스페이서(108) 사이의 영역 내에 완전히 있지 않은 위치에 트렌치 콘택(200)이 생성된다. 오정렬은 트렌치 콘택(200)이 게이트 전극(102) 중 하나와 물리적 접촉을 하도록 함으로써, 콘택-게이트 단락을 발생시킨다.
본 발명의 실시예에 따라, 절연 캡핑된(insulator-capped) 게이트 전극은 콘택-게이트 단락의 가능성을 최소화시키기 위해 사용될 수 있다. 일 실시예에서, 절연 캡층(insulator-cap layer)은 게이트 전극(102) 최상부 및 MOS 트랜지스터(101)의 스페이서(108) 내에 형성된다. 본 발명의 일부 실시예에서, 절연 캡은 스페이서 사이에 존재하는 볼륨의 상당한 부분을 소비할 수 있다. 예를 들어, 절연 캡은 스페이서 사이에 존재하는 볼륨의 10%와 80% 사이의 어떤 지점까지 소비할 수 있지만, 이 볼륨의 20%와 50% 사이를 일반적으로 소비할 것이다. 게이트 전극 및 게이트 유전체층은 나머지 볼륨의 대부분을 소비한다. 절연 캡을 형성하기 위해 사용될 수 있는 재료는 이하에서 설명된다.
도 2a는 본 발명의 일 실시예에 따른 절연 캡핑된 금속 게이트 전극(an insulator-capped gate electrode)을 도시한다. MOS 트랜지스터(101)가 상부에 형성되는 기판(100)이 도 2a에서 도시된다. 기판(100)은 벌크 실리콘 기판(bulk silicon substrate) 또는 실리콘 온 인슐레이터 기판구조(silicon-on-insulator substructure)를 사용하여 형성된 결정질 반도체 기판(crystalline semiconductor substrate)일 수 있다. 다른 실시예에서, 반도체 기판은 실리콘과 조합될 수 있거나 또는 조합될 수 없는 대안의 재료를 사용하여 형성될 수 있고, 대안의 재료는 게르마늄, 인듐 안티모나이드(indium antimonide), 납 텔루라이드(lead telluride), 인듐 아세나이드(indium arsenide), 인듐 포스파이드(indium phosphide), 갈륨 아세나이드(gallium arsenide), 갈륨 안티모나이드(gallium antimonide), 또는 다른 그룹 III-V 재료를 포함하지만 이에 제한되지 않는다. 기판이 형성될 수 있는 재료의 일부 예시가 여기에 설명되었지만, 반도체 디바이스가 내장될 수 있는 기초로서 역할을 할 수 있는 임의의 재료는 본 발명의 사상 및 범위 내에 속하는 것이다.
도 2a에 도시된 바와 같이, 각각의 MOS 트랜지스터(101)는 평면 트랜지스터가 될 수 있거나 이중 게이트(double-gate) 또는 삼중 게이트(trigate) 트랜지스터와 같은, 비평면 트랜지스터가 될 수 있다. 여기에 설명된 실시예는 평면 트랜지스터를 도시하였지만, 본 발명은 평면 트랜지스터에 제한되지 않는다. 본 발명의 실시예는 또한 비평면 트랜지스터 상에서 사용될 수 있으며, FinFET 또는 삼중 게이트 트랜지스터를 포함하지만 이에 제한되지 않는다. 각각의 MOS 트랜지스터(101)는 게이트 유전체층(104), 게이트 전극층(102), 및 절연 캡층(an insulator-cap layer)(300)의 3개의 층으로 형성된 게이트 스택(gate stack)을 포함한다. 게이트 유전체층(104)은 이산화 실리콘(silicon dioxide) 또는 하이 k 재료와 같은 재료로 형성될 수 있다. 게이트 유전체층(104)에서 사용될 수 있는 하이 k 재료의 예는, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate)을 포함하지만 이에 제한되지 않는다. 일부 실시예에서, 게이트 유전체층(104)은 약 1 옹스트롬(Angstrom,Å)과 약 50Å 사이의 두께를 가질 수 있다. 추가의 실시예에서, 하이 k 재료가 사용될 때 이의 품질을 향상시키기 위한 어닐링 프로세스(annealing process)와 같이, 게이트 유전체층(104) 상에서 추가적인 프로세싱이 수행될 수 있다.
트랜지스터가 PMOS 또는 NMOS 트랜지스터가 되는지 여부에 따라, 게이트 전극층(102)이 게이트 유전체층(104) 상에 형성되고 적어도 P타입 일함수 금속(P type workfunction metal) 또는 N타입 일함수 금속으로 구성될 수 있다. 일부 실시예에서, 게이트 전극층(102)은 두 개 이상의 금속층으로 구성될 수 있으며, 여기서 적어도 하나의 금속층은 일함수 금속층이고 적어도 하나의 금속층은 충진 금속층(fill metal layer)이다.
PMOS 트랜지스터에 대해, 게이트 전극을 위해 사용될 수 있는 금속은, 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 및 전도성 금속 산화물(conductive metal oxide), 예를 들어, 루테늄 산화물(ruthenium oxide)을 포함하지만 이에 제한되지 않는다. P타입 금속층은 약 4.9eV와 약 5.2eV 사이의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게할 것이다. NMOS 트랜지스터에 대해, 게이트 전극을 위해 사용될 수 있는 금속은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금 및 이들 금속의 탄화물(carbide), 예를 들어, 하프늄 탄화물(hafnium carbide), 지르코늄 탄화물(zirconium carbide), 티타늄 탄화물(titanium carbide), 탄탈륨 탄화물(tantalum carbide), 및 알루미늄 탄화물(aluminum carbide)을 포함하지만 이에 제한되지 않는다. N 타입 금속층은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
절연 캡층(300)은 게이트 전극층(102) 상에 형성되고, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소(carbon)로 도핑된 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 금속 산화물, 붕소 질화물(boron nitride), 붕소 탄화물(boron carbide), 및 다른 로우 k 유전체 재료 또는 하나 이상의 탄소, 질소(nitrogen), 및 수소(hydrogen)로 도핑된 로우 k 유전체 재료를 포함하지만, 이에 제한되지 않는다. 절연 캡층(300)이 이하에서 더 자세하게 설명된다.
스페이서(108)의 쌍은 게이트 스택을 지지(bracket)한다. 스페이서(108)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로부터 형성될 수 있다. 스페이서를 형성하기 위한 프로세스는 당 기술 분야에서 잘 알려져 있고 증착 및 에칭 프로세스 단계를 일반적으로 포함한다.
확산 영역(106)은 MOS 트랜지스터(101)의 게이트 스택에 인접한 기판(100) 내에 형성된다. 각각의 MOS 트랜지스터(101)에 대해, 하나의 인접 확산 영역(106)은 소스 영역으로서 기능하고 다른 인접 확산 영역(106)은 드레인 영역으로서 기능한다.
확산 영역(106)은 당 기술 분야에서 잘 알려진 방법 또는 프로세스를 사용하여 형성될 수 있다. 일 실시예에서, 붕소(boron), 알루미늄, 안티몬(antimony), 인(phosphorous), 또는 비소(arsenic)와 같은 도펀트(dopant)는 확산 영역(106)을 형성하기 위해 기판(100)으로 주입(implanted)될 수 있다. 다른 실시예에서, 확산 영역(106)의 위치에서 리세스(recess)를 형성하기 위해 기판(100)이 먼저 에칭될 수 있다. 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금으로 리세스를 채우기 위해 에피택셜 증착 프로세스(epitaxial deposition process)가 또한 수행될 수 있으며, 이렇게 함으로써 확산 영역(106)을 형성한다. 일부 실시예에서, 에피택셜적으로 증착된 실리콘 합금(epitaxially deposited silicon alloy)은 붕소, 비소, 또는 인과 같은 도펀트로 동시에 도핑될 수 있다. 추가 실시예에서, 확산 영역(106)을 형성하기 위해 대안의 재료가 리세스 내로 증착될 수 있다.
하나 이상의 ILD 층(110a/b)이 MOS 트랜지스터(101) 위에 증착된다. 로우 k 유전체 재료와 같이, 집적 회로 구조체에서의 적용가능성(applicability)이 알려진 유전체 재료를 사용하여 ILD 층(110a/b)이 형성될 수 있다. 유전체 재료의 예는, 이산화 실리콘(SiO2), 탄소 도핑된 산화물(carbon doped oxide;CDO), 실리콘 질화물, 유기 고분자(organic polymer), 예를 들어, 퍼플루오로사이클로부탄(perfluorocyclobutane) 또는 폴리테트라 플루오로에틸렌(polytetrafluoroethylene), 플루오로실리케이트 유리(fluorosilicate glass;FSG), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 오르가노실리케이트 유리와 같은, 오르가노실리케이트(organosilicate)를 포함하지만, 이에 제한되지 않는다. ILD 층(110a/b)은 이들의 유전 상수를 더 감소시키기 위해 기공(pore) 또는 다른 보이드(void)를 포함할 수 있다.
콘택 패터닝으로서 또한 지칭되는, 트렌치 콘택(200)의 제조는 적어도 포토리소그래피 프로세스 및 에칭 프로세스를 포함한다. 포토리소그래피 프로세스는 포토레지스트 하드 마스크(photoresist hard mask)를 형성하여 트렌치 콘택(200)의 위치를 정의한다. 프로세스는 ILD 층(110b) 상에 포토레지스트 재료를 증착함으로써 시작한다. 증착된 포토레지스트층은 패터닝된 광학 마스크를 통해 자외선 방사(ultraviolet radiation)에 노출되고, 패턴은 트렌치 콘택(200)을 정의한다. 포토레지스트층은 또한 트렌치 콘택(200)이 형성될 개구를 포함하는 포토레지스트 하드 마스크층을 생성하도록 발달된다. 포토리소그래피 프로세스는 당 기술 분야에서 잘 알려져 있고 본원의 설명은 단순히 통상적인 포토리소그래피 프로세스의 개요라는 것에 유의해야한다. 베이킹(baking) 및 정렬(alignment) 단계와 같은, 많은 중간 단계가 생략되었다.
포토레지스트 하드 마스크가 트렌치 콘택(200)을 정의하는 위치에 있다면, 에칭 프로세스가 수행된다. 에천트(echant)는 ILD 층(110a/b)의 부분을 에칭하고 트렌치 콘택(200)에 대한 개구와 같이, 포토레지스트 하드 마스크에서의 개구에 의해 노출된 채로 남아있다. 따라서, 에천트는 확산 영역(106)까지의 트렌치 개구를 에칭한다. 사용된 에칭 프로세스는 종래의 화학적 습식 에칭 프로세스(chemical wet etch process) 또는 플라즈마 건식 에칭 프로세스(plasma dry etch process)가 될 수 있다. 에칭 프로세스는, TETCH로서 표시된, 시간의 지속기간 동안 수행되며, 이는 확산 영역(106)까지 항상 ILD 층(110)을 에칭하기에 충분하다. 상기 서술된 바와 같이, 트렌치 콘택(200)을 형성하기 위해, 에칭된 트렌치 개구는 또한 하나 이상의 금속으로 채워진다.
본 발명의 실시예에 따라, 절연 캡층(300)은, 콘택 트렌치 개구가 절연 캡층 위에 정렬되더라도, 트렌치 콘택(200)의 제조 동안 금속 게이트 전극(102)을 노출되는 것으로부터 보호하기에 충분한 두께를 갖는다. 또한, 절연 캡층(300)은 트렌치 콘택(200)이 형성된 이후에 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시키기에 충분한 두께를 갖는다. 본 발명의 일 실시예에서, 이 두께는 5㎚부터 50㎚까지의 범위가 될 수 있다. 다른 실시예에서, 절연 캡층의 높이는 게이트 스택의 전체 높이의 20% 내지 80%를 차지할 수 있다. 콘택 트렌치 개구를 형성하는데 사용된 에칭 프로세스는 절연 캡층(300)에 대해 선택적이다. 이는 습식 또는 건식 에칭 화학물질(chemistry)이 ILD 층(110a/b)의 재료를 에칭하지만 선택적으로 정지하여 절연 캡층(300) 및 측벽 스페이서(108)에 대해 자가 정렬(self align)할 것임을 의미한다.
본 발명의 실시예에 따라, 절연 캡층(300)은 또한 아래의 금속 게이트 전극(102)을 노출시키지 않고 전체 TETCH 동안 에칭 프로세스를 견디기에 충분한 두께를 갖는다. 다르게 말하면, 절연 캡층(300)의 임의의 부분이 금속 게이트 전극(102)과 후속으로 형성된 트렌치 콘택(200) 사이의 전기적 전도성을 허용할 두께까지 축소되는 것 없이, 절연 캡층(300)은 완전히 확산 영역(106)까지 ILD 층(110a/b)을 에칭하는데 필요한 시간의 지속기간 동안 에칭 프로세스를 견디기에 충분한 초기 두께(an initial thickness)를 갖는다. 에칭 프로세스 이후에, 절연 캡층(300)과 스페이서(108)의 조합은 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킴으로써, CTG 단락을 제거한다.
본 발명의 절연 캡층(300)을 형성하기 위한 여러 상이한 방법이 존재한다. 본 발명의 일 실시예에서, 게이트 전극(102)은 게이트 퍼스트 프로세스(gate-first process)를 사용하여 형성되고, 블랭킷 유전체층(blanket dielectric layer)은 초기에 기판 상에 증착된다. 그 다음, 블랭킷 전극층이 유전체층 최상부에 증착된다. 마지막으로, 블랭킷 유전체층이 전극층 최상부에 형성된다. 유전체층, 전극층, 및 유전체층을 증착시키는데 사용된 증착 프로세스는 당 기술 분야에서 잘 알려져 있고 전기도금(electroplating), 무전해 도금(electroless plating), 화학적 기상 증착(chemical vapor deposition), 원자층 증착(atomic layer deposition), 물리적 기상 증착(physical vapor deposition), 및 스퍼터링(sputtering)과 같은 프로세스를 포함하지만, 이에 제한되지 않는다. 세 개의 층은 또한 포토리소그래피 프로세스와 같은, 종래의 패터닝 프로세스를 사용하여 에칭되어, 게이트 유전체층(104), 게이트 전극층(102), 및 절연 캡층(300)으로 구성된 게이트 스택을 형성한다. 스페이서(108) 및 확산 영역(106)은 또한 게이트 스택의 대향 측면 상에 형성된다. ILD 층(110a)은 게이트 스택, 스페이서(108), 및 확산 영역(110) 위에 증착된다. 트렌치 콘택(200)은 상기 서술된 바와 같이 형성될 수 있다.
게이트 퍼스트 프로세스의 대안의 실시예에서, 블랭킷 유전체층 및 블랭킷 전극층은 게이트 유전체층(104) 및 게이트 전극(102)으로 구성된 게이트 스택을 형성하기 위해 증착되고 패터닝될 수 있다. 스페이서(108)와 확산 영역(106)의 쌍은 게이트 스택의 양쪽 측면 상에 형성될 수 있다. 그 다음, 스페이서(108) 내에서 금속 게이트 전극(102)을 리세싱하도록 에칭 프로세스가 수행될 수 있고, 이렇게 함으로써 금속 게이트 전극(102)의 두께를 감소시킬 수 있다. 금속 게이트 전극(102)의 리세싱은, 트렌치의 하부면이 리세싱된 금속 게이트 전극(102)의 상부 표면에 대응하는 곳에서 스페이서(108) 사이에 트렌치의 형성을 초래한다. 금속 에칭 프로세스는 절연 재료의 블랭킷층을 증착시키고 스페이서(108) 사이에 트렌치를 채우는 절연 재료 증착 프로세스로 이어진다. 화학 기계적 평탄화 프로세스와 같은, 폴리싱 프로세스(polishing process)는 절연 재료층을 폴리싱(polish down)하고 스페이서(108)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이 초과 절연 재료의 제거는 스페이서(108) 내에 실질적으로 포함된 절연 캡층(300)을 산출한다.
본 발명의 다른 실시예에서, 대체 금속 게이트 프로세스(replacement metal gate process)와 같은, 게이트 라스트 프로세스(gate-last process)가, 게이트 전극을 형성하는데 사용된다. 이 실시예에서, 블랭킷 유전체층 및 블랭킷 더미 전극층(blanket dummy electrode layer)은 게이트 전극층(104) 및 더미 게이트 전극으로 구성된 게이트 스택을 형성하도록 초기에 증착되고 패터닝될 수 있다(미도시). "더미"라는 용어는 이 층이 희생적인(sacrificial) 성질임을 나타내는데 사용되었다는 것에 유의해야한다. 더미층에서 사용된 재료는 더미가 아닌(non-dummy) 층에서 사용된 동일하거나 동일하지 않은 재료가 될 수 있다. 예를 들어, 더미 전극층은 폴리실리콘으로 구성될 수 있고, 이는 실제 게이트 전극에서 사용된다. 스페이서(108) 및 확산 영역(106)의 쌍은 게이트 스택의 양쪽 측면 상에 형성될 수 있다. 그 다음, 더미 게이트 전극은 스페이서(108) 사이 및 게이트 유전체층(104)의 최상부에 트렌치를 형성하도록 에칭(etched out)될 수 있다. 전극 금속층은 또한 트렌치를 채우도록 증착될 수 있다. 전극 금속층은 스페이서(108)의 외부의 금속을 제거하고 스페이서(108) 사이의 트렌치에 전극 금속을 구속(confine)시키도록 폴리싱 될 수 있고, 이렇게 함으로써 금속 게이트 전극(102)을 형성한다.
상기 서술된 바와 같이, 스페이서(108) 내에 금속 게이트 전극(102)을 리세싱하도록 에칭 프로세스가 수행된다. 금속 게이트 전극(102)의 리세싱은 스페이서(108) 사이에 트렌치의 형성을 초래한다. 절연 재료 증착 프로세스는 트렌치를 채우고 폴리싱 프로세스는 절연 재료층을 폴리싱하고 스페이서(108)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이는 스페이서(108) 내에 실질적으로 포함된 절연 캡층(300)을 산출한다.
도 2b는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 정확하게 정렬된 트렌치 콘택(200)을 도시한다. 이 경우에, 절연 캡(300)은 사용되지 않는다.
도 2c는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 형성된 오정렬된(misaligned) 트렌치 콘택(200)을 도시한다. 도시된 바와 같이, 오정렬된 트렌치 콘택(200)의 일부분은 게이트 전극(102) 위에 직접 위치된다. 하지만, 도 1b에 도시된 종래 기술의 트랜지스터와는 다르게, 절연 캡층(300)의 사용에 기인하여 CTG 단락이 회피된다. 절연 캡층(300)은 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시켜서, 트렌치 콘택(200)이 "자가 정렬"될 수 있게한다.
도 3a 내지 도 3c는 도 2a의 트랜지스터 상에서의 약간의 변형을 도시한다. 도 3a에서, 대체 금속 게이트 프로세스의 상이한 구현은 트랜지스터를 형성하는데 사용된다. 이 실시예에서, 블랭킷 더미 유전체층 및 블랭킷 더미 전극층은 기판 상에 증착된다. 여기서, 더미 전극층은 폴리실리콘으로 구성될 수 있고 더미 유전체층은 이산화 실리콘으로 구성될 수 있으며, 이들 모두는 실제 게이트 전극 및 실제 게이트 유전체층에서 사용된다. 이들 두 더미층은 더미 게이트 유전체층 및 더미 게이트 전극층으로 구성된 게이트 스택을 형성하도록 에칭된다. 스페이서(108) 및 확산 영역(106)은 또한 게이트 스택의 대향 측면 상에 형성된다. ILD 층(110a)은 게이트 스택, 스페이서(108), 및 확산 영역(106) 위에 증착된다. ILD 층(110a)은 더미 전극층을 노출시키도록 평탄화된다.
그 다음, 더미 전극층 및 더미 게이트 유전체층은 하나 이상의 에칭 프로세스를 사용하여 제거된다. 더미층의 제거는 스페이서(108) 사이의 트렌치를 생성한다. 기판(100)은 트렌치의 하부면을 형성한다. 새로운 하이 k 게이트 유전체층(104)은 화학적 기상 증착 프로세스 또는 원자층 증착 프로세스를 사용하여 트렌치 내로 증착된다. 도 3a에서 도시된 바와 같이, 하이 k 게이트 유전체층(104)은 트렌치의 하부 및 측벽을 따라 증착되어서, "U"자 형상의 게이트 유전체층(104)을 형성한다. 그 다음, 금속 게이트 전극층(102)은 하이 k 게이트 유전체층(104)의 최상부에 증착된다. 금속 게이트 전극(102)을 형성하기 위한 프로세스는 당해 기술 분야에서 잘 알려져 있다.
본 발명의 실시예에 따라, 최종 금속 게이트 전극(102)은 트렌치 전체를 채우지 않는다. 일 실시예에서, 금속 게이트 전극(102)은 트렌치 전체를 초기에 채울 수 있지만, 후속 에칭 프로세스가 금속 게이트 전극(102)을 리세싱하는데 사용될 것이다. 다른 실시예에서, 금속 게이트 전극 증착 프로세스는 금속 게이트 전극(102)으로 트렌치를 오직 부분적으로만 채운다. 양쪽 실시예에서, 트렌치는 스페이서(108) 사이의 최종 금속 게이트 전극(102) 위에 남아있다.
마지막으로, 절연 재료 증착 프로세스는 스페이서(108) 사이에서 트렌치를 채우는 블랭킷 층의 절연 재료를 증착하는데 사용된다. 화학 기계적 평탄화 프로세스와 같은, 폴리싱 프로세스는 또한 절연 재료 층을 폴리싱하고 스페이서(108)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이 초과 절연의 제거는 스페이서(108) 내에 실질적으로 구속된 절연 캡층(300)을 산출한다. 도 3a에서 도시된 바와 같이, 절연 캡(300)은 또한 게이트 유전체층(104)의 측벽 부분 내에 구속된다.
도 3b는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에서 정확하게 정렬된 트렌치 콘택(200)을 도시한다. 도 3c는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 형성된 오정렬된 트렌치 콘택(200)을 도시한다. 다시 한번, 오정렬된 트렌치 콘택(200)의 일부분은 게이트 전극(102) 위에 직접 위치된다. CTG 단락은 절연 캡층(300)의 사용에 기인하여 회피되고, 이는 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킨다.
도 4a 내지 도 4c는 도 3a의 트랜지스터 상에서의 약간의 변형을 도시한다. 도 4a에서, "U"자 형상의 게이트 유전체층(104)을 갖는 트랜지스터를 형성하기 위해 교체 게이트 프로세스가 다시 사용된다. 게이트 전극층(102) 및 게이트 유전체층(104)은 도 3a에 대해 상기 상세된 동일한 프로세스를 사용하여 초기에 형성된다. 도 3a와는 다르게, 이 실시예에서, "U"자 형상의 게이트 유전체층(104) 및 금속 게이트 전극(102) 모두는 절연 캡층(300)의 제조 이전에 리세싱된다. 하나 이상의 에칭 프로세스는 양쪽 구조를 리세싱하는데 사용될 수 있다. 절연 캡(300)은 또한 도 3a에 대해 상기 서술된 동일한 프로세스를 사용하여 생성되고, 도 4a에서 도시된 바와 같이, 게이트 전극(102) 및 게이터 유전체층(104)의 부분 모두의 최상부에 위치된다. 도 4b는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 정확하게 정렬된 트렌치 콘택(200)을 도시한다. 도 4c는 절연 캡층(300)을 갖는 두 MOS 트랜지스터 사이에 형성된 오정렬된 트렌치 콘택(200)을 도시한다. 다시 한번, 오정렬된 트렌치 콘택(200)의 일부부은 게이트 전극(102) 위에 직접 위치된다. CTG 단락은 절연 캡층(300)의 사용에 기인하여 회피되고, 이는 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킨다.
도 5a 내지 도 5f는 MOS 트랜지스터에 의해 사용될 수 있는 대안 절연 캡층의 제조를 도시한다. 초기에, 도 5a는 더미 게이트 전극(500) 및 더미 게이트 유전체층(502)을 포함하는 두 MOS 트랜지스터를 도시한다. 또한 실리콘 질화물로 일반적으로 형성된 스페이서(108)의 쌍이 도시된다.
본 발명의 실시예에 따라, 더미 게이트 전극층(500) 및 스페이서(108) 모두를 부분적으로 리세싱하도록 하나 또는 다수의 에칭 프로세스가 수행된다. 듀얼 리세스(dual recess)가 도 5b에서 도시된다. 더미 게이트 전극(500)을 리세싱하는데 사용된 에칭 화학물질은 스페이서(108)를 리세싱하는데 사용된 에칭 화학물질과는 상이할 수 있다. 사용된 에칭 프로세스는, 습식 에칭, 건식 에칭, 또는 이들의 조합이 될 수 있다. 더미 게이트 전극(500) 및 스페이서(108)가 리세싱될 때, 트렌치(503a)는 ILD 층(110a) 내에 형성되고 여기서 더미 게이트 전극(500) 및 스페이서(108)의 상부 표면은 트렌치의 하부(bottom)를 형성한다.
도 5c로 이동하면, 더미 게이트 유전체(502)뿐만 아니라 더미 게이트 전극(500)을 완전하게 제거하기 위해 하나 이상의 에칭 프로세스가 수행된다. 더미 게이트 전극(500) 및 더미 게이트 유전체를 완전하게 제거하기 위한 에칭 프로세스는 당해 기술 분야에서 잘 알려져 있다. 다시 한번, 이들 에칭은, 습식, 건식, 또는 이들의 조합이 될 수 있다. 도 5c에서 도시된 바와 같이, 트렌치(503a)는 이제 더욱 깊어지고 트렌치(503a)의 상부에서는 상대적으로 넓고 트렌치(503a)의 하부에서 상대적으로 좁은 단면 프로파일을 갖는다. 더미 게이트 전극(500) 및 더미 게이트 유전체(502) 이들 전체가 제거되고, 이렇게 함으로써 기판(100)의 상부를 노출시킨다.
도 5d에서, 게이트 유전체층(104) 및 금속 게이트 전극층(102)이 트렌치(503a)에 증착된다. CVD 또는 ALD 프로세스와 같은, 컨포멀 증착 프로세스(conformal deposition process)는, 일반적으로 게이트 유전체층(104)의 증착을 위해 사용되고, 트렌치(503a)의 측벽 및 하부면을 커버하는 컨포멀 유전체층(104)을 초래한다. 금속 게이트 전극층(102)은 트렌치(503a)의 나머지를 채운다. 본 발명의 일부 실시예에서, 금속 게이트 전극층(102)은 두 개 이상의 금속층, 예를 들어, 일함수 금속층 및 충진 금속층으로 구성될 수 있다.
대체 금속 게이트 프로세스 공정에서, 특히 22㎚ 이하의 게이트 폭을 갖는 트랜지스터에 대해 좁은 게이트 트렌치를 금속 게이트 재료로 채우는 것은 매우 도전적인 과제이다. 도 5a 내지 도 5d에서 설명된 프로세스 흐름은 하부에서 좁은 트렌치 폭에 영향을 주는 것 없이 상부에서 트렌치 개구를 확장시킴으로써 진성 충진 특성(intrinsic fill characteristic)을 향상시킨다. 따라서, 트렌치(503a)의 단면 프로파일은, 상부에서 상대적으로 넓은 개구를 갖고, 더 적은 보이드 또는 다른 결점을 개선시킨 금속 게이트 전극 증착을 초래한다.
그 다음, 금속 게이트 전극층(102) 및 게이트 유전체층(104)은 도 5e에서 도시된 바와 같이 리세싱되어 트렌치(503b)를 형성한다. 다시 한번, 하나 이상의 에칭 프로세스는, 습식 또는 건식이고, 게이트 전극층(102) 및 게이트 유전체층(104) 모두를 리세싱하는데 사용될 수 있다. 사용된 에칭 프로세스는 ILD 층(110a)에 대해 선택적이어야 한다. 금속 게이트 전극(102)은 이의 상부 표면이 스페이서(108)의 상부 표면과 평평하거나 아래에 있을 때까지 리세싱된다. 도 5d에서 금속 게이트 전극(102)의 부분이 스페이서(108)의 상부에 있지만, 도 5e에서 금속 게이트(102)의 리세싱 이후에 스페이서(108)의 상부 위에 남아있는 금속 게이트 전극(102)의 부분이 없다는 것은 중요하다. 이는 스페이서(108)의 최상부에 남아있는 금속 게이트 전극(102)의 임의의 부분이 결국 오정렬된 트렌치 콘택에 CTG 단락을 형성할 수 있기 때문이다.
도 5f로 이동하면, 절연 재료 증착 프로세스는 트렌치(503b)를 채우고 폴리싱 프로세스는 절연 재료층을 폴리싱하고 트렌치(503b)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이는 트렌치(503b) 내에 실질적으로 포함된 절연 캡층(504)을 산출한다. 절연 캡층(504)은 스페이서(108)의 위에서 측면으로 연장하여 버섯 상부의 모양을 갖는다. 절연 캡층(504)은 게이트 스페이서(108) 위로 연장함으로써 콘택-게이트 마진(contact-to-gate margin)을 개선시킨다. 절연 캡층(504)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 산화 금속, 및 로우 k 유전체 재료를 포함하지만, 이제 제한되지 않는다.
도 5g는 절연 캡층(504)을 커버하고 제 1 ILD 층(110a)의 최상부에 위치한 추가 ILD 층(110b)의 증착을 도시한다. 도 5h는 ILD 층(110a 및 110b)을 통해 확산 영역(106)에까지 제조된 트렌치 콘택(200)을 도시한다. 도 5h의 트렌치 콘택(200)은 인접 트랜지스터의 스페이서(108) 사이에 정확하게 정렬된다.
도 5i는 오정렬된 트렌치 콘택(200)을 도시한다. 도시된 바와 같이, 트렌치 콘택(200)이 금속 게이트 전극(102)의 상부에 위치될지라도, 절연 캡층(504)은 금속 게이트 전극(102)을 보호하고 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킴으로써 CTG 단락을 형성하는 것으로부터 방지한다.
절연 캡층(504)에 의해 제공된 다른 장점은 도 1a와 관련하여 상기 논의된 기생 캐패시턴스 이슈에 관한 것이다. 기생 캐패시턴스 이슈는 일 측면으로는 트렌치 콘택(200) 및 확산 영역(106) 사이, 그리고, 다른 측면으로는 게이트 전극(102)과의 상대적으로 비좁은 공간에 의해 야기되었다. 스페이서(108)는 트렌치 콘택(200)/확산 영역(106)과 게이트 전극(102) 사이에 대부분의 분리를 제공하기 위한 것이지만, 실리콘 질화물과 같은, 종래의 스페이서 재료는 이 기생 캐패시턴스를 감소시키는데 거의 도움이 되지 않는다. 그럼에도 불구하고, 트렌치 콘택(200)에 대한 콘택 트렌치 개구를 생성하는 에칭 프로세스는 실리콘 질화물에 대해 선택적이기 때문에, 실리콘 질화물이 여전히 사용된다.
본 발명의 실시예에 따라, 실리콘 질화물 외의 재료가 스페이서(108)에서 사용될 수 있다. 여기서, 측면으로 연장한 절연 캡층(504)은 트렌치 콘택(200)을 제조하기 위해 사용된 에칭 프로세스 중에 아래의 스페이서(108)를 보호한다. 이들 에칭 프로세스는 일반적으로 이방성 프로세스(anisotropic process)이고, 따라서, 에칭 화학물질은 절연 캡층(504)에 대해 선택적이어야만 할 필요가 있다. 절연 캡층(504)은 또한 아래의 스페이서(108)를 차폐(shield)할 수 있다. 따라서, 이방성 프로세스에서, 절연 캡층(504)의 사용은 에칭 화학물질이 스페이서(108)에서 사용된 재료에 대해 반드시 선택적이 되어야할 필요가 없음을 의미한다. 이는 스페이서 재료의 선택에 대한 임의의 제약을 제거하고 캐패시턴스에 대해 최적화된 재료의 사용을 가능하게 한다. 예를 들어, 기생 캐패시턴스에 관한 이슈를 감소시키기 위해 실리콘 산질화물(SiON), 탄소 도핑된 실리콘 산질화물(SiOCN), 또는 로우 k 유전체 재료와 같은 재료가 스페이서(108)에서 사용될 수 있다.
도 6a 내지 도 6f는 본 발명의 실시예에 따라 절연 캡층과 함께 계단형(stepped) 금속 게이트 전극의 형성을 도시한다. 초기에, 도 6a는 더미 게이트 전극(500) 및 더미 게이트 유전체층(502)을 포함하는 두 MOS 트랜지스터를 도시한다. 도 6b로 이동하면, 하나 이상의 에칭 프로세스는 더미 게이트 유전체(502)뿐만 아니라 더미 게이트 전극(500)을 완전하게 제거하기 위해 수행된다. 더미 게이트 전극(500) 및 더미 게이트 유전체를 완전하게 제거하기 위한 에칭 프로세스는 당 해 기술 분야에서 잘 알려져 있다. 더미 게이트 전극(500) 및 더미 게이트 유전체층(502) 이들 전체가 제거되고, 이렇게 함으로써, 기판(100)의 상부를 노출시킨다.
도 6c는 듀얼 금속 게이트 전극층, 컨포멀 금속 게이트 전극층(102a) 및 컨포멀하거나 컨포멀 하지 않을 수 있는 제 2 금속층(102b)의 증착을 도시한다. 초기 금속 게이트 전극층(102a)은 화학적 기상 증착 또는 원자층 증착과 같은 컴포멀 증착 프로세스를 사용하여 증착될 수 있다. 물리적 기상 증착 또는 스퍼터링과 같은, 다른 프로세스가 또한 사용될 수 있다. 제 2 금속 게이트 전극(102b)은 화학적 기상 증착, 원자층 증착, 물리적 기상 증착, 스퍼터링, 또는 균등한 프로세스, 예를 들어, 전기도금 또는 무전해 도금과 같은, 종래의 증착 프로세스를 사용하여 증착되는데 왜냐하면 컨포멀 층은 층(102b)에 대해 요구되지 않기 때문이다.
초기 금속 게이트 전극층(102a)은 통상적으로 일함수 금속층이고 상기 설명된 임의의 일함수 금속을 사용하여 형성될 수 있다. 제 2 금속 게이트 전극층(102b)은 제 2 일함수 금속층이 될 수 있거나 알루미늄, 텅스텐, 또는 구리와 같은 낮은 레지스턴스(resistance) 충진 재료층이 될 수 있다. 본 발명의 실시예에 따라, 금속 게이트 전극(102a)에서 사용된 금속은 금속 게이트 전극(102b)에서 사용된 금속과는 상이한 에칭 속성을 갖는다.
도 6d로 이동하면, 내부에 절연 캡층이 제조될 수 있는 트렌치(600)를 형성하기 위해 듀얼 금속 게이트 전극층(102a 및 102b)이 에칭되고 리세싱된다. 본 발명의 실시예에 따라, 에칭 프로세스는 금속층(102b) 보다 더 큰 부분의 금속층(102a)을 제거한다. 도 6d에서 도시된 바와 같이, 이는 금속 게이트 전극(102)에 대해 계단형 또는 불릿형(bulleted) 프로파일을 산출한다. 전체 금속 게이트 전극(102)의 중간 부분은 전체 금속 게이트 전극(102)의 바깥쪽 에지 부분 보다 상대적으로 더 두껍다. 다르게 말하면, 금속 게이트 전극(102)의 중간 부분은 금속 게이트 전극(102)의 측면 부분보다 상대적으로 더 큰 높이를 갖는다. 금속 게이트 전극(102)에 대한 이 계단형 프로파일(stepped profile)은 도 6f에서 이하에 설명된 바와 같이 장점을 제공한다.
일 실시예에서, 단일 에칭 프로세스가 사용되어 금속 게이트 전극층(102b) 보다 더 빠른 속도로 금속 게이트 전극층(102a)을 에칭한다. 즉, 에칭 화학물질은 금속 게이터 전극(102b)에 대해 더 선택적이다. 다른 실시예에서, 두 에칭 프로세스를 사용하되, 하나는 금속층(102a)에 대해 다른 하나는 금속층(102b)에 대해 사용될 수 있다. 두 에칭 프로세스가 사용된다면, 금속층(102a)의 더 큰 부분은 금속층(102b)에 대해 제거되어야만한다. 따라서, 일 실시예에서, 두 에칭 프로세스 중 첫 번째는 금속층(102b)에 대해 선택적이 될 수 있고, 두 에칭 프로세스 중 두 번째는 금속층(102a)에 대해 선택적이 될 수 있다. 사용된 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 양쪽의 조합이 될 수 있다. 금속의 임의의 쌍이 금속층(102a 및 102b)에서 사용되고, 두 금속 사이를 구별짓는 습식 또는 건식 화학적 에칭을 찾는 것이 가능함이 이들 당업자에게 의해 이해될 것이다.
도 6e에서 도시된 바와 같이, 절연 재료 증착 프로세스는 트렌치(600)를 채우고, 폴리싱 프로세스는 절연 재료층을 폴리싱하고 트렌치(600)의 외부의 임의의 절연 재료를 실질적으로 제거하는데 사용된다. 이는 트렌치(600) 내에 실질적으로 포함된 절연 캡층(602)을 산출한다. 절연 캡층(602)은 금속 게이트 전극(102)의 계단형 프로파일에 기인하여 이의 바깥쪽 에지에서 상대적으로 두껍고 이의 중간 부분에서 상대적으로 얇다. 절연 캡층(602)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 금속 산화물, 및 로우 k 유전체 재료를 포함하는 재료로 형성될 수 있지만, 이제 제한되지 않는다.
도 6f는 오정렬된 트렌치 콘택(200)을 도시한다. 도시된 바와 같이, 트렌치 콘택(200)이 금속 게이트 전극(102)의 상부에 위치될지라도, 절연 캡층(602)은 금속 게이트 전극(102)을 보호하고 오정렬된 트렌치 콘택(200)으로부터 금속 게이트 전극(102)을 전기적으로 격리시킴으로써 CTG 단락을 형성하는 것으로부터 방지한다. 금속 게이트 전극(102)의 계단형 프로파일은 적어도 두 가지 장점을 제공한다. 첫 번째, 계단형 프로파일은 금속 게이트 전극(102)과 트렌치 콘택(200) 사이에 위치될 절연 캡층(602)의 두꺼운 부분을 야기하고, 이렇게 함으로써 강한 전기적 격리를 제공한다. 두 번째, 계단형 프로파일은, 금속 게이트 전극(102)의 중간 부분이 두꺼운 채로 남아있게 하여, 이의 금속 함량을 증가시킴으로써 금속 게이트 전극(102)의 전기적 레지스턴스를 낮춘다. 본 발명의 다양한 실시예에서, 계단형 프로파일은 오정렬된 트렌치 콘택(200)으로부터 이의 전기적 격리를 유지하면서 금속 게이트 전극(102)의 볼륨 또는 중간 부분의 폭을 최대화시키도록 시도함으로써 최적화될 수 있다. 일부 실시예에서, 이는 금속 게이트 전극(102b)의 크기 또는 두께를 증가시킴으로써 완료될 수 있다. 추가 실시예에서, 이는 계단형 프로파일을 더 정교하게 맞추기(tailor) 위해 두 개 이상의 금속 게이트 전극층을 사용하여 수행될 수도 있다.
본 발명의 다른 실시예에 따라, 도 7a 내지 도 7c는 도 5f의 광폭 절연 캡층(wide insulator-cap layer)(504)을 도 6d 내지 도 6f의 계단형 프로파일 금속 게이트 전극(102)과 조합한 MOS 트랜지스터의 제조를 도시한다. 도 5c에서 도시된 구조로 시작하면, 듀얼 금속 게이트 전극층은 도 7a에서 도시된 바와 같이 증착된다. 하나의 층은 컨포멀 금속 게이트 전극층(102a)이고 다른 층은 컨포멀 하거나 컨포멀 하지 않을 수 있는 제 2 금속층(102b)이다. 초기 금속 게이트 전극층(102a)은 통상적으로 일함수 금속층이고 제 2 금속 게이트 전극층(102b)은 제 2 일함수 금속층이거나 충진 금속층이 될 수 있다. 본 발명의 실시예에 따라, 금속 게이트 전극(102a)에서 사용된 금속은 금속 게이트 전극(102b)에서 사용된 금속과는 상이한 에칭 속성을 갖는다.
도 7b로 이동하면, 게이트 유전체층(104) 뿐만 아니라, 듀얼 금속 게이트 전극층(102a 및 102b)이 에칭되고 리세싱된다. 에칭 프로세스는 금속 게이트 전극(102b)에 대해 선택적이다. 도 7b에서 도시된 바와 같이, 이는 금속 게이트 전극(102)에 대해 계단형 프로파일을 산출한다. 전체 금속 게이트 전극(102)의 중간 부분은 전체 금속 게이트 전극(102)의 바깥쪽 에지 부분 보다 상대적으로 더 두껍다.
절연 물질은 또한 각각의 금속 게이트 전극(102)의 최상부에 절연 캡층(700)을 형성하기 위해 증착되고 평탄화된다. 이는 도 7c에서 도시된다. 오정렬된 트렌치 콘택(200)이 또한 도시된다. 금속 게이트 전극(102)의 계단형 프로파일은 절연 캡층(700)의 두꺼운 부분이 금속 게이트 전극(102)을 트렌치 콘택(200)으로부터 전기적으로 격리시키는 것을 허용한다. 계단형 프로파일은 또한 금속 게이트 전극(102)의 중간 부분이 두꺼운 채로 남아있게 하여, 이렇게 함으로써 전기적 레지스턴스를 감소시킨다. 이 실시예에서, 절연 캡층(700)은 리세싱된 스페이서(108) 위로 연장하고, 이렇게 함으로써 트렌치 콘택(200) 에칭 프로세스 중에 스페이서를 보호하고 트렌치 콘택(200)과 금속 게이트 전극(102) 사이의 기생 캐패시턴스를 감소시키기 위해 최적화된 재료가 스페이서(108)에서 사용되도록 허용한다.
도 8a 내지 도 8f는 콘택 측벽 스페이서(contact sidewell spacer)가 CTG 단락을 감소시키고 기생 캐패시턴스 이슈를 개선시키는데 사용되는 본 발명의 다른 실시예를 도시한다. 도 8a는 확산 영역(106)까지 ILD층(110a 및 110b)를 통해 에칭되어있는 콘택 트렌치 개구(800)를 도시한다. 상기 설명된 바와 같이, 콘택 에칭 개구(800)를 형성하는데 포토리소그래피 패터닝 및 에칭 프로세스가 사용된다.
콘택 트렌치 개구(800)의 하부에서 형성되는 실리사이드층(silicide layer)(802)이 도 8a에서 또한 도시된다. 실리사이드층(802)을 제조하기 위해, 스퍼터링 증착 프로세스 또는 ALD 프로세스와 같은, 종래의 금속 증착 프로세스는, 적어도 콘택 트렌치 개구(800)의 하부를 따라 컨포멀 금속층을 형성하는데 사용될 수 있다. 종종 콘택 트렌치 개구(800)의 측벽 상에 금속이 또한 증착될 것이다. 금속은 니켈, 코발트, 탄탈륨, 티타늄, 텅스텐, 백금, 팔라늄, 알루미늄, 이트륨, 에르븀(erbium), 이테르븀(ytterbium), 또는 임의의 다른 금속 중 하나 이상을 포함할 수 있고 이는 실리사이드를 위한 양호한 후보이다. 어닐링 프로세스는 또한 금속이 확산 영역(106)과 반응하고 실리사이드층(802)을 형성하도록 하기 위해 수행될 수 있다. 임의의 미반응 금속은 알려진 프로세스를 사용하여 선택적으로 제거될 수 있다. 실리사이드층(802)은 나중에 형성된 트렌치 콘택(200)과 확산 영역(106) 사이의 전기적 레지스턴스를 감소시킨다.
도 8b는 본 발명의 실시예에 따라, 콘택 트렌치 개구(800)의 측벽을 따라 형성된 콘택 측벽 스페이서(804)의 쌍을 도시한다. 콘택 측벽 스페이서(804)는 게이트 스페이서(108)의 제조와 유사한 증착 및 에칭 프로세스를 사용하여 형성될 수 있다. 예를 들어, 절연체의 컨포멀층은 콘택 트렌치 개구(800) 내에 증착될 수 있어서, 콘택 트렌치 개구(800)의 측벽 및 하부면을 따라 증착될 절연체를 초래한다. 절연체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 탄소 도핑된 실리콘 산질화물(SiOCN), 임의의 다른 산화물, 임의의 다른 질화물 또는 임의의 로우 k 유전체 재료가 될 수 있다. 그 다음, ILD층(110b)의 표면과 같은 다른 영역뿐만 아니라 콘택 트렌치 개구(800)의 하부로부터 절연체를 제거하는데 이방성 에칭 프로세스가 사용된다. 이는 도 8b에 도시된 콘택 측벽 스페이서(804)를 산출한다.
당업자에 의해 이해되는 바와 같이, 게이트 콘택을 형성하기 위해 금속 게이트 전극(102)까지의 비아(via)를 형성하는데 분리 패터닝 프로세스(a seperate patterning process)가 사용될 수 있다. 이 분리 패터닝 프로세스는 통상적으로 웨이퍼를 희생 감광 레지스트층(sacrificial photo-definable resist layer)으로 코팅하는 단계, 게이트 콘택을 에칭하는 단계, 그 다음 포토레지스트를 습식 또는 건식 세척 프로세스 또는 이들의 일부 조합으로 제거하는 단계를 포함할 것이다. 이 분리 패터닝 프로세스는 콘택 트렌치 개구(800)가 형성된 이후에 일반적으로 수행되고, 이는 첫 번째로 레지스트 코팅 그 다음 습식 또는 건식 세척 화학물질이 콘택 트렌치 개구(800)로 진입하고 실리사이드층(802)을 열화시킬 수 있다는 것을 의미한다. 따라서, 본 발명의 실시예에 따라, 스페이서(804)를 형성하기 위해 사용된 절연체의 컨포멀 층은 게이트 콘택을 위한 패터닝 프로세스 이전에 증착된다. 게이트 콘택이 패터닝된 이후가 될 때까지 컨포멀 층이 실리사이드 층(802)을 보호하는 위치에 남아있다. 그 다음 컨포멀층을 에칭하고 스페이서(804)를 형성하기 위해 상기 서술된 이방성 에칭이 수행될 수 있다.
콘택 측벽 스페이서(804)의 제조 이전에 실리사이드 층(802)이 형성되고, 이때는 콘택 트렌치 개구(800)가 이의 가장 큰 폭일 때라는 것에 유의해야한다. 콘택 측벽 스페이서(804)를 형성하기 이전에 실리사이드 층(802)을 형성함으로써, 더 낮은 진성 콘택 레지스턴스와 같이, 더 양호한 전기적 레지스턴스 속성을 제공하기 위해 상대적으로 더 광폭의 실리사이드층(802)이 형성될 수 있다. 콘택 측벽 스페이서(804)가 먼저 형성된다면, 그 다음 적은 확산 영역(106)이 실리사이드 제조 프로세스를 위해 노출될 것이고, 상대적으로 더 짧은 실리사이드층을 산출할 것이다.
도 8c에서 도시된 바와 같이, 금속 증착 프로세스는 콘택 트렌치 개구(800)를 채우고 트렌치 콘택(200)을 형성하기 위해 수행된다. 상기 언급된 바와 같이, 전기도금, 무전해 도금, 화학적 기상 증착, 물리적 기상 증착, 스퍼터링, 또는 원자층 증착과 같은, 금속 증착 프로세스는 임의의 금속 증착 프로세스가 될 수 있다. 사용된 금속은 텅스텐 또는 구리와 같이, 적합한 콘택 속성을 제공하는 임의의 금속이 될 수 있다. 금속 라이너(metal liner)는 종종 탄탈륨 또는 탄탈륨 질화물 라이너와 같은 금속 이전에 증착된다. CMP 프로세스는 임의의 초과 금속을 제거하고 트렌치 콘택(200)의 제조를 완료하기 위해 사용된다.
콘택 측벽 스페이서(804)는 게이트 전극(102)과 트렌치 콘택(200) 사이의 추가적인 보호층을 제공한다. 최종 트렌치 콘택(200)은 종래의 프로세스를 사용하여 형성된 트렌치 콘택(200) 보다 상대적으로 더 좁은 폭을 갖고, 이렇게 함으로써, CTG 단락의 가능성을 감소시킨다. 그리고 게이트 전극(102)과 트렌치 콘택(200) 사이의 추가적인 유전체층은 기생 캐패시턴스를 감소시킨다.
도 8d 내지 도 8f는 콘택이 오정렬될 때 콘택 측벽 스페이서(804)의 제조를 도시한다. 도 8d는 확산 영역(106)까지 ILD층(110a 및 110b)을 통해 에칭되는 오정렬된 콘택 트렌치 개구(800)를 도시한다. 본 발명의 실시예에 따라, 절연 캡층(300)은 금속 게이트 전극(102)이 에칭 프로세스 중 노출로부터 보호한다. 콘택 트렌치 개구(800)의 하부에서 형성되는 실리사이드층(802)이 도 8d에서 또한 도시된다. 실리사이드층(802)에 대한 제조 프로세스가 상기에서 제공되었다.
도 8e는 본 발명의 실시예에 따라, 콘택 트렌치 개구(800)의 측벽을 따라 형성된 콘택 측벽 스페이서(804)의 쌍을 도시한다. 상기 설명된 바와 같이, 콘택 측벽 스페이서(804)는 절연체의 컨포멀 층을 증착하고 에칭함으로써 형성될 수 있다.
도 8f에서 도시된 바와 같이, 금속 증착 프로세스는 또한 콘택 트렌치 개구(800)를 채우고 트렌치 콘택(200)을 형성하기 위해 수행된다. 여기서 다시 한번, 콘택 측벽 스페이서(804)가 게이트 전극(102)과 트렌치 콘택(200) 사이에 추가적인 보호층을 제공한다. 콘택 측벽 스페이서(804)는 최종 트렌치 콘택(200)과 금속 게이트 전극(102) 사이에 추가 분리를 제공하고, 이렇게 함으로써 CTG 단락의 가능성을 감소시킨다. 그리고 게이트 전극(102)과 트렌치 콘택(200) 사이의 추가적인 유전체층은 기생 캐패시턴스를 감소시킨다.
도 9a 내지 도 9d는 본 발병의 실시예에 따라 절연 캡층을 형성하기 위한 다른 프로세스를 도시한다. 도 9a는 금속 게이트 전극(102) 및 게이트 유전체층(104)을 갖는 두 MOS 트랜지스터를 도시한다. 게이트 전극층(102)은 일함수 금속층 및 충진 금속층과 같은, 두 개 이상의 층(미도시)을 포함할 수 있다. 도시된 게이트 유전체층(104)이 대체 금속 게이트 프로세스에 대응하지만, 다음의 프로세스는 또한 게이트 퍼스트 접근방식을 사용하여 형성된 트랜지스터와 함께 사용될 수 있다.
도 9a에서 도시된 바와 같이, 금속 게이트 전극(102)의 최상부에 금속 캡(900)이 형성된다. 본 발명의 실시예에 따라, 선택적인 증착 프로세스를 사용하여 금속 캡(900)이 형성된다. 일부 선택적인 증착 프로세스는, 무전해 도금 및 화학적 기상 증착을 포함하지만, 이에 제한되지 않는다. 선택적으로 증착될 수 있는 금속은 코발트, 니켈, 백금, 구리, 폴리실리콘, 텅스텐, 팔라듐, 은, 금 및 다른 귀금속을 포함하지만, 이제 제한되지 않는다. 당업자에 의해 이해되는 바와 같이, 무전해 프로세스 또는 CVD 프로세스가 사용되지는 여부의 선택은 금속 캡(900)에서 사용된 금속 게이트 전극(102) 및 특정 금속의 조성에 의존할 것이다. 일 예시에서, 금속 게이트 전극(102)의 상부 부분이 구리 금속으로 구성되었다면, 코발트 금속은 구리 상에 무전해로 증착될 수 있다. 다른 예시에서, 텅스텐 또는 폴리실리콘은 금속 게이트 전극(102)에서 사용되는 거의 모든 금속상에서 CVD에 의해 증착될 수 있다. 다른 예시에서, 금속 게이트 전극(102)의 상부 부분이 귀금속으로 구성된다면, 대부분의 금속은 귀금속 상에 무전해 프로세스를 사용하여 증착될 수 있다. 당업자에 의해 이해되는 바와 같이, 일반적으로, 무전해 프로세스는 기판 금속 및 증착될 금속 모두에 대해 귀금속을 필요로 한다. 따라서, 코발트, 니켈, 구리, 백금, 팔라듐, 금, 및 은과 같은 금속의 조합이 가능하다.
도 9b로 이동하면, ILD층(902)은 ILD(110a) 및 금속 캡(900) 위에 증착된 블랭킷이다. CMP 프로세스는 또한 ILD층(902) 및 금속 캡(900) 모두를 평탄화하는데 사용되고 이들의 상부 표면이 실질적으로 평평하게 되도록 한다. 이는 ILD 증착 이후에 금속 캡(900)의 상부 표면을 노출시키도록 완료된다.
그 다음, 도 9c에서 도시된 바와 같이, 에칭 프로세스가 ILD층(902) 내부로부터 금속 캡(900)을 제거하는데 사용된다. 일 실시예에서, 습식 에칭 화학물질은 금속 캡(900)을 제거하기 위해 도포(applied)될 수 있다. 본 발명의 실시예에 따라, 사용된 에칭 화학물질은 ILD층(902) 및 금속 게이트 전극(102) 모두에 대해 선택적이되어야만 한다. 이는 금속 캡(900)이 ILD층(902) 및 금속 게이트 전극(102)에 대해 최소한의 영향으로 제거되는 것을 가능하게 한다. 금속 캡(900)의 제거는 ILD층(902) 내의 보이드(904)를 산출한다.
도 9d로 이동하면, 실리콘층 질화물과 같은, 유전체층은, 보이드(904)를 채우기 위해 증착되고 평탄화될 수 있고, 이렇게 함으로써 자가 정렬된 절연 캡층(906)을 형성한다. 이 유전체층은 보이드(904)를 채우고 ILD층(902)을 커버하는 블랭킷층으로서 일반적으로 증착된다. 평탄화 프로세스는 또한 보이드(904)의 외부의 임의의 초과 재료를 제거하는데 사용된다. 이는 절연체를 보이드(904)에 구속시키고, 이렇게 함으로써 절연 캡층(906)을 형성한다. 절연 캡층(906)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 산화 금속, 및 로우 k 유전체 재료를 포함하지만, 이제 제한되지 않는다. 유일한 제약은 절연 캡층(906)에서 사용된 재료가 ILD층(902)에서 사용된 재료와 유사하지 않다는 것이다.
도 10a 내지 도 10g는 트렌치 콘택(200)의 최상부에 자가 정렬된 금속 스터드(metal stud) 및 금속 게이트 전극(102)으로부터 금속 스터드를 더 절연시키는 절연 스페이서의 쌍을 형성하기 위한 프로세스를 도시한다. 도 10a는 금속 게이트 전극(102) 및 게이트 유전체층(104)를 갖는 두 MOS 트랜지스터를 도시한다. 트렌치 콘택(200)은 두 MOS 트랜지스터 사이에 형성된다.
도 10a에서 도시된 바와 같이, 금속 캡(900)은 트렌치 콘택(200)의 최상부에 형성된다. 본 발명의 실시예에 따라, 선택적인 증착 프로세스를 사용하여 금속 캡(900)이 형성된다. 상기 언급된 바와 같이, 선택적인 증착 프로세스는, 무전해 도금 및 화학적 기상 증착을 포함하지만, 이에 제한되지 않는다. 금속 게이트 전극(102)고 함께 사용하기 위한 상기 서술된 동일 금속 및 프로세스는 또한 여기에서 트렌치 콘택(200)과 함께 사용될 수 있다. 금속 캡(900)에서 사용된 선택적인 증착 프로세스 및 사용된 금속은 트렌치 콘택(200)에서 사용된 금속에 의존할 것이다.
본 발명의 실시예에 따라, 트렌치 콘택(200) 상에서만 금속을 증착시키고 금속 게이트 전극(102) 상에서는 증착시키지 않는 선택적인 증착 프로세스가 선택된다. 이는 트렌치 콘택(200) 및 금속 게이트 전극(102)에서 상이한 타입의 금속을 사용함으로써 달성될 수 있다. 예를 들어, 알루미늄이 금속 게이트 전극(102)에서 사용되고 귀금속이 트렌치 콘택(200)에서 사용된다면, 트렌치 콘택(200)에서 귀금속 상에서만 금속 캡(900)을 증착시키는데 선택적인 증착 프로세스가 사용될 수 있다. 상기 서술된 귀금속의 동일 조합이 또한 여기에서 적용될 것이다. 본 발명의 일부 실시예에서, 알루미늄, 텅스텐, 몰리브덴(molybdenum), 티타늄, 탄탈륨, 티타늄 질화물, 또는 폴리실리콘과 같은 액티브 금속이 금속 게이트 전극(102)에서 사용되고, 코발트, 니텔, 구리, 백금, 팔라듐, 금, 및 은과 같은 귀금속이 트렌치 콘택(200)에서 사용될 수 있다.
도 10b로 이동하면, ILD층(902)은 ILD(110a) 및 금속 캡(900) 위에 증착된 블랭킷이다. CMP 프로세스는 또한 ILD층(902) 및 금속 캡(900) 모두를 평탄화시키는데 사용되고 이들의 상부 표면을 실질적으로 평평하게 되도록 한다. 이는 ILD 증착 이후에 금속 캡(900)의 상부 표면을 노출시키도록 완료된다.
그 다음, 도 10c에서 도시된 바와 같이, ILD층(902) 내부로부터 금속 캡(900)만을 제거하는데 에칭 프로세스가 사용된다. 사용된 에칭 화학물질은 ILD층(902) 및 트렌치 콘택(200) 모두에 대해 선택적이 되어야만 한다. 이는 ILD층(902) 및 트렌치 콘택(200)에 대해 최소한의 영향으로 금속 캡(900)이 제거되는 것을 가능하게 한다. 금속 캡(900)의 제거는 ILD층(902) 내에 보이드(904)를 산출한다.
도 10d로 이동하면, 유전체층(906)은 ILD층(902) 위와 보이드(904) 내부에 증착된 블랭킷이 될 수 있다. 유전체층(906)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 실리콘 산질화물, 다른 질화물, 다른 탄화물, 알루미늄 산화물, 다른 산화물, 다른 금속 산화물, 및 로우 k 유전체 재료를 포함하지만, 이제 제한되지 않고, ILD층(902)에서 사용된 재료와 동일하거나 유사한 재료를 포함한다.
그 다음, 이방성 에칭 프로세스와 같은 에칭 프로세스는 유전체층(906)을 에칭(etch down)하고 스페이서(1000)를 형성하기 위해 적용된다. 이는 도 10e에서 도시된다. 에칭 프로세스는 또한 두 스페이서(1000) 사이에 트렌치(1002)를 생성한다.
도 10f로 이동하면, 스페이서(1000) 사이 및 트렌치 콘택(200) 최상부의 트렌치(1002)에 자가 정렬된 금속 스터드(1004)를 증착시키는데 금속 증착 프로세스가 사용된다. 일부 실시예에서, 이 금속 증착 프로세스는 다른 선택적인 증착 프로세스가 될 수 있고, 반면 다른 실시예에서, 이 금속 증착 프로세스는 선택적인 프로세스가 될 필요가 없다. 마지막으로, 도 10g에서 도시된 바와 같이, 유전체층은 ILD층(1006)을 형성하기 위해 증착되고 평탄화될 수 있다. 금속 스터드(1004)의 상부는 또한 ILD층(1006)과 평행하게 되도록 평탄화된다. 본 발명의 실시예에 따라, 자가 정렬된 금속 스터드(1004)는 스페이서(1000)에 의해 게이트에 대한 단락으로부터 방지된다.
따라서, 여기에 설명된 본 발명의 실시예는 게이트에 대해 자가 정렬된 에칭 중단 구조(etch stop structure)를 형성하고 콘택 에칭이 게이트와 콘택 사이의 단락을 야기하도록 게이트 전극을 노출시키는 것을 방지한다. 콘택-게이트 단락은 게이트 전극을 씌우는(overlaying) 콘택 패턴의 경우에서도 방지된다. 본 발명의 실시예는 또한 트렌치 콘택과 게이트 전극 사이의 기생 캐패시턴스, 유전 파괴(dielectric breakdown) 또는 콘택으로부터 게이트까지의 직접 단락 (direct short), 및 게이트 콘택 패터닝 동안 실리사이드 콘택의 열화와 같은 문제점을 다룬다.
따라서, 절연 캡층의 사용은 자가 정렬된 콘택을 가능하게하고, 강건한 제조가능 프로세스(robust manufacturable process)를 제공한다. 본 발명은 패터닝 제한에 대해 더욱 강건한 더 광폭 콘택의 초기 패터닝을 가능하게 한다. 더 광폭 콘택은 또한 실리사이드 관통 콘택 프로세스 공정(silicide-through-contact process flow)에 바람직하다. 이는 콘택-게이트 단락에서 주요 수율 제한자를 제거할뿐만 아니라, 또한 콘택 패터닝에 대한 주요 제약을 완화하고 더 큰 가변성을 허용한다. 리소그래피 관점에서, 절연 캡층의 사용은 레지스트레이션 윈도우를 증가시키고 더 큰 임계 치수 가변성을 허용한다. 에칭 관점에서, 절연 캡층의 사용은 MOS 트랜지스터에 대한 제조 프로세스가 상이한 프로파일, 상이한 임계 치수, 및 트렌치 콘택 형성 중 ILD의 오버 에칭(over-etching)에 대해 더욱 잘 견디게(tolerant)이게 한다.
요약서에서 설명된 것을 포함하여, 본 발명의 도시된 실시예의 상기 설명은, 완전하게 되거나 개시된 측정 형식에 본 발명을 제한하기 위한 것이 아니다. 여기에 설명된 본 발명의 특정 실시예 및 예시는 도시의 목적을 위한 것이지만, 당업자에게 인식되는 바와 같이, 본 발명의 범위 내에서 다양한 균등 범위의 수정이 가능하다.
상기 자세한 설명을 고려하여 본 발명에 대해 이들 수정이 이루어질 수 있다. 다음의 청구항에서 사용된 용어는 명세서 및 청구항에서 개시된 특정 실시예로 본 발명을 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 청구항 해석에 대해 확립된 원칙에 따라 해석되어야하는 것이다. 다음의 청구항에 의해 전체적으로 결정되어야 한다.
100 : 기판 101 : MOS 트랜지스터
102a,102b : 게이트 전극 104 : 게이트 유전체층
106 : 확산 영역 108,1000 : 스페이서
110a,110b,902,1006 : ILD층 200 : 트렌치 콘택
300,504,602,700,906 : 절연 캡층 503a,1002 : 트렌치
500 : 더미 게이트 전극 502 : 더미 게이트 유전체층
800 : 콘택 트렌치 개구 802 : 실리사이드층
804 : 콘택 측벽 스페이서 900 : 금속 캡
904 : 보이드 906 : 유전체층
1004 : 금속 스터드

Claims (20)

  1. 실리콘을 포함하는 기판과,
    상기 기판 상의 구조 - 상기 구조는 게이트 유전체 및 게이트 전극을 포함함 - 와,
    상기 구조의 제 1 측에 인접한 제 1 스페이서와,
    상기 구조의 제 2 측에 인접한 제 2 스페이서와,
    상기 구조의 상기 제 1 측의 제 1 소스 또는 드레인 영역과,
    상기 구조의 상기 제 2 측의 제 2 소스 또는 드레인 영역과,
    상기 제 1 소스 또는 드레인 영역 상의 트렌치 콘택 - 상기 트렌치 콘택은 상부표면을 가짐 - 과,
    상기 구조의 일 부분 상의 제 1 층간 유전체 (ILD) 층 - 상기 제 1 층간 유전체 층은 상기 트렌치 콘택의 일부 위에 보이드(void)를 가짐 - 과,
    상기 제 1 층간 유전체 층의 상기 보이드의 제 1 측벽을 따라 구비된 제 3 스페이서 - 상기 제 3 스페이서는 상기 트렌치 콘택의 상기 상부 표면 위측에 하부 표면을 갖고, 위에서 내려다 볼 때 상기 제 3 스페이서의 하부 표면은 상기 구조 위에 놓이지 않음 - 와,
    상기 제 1 층간 유전체 층의 상기 보이드의 제 2 측벽을 따라 구비된 제 4 스페이서 - 상기 제 4 스페이서는 상기 트렌치 콘택의 상기 상부 표면의 위측에 하부 표면을 갖고, 위에서 내려다 볼 때 상기 제 4 스페이서의 하부 표면은 상기 구조 위에 놓이지 않음 - 와,
    상기 제 3 스페이서 및 상기 제 4 스페이서 사이의 금속 스터드(metal stud) - 상기 금속 스터드는 상기 트렌치 콘택의 상기 부분과 접촉함 - 와,
    상기 제 1 층간 절연체 층의 위 측에 놓인 제 2 층간 절연체 층을 포함하는
    집적 회로 구조.
  2. 제 1 항에 있어서,
    상기 금속 스터드는 상기 제 1 층간 절연체 층을 통하여, 그리고 상기 제 1 층간 절연체 층의 위에 구비되는
    집적 회로 구조.
  3. 제 2 항에 있어서,
    상기 제 1 층간 절연체 층 위에 구비된 상기 금속 스터드의 일 부분의 폭이 상기 트렌치 콘택과 접촉하는 상기 금속 스터드의 일 부분의 폭보다 큰
    집적 회로 구조.
  4. 제 1 항에 있어서,
    상기 제 2 층간 절연체 층의 상부 표면은 상기 금속 스터드의 상부 표면과 동일 평면 상에 놓이는
    집적 회로 구조.
  5. 제 1 항에 있어서,
    상기 트렌치 콘택의 상부 표면은 상기 구조의 상기 게이트 전극의 상부 표면과 동일 평면 상에 놓이는
    집적 회로 구조.
  6. 제 1 항에 있어서,
    측방향으로 볼 때 상기 제 1 스페이서 및 상기 트렌치 콘택의 사이에 놓이는 유전체 물질을 더 포함하는
    집적 회로 구조.
  7. 제 6 항에 있어서,
    상기 제 1 층간 절연체 층은 상기 게이트 전극 위, 상기 유전체 물질 위, 그리고 상기 제 1 스페이서 및 제 2 스페이서 위에 놓이는
    집적 회로 구조.
  8. 실리콘을 포함하는 기판과,
    상기 기판 상의 구조 - 상기 구조는 게이트 유전체 및 게이트 전극을 포함함 - 와,
    상기 구조의 제 1 측에 인접한 제 1 스페이서와,
    상기 구조의 제 2 측에 인접한 제 2 스페이서와,
    상기 구조의 상기 제 1 측의 제 1 확산 영역과,
    상기 구조의 상기 제 2 측의 제 2 확산 영역과,
    상기 제 1 확산 영역 상의 트렌치 콘택 - 상기 트렌치 콘택은 상부표면을 가짐 - 과,
    상기 구조의 일 부분 상의 제 1 층간 유전체 (ILD) 층 - 상기 제 1 층간 유전체 층은 상기 트렌치 콘택의 일부 위에 보이드(void)를 가짐 - 과,
    상기 제 1 층간 유전체 층의 상기 보이드의 제 1 측벽을 따라 구비된 제 3 스페이서 - 상기 제 3 스페이서는 상기 트렌치 콘택의 상기 상부 표면 위측에 하부 표면을 갖고, 위에서 내려다 볼 때 상기 제 3 스페이서의 하부 표면은 상기 구조 위에 놓이지 않음 - 와,
    상기 제 1 층간 유전체 층의 상기 보이드의 제 2 측벽을 따라 구비된 제 4 스페이서 - 상기 제 4 스페이서는 상기 트렌치 콘택의 상기 상부 표면의 위측에 하부 표면을 갖고, 위에서 내려다 볼 때 상기 제 4 스페이서의 하부 표면은 상기 구조 위에 놓이지 않음 - 와,
    상기 제 3 스페이서 및 상기 제 4 스페이서 사이의 금속 스터드(metal stud) - 상기 금속 스터드는 상기 트렌치 콘택의 상기 부분과 접촉함 - 와,
    상기 제 1 층간 절연체 층의 위 측에 놓인 제 2 층간 절연체 층을 포함하는
    집적 회로 구조.
  9. 제 8 항에 있어서,
    상기 금속 스터드는 상기 제 1 층간 절연체 층을 통하여, 그리고 상기 제 1 층간 절연체 층의 위에 구비되는
    집적 회로 구조.
  10. 제 9 항에 있어서,
    상기 제 1 층간 절연체 층 위에 구비된 상기 금속 스터드의 일 부분의 폭이 상기 트렌치 콘택과 접촉하는 상기 금속 스터드의 일 부분의 폭보다 큰
    집적 회로 구조.
  11. 제 8 항에 있어서,
    상기 제 2 층간 절연체 층의 상부 표면은 상기 금속 스터드의 상부 표면과 동일 평면 상에 놓이는
    집적 회로 구조.
  12. 제 8 항에 있어서,
    상기 트렌치 콘택의 상부 표면은 상기 구조의 상기 게이트 전극의 상부 표면과 동일 평면 상에 놓이는
    집적 회로 구조.
  13. 제 8 항에 있어서,
    측방향으로 볼 때 상기 제 1 스페이서 및 상기 트렌치 콘택의 사이에 놓이는 유전체 물질을 더 포함하는
    집적 회로 구조.
  14. 제 13 항에 있어서,
    상기 제 1 층간 절연체 층은 상기 게이트 전극 위, 상기 유전체 물질 위, 그리고 상기 제 1 스페이서 및 제 2 스페이서 위에 놓이는
    집적 회로 구조.
  15. 집적 회로 구조를 제조하는 방법으로,
    기판 위에 구조를 형성하는 단계 - 상기 기판은 실리콘을 포함하고, 상기 구조는 게이트 유전체 및 게이트 전극을 포함함 - 와,
    상기 구조의 제 1 측에 제 1 소스 또는 드레인 영역을 형성하고, 상기 구조의 제 2 측에 제 2 소스 또는 드레인 영역을 형성하는 단계와,
    상기 구조의 상기 제 1 측에 인접하게 제 1 스페이서를 형성하고, 상기 구조의 상기 제 2 측에 인접하게 제 2 스페이서를 형성하는 단계와,
    상기 소스 또는 드레인 영역 상에 트렌치 콘택을 형성하는 단계 - 상기 트렌치 콘택은 상부 표면을 가짐 - 와,
    상기 구조의 일 부분 상의 제 1 층간 유전체 (ILD) 층을 형성하는 단계와,
    상기 제 1 층간 유전체 층은 내에 보이드를 형성하는 단계 - 상기 보이드는 상기 트렌치 콘택의 일부 위에 구비됨 - 와,
    상기 제 1 층간 유전체 층의 위, 상기 보이드의 안에 제 2 층간 절연체 층을 형성하는 단계와,
    상기 제 2 층간 절연체 층을 에칭하여, 상기 제 1 층간 절연체 층의 상기 보이드의 제 1 측벽을 따라 제 3 스페이서를 형성하고, 상기 제 1 층간 유전체 층의 상기 보이드의 제 2 측벽을 따라 제 4 스페이서를 형성하는 단계 - 상기 제 3 스페이서는 상기 트렌치 콘택의 상기 상부 표면의 위측에 하부 표면을 갖고, 위에서 내려다 볼 때 상기 제 3 스페이서의 하부 표면은 상기 구조 위에 놓이지 않으며, 상기 제 4 스페이서는 상기 트렌치 콘택의 상기 상부 표면의 위측에 하부 표면을 갖고, 위에서 내려다 볼 때 상기 제 4 스페이서의 하부 표면은 상기 구조 위에 놓이지 않음 - 와,
    상기 제 3 스페이서 및 상기 제 4 스페이서의 사이에 금속 스터드(metal stud)를 형성하는 단계 - 상기 금속 스터드는 상기 트렌치 콘택의 상기 부분과 접촉함 - 와,
    상기 제 1 층간 절연체 층의 위에 제 3 층간 절연체 층을 형성하는 단계를 포함하는
    집적 회로 구조의 제조 방법.
  16. 제 15 항에 있어서,
    상기 금속 스터드는 상기 제 1 층간 절연체 층을 통하여, 그리고 상기 제 1 층간 절연체 층의 위에 구비되는
    집적 회로 구조의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 층간 절연체 층 위에 구비된 상기 금속 스터드의 일 부분의 폭이 상기 트렌치 콘택과 접촉하는 상기 금속 스터드의 일 부분의 폭보다 큰
    집적 회로 구조의 제조 방법.
  18. 제 15 항에 있어서,
    상기 제 2 층간 절연체 층의 상부 표면은 상기 금속 스터드의 상부 표면과 동일 평면 상에 놓이는
    집적 회로 구조의 제조 방법.
  19. 제 15 항에 있어서,
    상기 트렌치 콘택의 상부 표면은 상기 구조의 상기 게이트 전극의 상부 표면과 동일 평면 상에 놓이는
    집적 회로 구조의 제조 방법.
  20. 제 15 항에 있어서,
    상기 제 1 스페이서 및 제 2 스페이서를 형성하는 단계 이전에, 그리고 상기 트렌치 콘택을 형성하는 단계 이후에, 상기 제 1 스페이서 및 상기 제 2 스페이서에 측방향으로 인접하도록 유전체 물질을 형성하는 단계를 더 포함하며,
    상기 트렌치 콘택을 형성하는 단계는 상기 유전체 물질 내에 개구를 형성하는 단계와, 상기 개구를 상기 트렌치 콘택의 전도성 물질로 채우는 단계를 포함하는,
    집적 회로 구조의 제조 방법.
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Families Citing this family (247)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8946828B2 (en) * 2010-02-09 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having elevated structure and method of manufacturing the same
KR101675373B1 (ko) * 2010-03-24 2016-11-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101615654B1 (ko) * 2010-05-14 2016-05-12 삼성전자주식회사 반도체 소자의 형성방법
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor
US8421077B2 (en) * 2010-06-08 2013-04-16 International Business Machines Corporation Replacement gate MOSFET with self-aligned diffusion contact
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
KR101692309B1 (ko) * 2010-08-25 2017-01-04 삼성전자 주식회사 반도체 장치의 제조방법
US8592266B2 (en) * 2010-10-27 2013-11-26 International Business Machines Corporation Replacement gate MOSFET with a high performance gate electrode
US8946006B2 (en) 2010-10-28 2015-02-03 International Business Machines Corporation Replacement gate MOSFET with raised source and drain
US8232607B2 (en) * 2010-11-23 2012-07-31 International Business Machines Corporation Borderless contact for replacement gate employing selective deposition
US8536656B2 (en) * 2011-01-10 2013-09-17 International Business Machines Corporation Self-aligned contacts for high k/metal gate process flow
DE102011004323B4 (de) * 2011-02-17 2016-02-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit selbstjustierten Kontaktelementen und Verfahren zu seiner Herstellung
CN102779754B (zh) * 2011-05-12 2015-04-08 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8872286B2 (en) 2011-08-22 2014-10-28 United Microelectronics Corp. Metal gate structure and fabrication method thereof
US9190261B2 (en) 2011-08-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Layer alignment in FinFET fabrication
US8822283B2 (en) * 2011-09-02 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned insulated film for high-k metal gate device
US8877645B2 (en) * 2011-09-15 2014-11-04 International Business Machines Corporation Integrated circuit structure having selectively formed metal cap
KR20140049075A (ko) * 2011-09-30 2014-04-24 인텔 코오퍼레이션 트랜지스터 게이트용 캡핑 유전체 구조
EP3506367A1 (en) 2011-09-30 2019-07-03 Intel Corporation Tungsten gates for non-planar transistors
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
CN103918083A (zh) 2011-10-01 2014-07-09 英特尔公司 非平面晶体管的源极/漏极触点
US8614123B2 (en) * 2011-11-28 2013-12-24 Globalfoundries Inc. Method of forming a semiconductor device by using sacrificial gate electrodes and sacrificial self-aligned contact structures
CN103975424B (zh) 2011-12-06 2016-12-07 英特尔公司 用于非平面晶体管的夹层电介质
US9716037B2 (en) 2011-12-22 2017-07-25 Intel Corporation Gate aligned contact and method to fabricate same
US20130175619A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Silicon-on-insulator transistor with self-aligned borderless source/drain contacts
US8772168B2 (en) * 2012-01-19 2014-07-08 Globalfoundries Singapore Pte. Ltd. Formation of the dielectric cap layer for a replacement gate structure
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US8927407B2 (en) 2012-01-20 2015-01-06 Globalfoundries Inc. Method of forming self-aligned contacts for a semiconductor device
US8580628B2 (en) * 2012-02-02 2013-11-12 GlobalFoundries, Inc. Integrated circuit contact structure and method
KR101853316B1 (ko) * 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
US8946049B2 (en) 2012-04-11 2015-02-03 International Business Machines Corporation Replacement gate structures and methods of manufacturing
JP6100589B2 (ja) * 2012-04-13 2017-03-22 ルネサスエレクトロニクス株式会社 自己整合型ソース・ドレインコンタクトを有する半導体装置およびその製造方法
US8759172B2 (en) * 2012-04-18 2014-06-24 International Business Machines Corporation Etch stop layer formation in metal gate process
US20130309856A1 (en) * 2012-05-15 2013-11-21 International Business Machines Corporation Etch resistant barrier for replacement gate integration
US8779515B2 (en) * 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
US9130023B2 (en) * 2012-06-05 2015-09-08 Kabushiki Kaisha Toshiba Isolated insulating gate structure
US8679909B2 (en) 2012-06-08 2014-03-25 Globalfoundries Singapore Pte. Ltd. Recessing and capping of gate structures with varying metal compositions
US8883583B2 (en) * 2012-06-26 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, transistors, and methods of manufacture thereof
US8937006B2 (en) 2012-07-30 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9218975B2 (en) * 2012-08-17 2015-12-22 Globalfoundries Inc. Methods of forming a replacement gate structure having a gate electrode comprised of a deposited intermetallic compound material
US8877621B2 (en) * 2012-09-05 2014-11-04 Globalfoundries Inc. Low resistivity gate conductor
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
US8753970B2 (en) * 2012-09-12 2014-06-17 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and the resulting devices
US9034703B2 (en) 2012-09-13 2015-05-19 International Business Machines Corporation Self aligned contact with improved robustness
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9299802B2 (en) * 2012-10-28 2016-03-29 International Business Machines Corporation Method to improve reliability of high-K metal gate stacks
US8928090B2 (en) 2012-10-31 2015-01-06 International Business Machines Corporation Self-aligned contact structure for replacement metal gate
US8765590B2 (en) 2012-10-31 2014-07-01 International Business Machines Corporation Insulative cap for borderless self-aligning contact in semiconductor device
US8907427B2 (en) * 2012-11-05 2014-12-09 Stmicroelectronics, Inc. Semiconductor device including low-K dielectric cap layer for gate electrodes and related methods
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
US8778789B2 (en) * 2012-11-30 2014-07-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
US8785283B2 (en) * 2012-12-05 2014-07-22 United Microelectronics Corp. Method for forming semiconductor structure having metal connection
US8728927B1 (en) * 2012-12-10 2014-05-20 International Business Machines Corporation Borderless contacts for semiconductor transistors
CN103871857B (zh) * 2012-12-18 2017-09-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US8928048B2 (en) 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US8940633B2 (en) * 2013-03-05 2015-01-27 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
US8946075B2 (en) * 2013-03-05 2015-02-03 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
US8884344B2 (en) 2013-03-08 2014-11-11 International Business Machines Corporation Self-aligned contacts for replacement metal gate transistors
US9263275B2 (en) * 2013-03-12 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interface for metal gate integration
US9006072B2 (en) * 2013-03-14 2015-04-14 United Microelectronics Corp. Method of forming metal silicide layer
US8981490B2 (en) * 2013-03-14 2015-03-17 Texas Instruments Incorporated Transistor with deep Nwell implanted through the gate
TWI581316B (zh) * 2013-03-15 2017-05-01 聯華電子股份有限公司 形成金屬矽化物層的方法
US20140264640A1 (en) * 2013-03-18 2014-09-18 Nanya Technology Corp. Semiconductor device and method for fabricating the same
CN104124173A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
CN104143515B (zh) * 2013-05-09 2017-12-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US20140342553A1 (en) * 2013-05-14 2014-11-20 United Microelectronics Corp. Method for Forming Semiconductor Structure Having Opening
KR102050779B1 (ko) * 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9153498B2 (en) * 2013-07-22 2015-10-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
US9257348B2 (en) 2013-08-06 2016-02-09 Globalfoundries Inc. Methods of forming replacement gate structures for transistors and the resulting devices
US9324709B2 (en) * 2013-08-19 2016-04-26 Globalfoundries Inc. Self-aligned gate contact structure
US9105497B2 (en) 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
JP6120738B2 (ja) * 2013-09-17 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9564332B2 (en) * 2013-09-26 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming metal gate structure
FR3011382B1 (fr) 2013-09-27 2019-03-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un circuit integre
US9018711B1 (en) * 2013-10-17 2015-04-28 Globalfoundries Inc. Selective growth of a work-function metal in a replacement metal gate of a semiconductor device
US20150111373A1 (en) * 2013-10-18 2015-04-23 GlobalFoundries, Inc. Reducing gate height variation in rmg process
US9059164B2 (en) 2013-10-22 2015-06-16 International Business Machines Corporation Embedded interlevel dielectric barrier layers for replacement metal gate field effect transistors
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US10158000B2 (en) * 2013-11-26 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Low-K dielectric sidewall spacer treatment
CN104681488B (zh) * 2013-11-26 2018-05-01 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9245894B2 (en) 2013-12-12 2016-01-26 Texas Instruments Incorporated Self aligned active trench contact
US9331072B2 (en) * 2014-01-28 2016-05-03 Samsung Electronics Co., Ltd. Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same
US9660035B2 (en) * 2014-01-29 2017-05-23 International Business Machines Corporation Semiconductor device including superlattice SiGe/Si fin structure
KR20150091895A (ko) * 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US9093467B1 (en) 2014-02-04 2015-07-28 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9252243B2 (en) 2014-02-07 2016-02-02 International Business Machines Corporation Gate structure integration scheme for fin field effect transistors
US20150228546A1 (en) * 2014-02-11 2015-08-13 United Microelectronics Corp. Semiconductor device and method of removing spacers on semiconductor device
US9524965B2 (en) * 2014-02-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures with various widths and method for forming the same
US9293557B2 (en) * 2014-02-20 2016-03-22 International Business Machines Corporation Low temperature spacer for advanced semiconductor devices
US9236437B2 (en) 2014-02-20 2016-01-12 Globalfoundries Inc. Method for creating self-aligned transistor contacts
US9231063B2 (en) 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
US9159822B2 (en) 2014-02-24 2015-10-13 International Business Machines Corporation III-V semiconductor device having self-aligned contacts
US9231067B2 (en) * 2014-02-26 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US9293576B2 (en) * 2014-03-05 2016-03-22 International Business Machines Corporation Semiconductor device with low-k gate cap and self-aligned contact
US9257529B2 (en) 2014-03-11 2016-02-09 Tokyo Electron Limited Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device
US9324830B2 (en) 2014-03-27 2016-04-26 International Business Machines Corporation Self-aligned contact process enabled by low temperature
US9711646B2 (en) 2014-03-31 2017-07-18 United Microelectronics Corp. Semiconductor structure and manufacturing method for the same
US9484205B2 (en) * 2014-04-07 2016-11-01 International Business Machines Corporation Semiconductor device having self-aligned gate contacts
US9236258B2 (en) * 2014-04-23 2016-01-12 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9147748B1 (en) * 2014-05-01 2015-09-29 Globalfoundries Inc. Methods of forming replacement spacer structures on semiconductor devices
US9608086B2 (en) * 2014-05-20 2017-03-28 Global Foundries Inc. Metal gate structure and method of formation
US9570319B2 (en) * 2014-05-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
US9385235B2 (en) 2014-05-30 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
TWI612563B (zh) 2014-07-07 2018-01-21 聯華電子股份有限公司 金屬閘極結構與其製作方法
CN105280486B (zh) 2014-07-23 2020-09-22 联华电子股份有限公司 金属栅极结构的制作方法
KR102276642B1 (ko) 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10176996B2 (en) * 2014-08-06 2019-01-08 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
KR102251363B1 (ko) * 2014-08-08 2021-05-14 삼성전자주식회사 반도체 소자
US9812577B2 (en) 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US10134861B2 (en) 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US20160126336A1 (en) * 2014-10-29 2016-05-05 Globalfoundries Inc. Method of improved ca/cb contact and device thereof
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9391204B1 (en) 2015-03-12 2016-07-12 International Business Machines Corporation Asymmetric FET
US9892924B2 (en) * 2015-03-16 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd Semiconductor structure and manufacturing method thereof
US9698232B2 (en) 2015-03-18 2017-07-04 Qualcomm Incorporated Conductive cap for metal-gate transistor
US9685532B2 (en) * 2015-03-24 2017-06-20 International Business Machines Corporation Replacement metal gate structures
TWI642188B (zh) * 2015-03-26 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
US9799560B2 (en) * 2015-03-31 2017-10-24 Qualcomm Incorporated Self-aligned structure
TWI650833B (zh) 2015-04-01 2019-02-11 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
US9443853B1 (en) 2015-04-07 2016-09-13 International Business Machines Corporation Minimizing shorting between FinFET epitaxial regions
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102342847B1 (ko) 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9431235B1 (en) * 2015-04-24 2016-08-30 International Business Machines Corporation Multilayer dielectric structures with graded composition for nano-scale semiconductor devices
US20160322473A1 (en) * 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
US9941376B2 (en) * 2015-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
US10199230B2 (en) * 2015-05-01 2019-02-05 Applied Materials, Inc. Methods for selective deposition of metal silicides via atomic layer deposition cycles
US9647091B2 (en) * 2015-05-01 2017-05-09 International Business Machines Corporation Annealed metal source drain overlapping the gate
US10411113B2 (en) * 2015-05-22 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9876074B2 (en) * 2015-05-22 2018-01-23 International Business Machines Corporation Structure and process to tuck fin tips self-aligned to gates
US10062763B2 (en) 2015-05-27 2018-08-28 Qualcomm Incorporated Method and apparatus for selectively forming nitride caps on metal gate
US9722043B2 (en) 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
KR102396111B1 (ko) 2015-06-18 2022-05-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10090396B2 (en) * 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures
US9831090B2 (en) * 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
KR102321373B1 (ko) 2015-08-19 2021-11-02 삼성전자주식회사 반도체 장치의 제조 방법
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
US9673101B2 (en) * 2015-09-30 2017-06-06 International Business Machines Corporation Minimize middle-of-line contact line shorts
US9871114B2 (en) 2015-09-30 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
US9768272B2 (en) 2015-09-30 2017-09-19 International Business Machines Corporation Replacement gate FinFET process using a sit process to define source/drain regions, gate spacers and a gate cavity
US9627484B1 (en) 2015-10-12 2017-04-18 International Business Machines Corporation Devices with multiple threshold voltages formed on a single wafer using strain in the high-K layer
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US9570450B1 (en) 2015-11-19 2017-02-14 International Business Machines Corporation Hybrid logic and SRAM contacts
US9660050B1 (en) 2015-11-25 2017-05-23 International Business Machines Corporation Replacement low-k spacer
US20170162444A1 (en) * 2015-12-02 2017-06-08 International Business Machines Corporation Contact resistance reduction for advanced technology nodes
US9627510B1 (en) 2015-12-02 2017-04-18 International Business Machines Corporation Structure and method for replacement gate integration with self-aligned contacts
US9437714B1 (en) 2015-12-09 2016-09-06 International Business Machines Corporation Selective gate contact fill metallization
US9704971B2 (en) * 2015-12-09 2017-07-11 Globalfoundries Inc. Epi facet height uniformity improvement for FDSOI technologies
US10867852B2 (en) * 2015-12-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN106920771B (zh) * 2015-12-28 2020-03-10 中芯国际集成电路制造(北京)有限公司 金属栅晶体管源漏区接触塞的制作方法
CN106920750B (zh) * 2015-12-28 2019-11-05 中芯国际集成电路制造(上海)有限公司 金属栅晶体管源漏区接触塞的制作方法
US9865703B2 (en) * 2015-12-31 2018-01-09 International Business Machines Corporation High-K layer chamfering to prevent oxygen ingress in replacement metal gate (RMG) process
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow
US9716093B1 (en) * 2016-03-07 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US9824920B2 (en) * 2016-04-04 2017-11-21 Globalfoundries Inc. Methods of forming self-aligned contact structures by work function material layer recessing and the resulting devices
CN107275214A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10510599B2 (en) * 2016-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Limited FinFET switch
US9793267B1 (en) 2016-04-22 2017-10-17 United Microelectronics Corp. Semiconductor device having gate structure with reduced threshold voltage and method for manufacturing the same
JP6780015B2 (ja) 2016-04-25 2020-11-04 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 水平ゲートオールアラウンドデバイスのナノワイヤの空隙スペーサ形成
KR102514620B1 (ko) 2016-04-28 2023-03-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9991361B2 (en) * 2016-05-26 2018-06-05 Globalfoundries Inc. Methods for performing a gate cut last scheme for FinFET semiconductor devices
US9837351B1 (en) 2016-06-07 2017-12-05 International Business Machines Corporation Avoiding gate metal via shorting to source or drain contacts
US10164032B2 (en) 2016-06-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
US11043492B2 (en) * 2016-07-01 2021-06-22 Intel Corporation Self-aligned gate edge trigate and finFET devices
CN107591366B (zh) * 2016-07-06 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9847398B1 (en) * 2016-07-13 2017-12-19 United Microelectronics Corp. Semiconductor device with gate structure having dielectric layer on one side and contact plug on the other side
US9929046B2 (en) * 2016-07-21 2018-03-27 International Business Machines Corporation Self-aligned contact cap
US9929271B2 (en) 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN107785259B (zh) * 2016-08-24 2020-09-15 中芯国际集成电路制造(北京)有限公司 一种半导体器件及制备方法、电子装置
US9704754B1 (en) * 2016-09-22 2017-07-11 International Business Machines Corporation Self-aligned spacer for cut-last transistor fabrication
KR20180034798A (ko) * 2016-09-28 2018-04-05 삼성전자주식회사 유전막 형성 방법 및 반도체 장치의 제조 방법
US9991362B2 (en) * 2016-09-30 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including tungsten gate and manufacturing method thereof
US9704991B1 (en) 2016-10-31 2017-07-11 International Business Machines Corporation Gate height and spacer uniformity
US10522359B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US9985134B1 (en) * 2016-11-29 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10008416B2 (en) * 2016-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Forming a protective layer to prevent formation of leakage paths
US20180158821A1 (en) * 2016-12-06 2018-06-07 Globalfoundries Inc. Gate structures with low resistance
US10707316B2 (en) * 2016-12-09 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate structure
US10079290B2 (en) 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
US11352692B2 (en) 2017-01-06 2022-06-07 Japan Science And Technology Agency Hexagonal boron nitride thin film and method for producing the same
US10242918B2 (en) 2017-02-08 2019-03-26 International Business Machines Corporation Shallow trench isolation structures and contact patterning
US10103237B2 (en) * 2017-02-28 2018-10-16 International Business Machines Corporation Inverted MOSFET with scaling advantage
US10062784B1 (en) * 2017-04-20 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned gate hard mask and method forming same
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10141225B2 (en) 2017-04-28 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates of transistors having reduced resistivity
TWI729128B (zh) 2017-05-10 2021-06-01 聯華電子股份有限公司 半導體結構及其製作方法
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
TWI730119B (zh) 2017-06-09 2021-06-11 聯華電子股份有限公司 具有金屬閘極之半導體元件之製作方法
US10304735B2 (en) 2017-06-22 2019-05-28 Globalfoundries Inc. Mechanically stable cobalt contacts
US10181421B1 (en) * 2017-07-12 2019-01-15 Globalfoundries Inc. Liner recess for fully aligned via
US10186599B1 (en) * 2017-07-20 2019-01-22 International Business Machines Corporation Forming self-aligned contact with spacer first
CN109411405A (zh) * 2017-08-17 2019-03-01 联华电子股份有限公司 半导体结构及其制作方法
US10014180B1 (en) 2017-08-21 2018-07-03 Globalfoundries Inc. Tungsten gate and method for forming
US10804148B2 (en) * 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
US10763338B2 (en) * 2017-08-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Silicide implants
US10374058B2 (en) 2017-09-15 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10504782B2 (en) * 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Field-Effect Transistor device and method of forming the same
US10651284B2 (en) 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10236215B1 (en) * 2017-10-24 2019-03-19 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
KR102291538B1 (ko) 2017-11-10 2021-08-18 삼성전자주식회사 반도체 장치
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
KR20200083981A (ko) 2017-11-30 2020-07-09 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
US10403547B2 (en) * 2017-12-12 2019-09-03 Varian Semiconductor Equipment Associates, Inc. Structure and method of forming self aligned contacts in semiconductor device
CN110246895A (zh) * 2018-03-09 2019-09-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10468409B2 (en) * 2018-03-14 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with oxidation-resist STI liner structure
WO2019190453A1 (en) * 2018-03-26 2019-10-03 Intel Corporation Selective etching and controlled atomic layer etching of transition metal oxide films for device fabrication
US10249533B1 (en) 2018-04-12 2019-04-02 International Business Machines Corporation Method and structure for forming a replacement contact
US10665505B2 (en) 2018-05-22 2020-05-26 International Business Machines Corporation Self-aligned gate contact isolation
US10685872B2 (en) 2018-05-30 2020-06-16 International Business Machines Corporation Electrically isolated contacts in an active region of a semiconductor device
US10522644B1 (en) 2018-06-21 2019-12-31 Globalfoundries Inc. Different upper and lower spacers for contact
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US10818557B2 (en) 2018-07-03 2020-10-27 Globalfoundries Inc. Integrated circuit structure to reduce soft-fail incidence and method of forming same
US10553486B1 (en) 2018-07-27 2020-02-04 Globalfoundries Inc. Field effect transistors with self-aligned metal plugs and methods
CN110875396B (zh) * 2018-08-31 2023-08-15 力智电子股份有限公司 沟槽式栅极金氧半场效晶体管及其制造方法
US11195753B2 (en) 2018-09-18 2021-12-07 International Business Machines Corporation Tiered-profile contact for semiconductor
US11195754B2 (en) 2018-10-09 2021-12-07 International Business Machines Corporation Transistor with reduced gate resistance and improved process margin of forming self-aligned contact
US10978571B2 (en) 2018-10-24 2021-04-13 International Business Machines Corporation Self-aligned contact with metal-insulator transition materials
US10892338B2 (en) * 2018-10-24 2021-01-12 Globalfoundries Inc. Scaled gate contact and source/drain cap
US10943990B2 (en) 2018-10-25 2021-03-09 International Business Machines Corporation Gate contact over active enabled by alternative spacer scheme and claw-shaped cap
US11062946B2 (en) * 2018-11-08 2021-07-13 International Business Machines Corporation Self-aligned contact on a semiconductor device
US11063097B2 (en) * 2018-12-03 2021-07-13 Lg Display Co., Ltd. Transparent display device
US11152307B2 (en) * 2018-12-18 2021-10-19 International Business Machines Corporation Buried local interconnect
US10770562B1 (en) 2019-03-01 2020-09-08 International Business Machines Corporation Interlayer dielectric replacement techniques with protection for source/drain contacts
US10892164B2 (en) 2019-04-16 2021-01-12 International Business Machines Corporation Dual hard mask replacement gate
US11139306B2 (en) * 2019-05-28 2021-10-05 Winbond Electronics Corp. Memory device and method for fabricating the same
US10818548B1 (en) * 2019-05-30 2020-10-27 International Business Machines Corporation Method and structure for cost effective enhanced self-aligned contacts
CN112103249B (zh) * 2019-06-18 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10832964B1 (en) 2019-07-15 2020-11-10 International Business Machines Corporatior Replacement contact formation for gate contact over active region with selective metal growth
CN112309861B (zh) * 2019-07-30 2023-10-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、晶体管
KR20210024384A (ko) * 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11328990B2 (en) * 2019-09-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure having a metal hump for low interface resistance
US11522083B2 (en) 2019-10-18 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11264419B2 (en) * 2019-12-30 2022-03-01 Omnivision Technologies, Inc. Image sensor with fully depleted silicon on insulator substrate
US11302577B2 (en) 2020-01-17 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR20210104260A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN113327980B (zh) * 2020-02-28 2023-03-28 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
US11211462B2 (en) * 2020-03-05 2021-12-28 International Business Machines Corporation Using selectively formed cap layers to form self-aligned contacts to source/drain regions
DE102020126070A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und entsprechende struktur
US11682707B2 (en) 2020-03-31 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
US11508572B2 (en) * 2020-04-01 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11257926B2 (en) * 2020-06-08 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact structures
US11264481B2 (en) 2020-07-01 2022-03-01 International Business Machines Corporation Self-aligned source and drain contacts
TW202236453A (zh) * 2021-03-10 2022-09-16 新加坡商發明與合作實驗室有限公司 內連線結構及其製造方法
US11935929B2 (en) * 2021-10-21 2024-03-19 International Business Machines Corporation High aspect ratio shared contacts

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031291A (ja) * 1998-07-13 2000-01-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210435A (en) * 1990-10-12 1993-05-11 Motorola, Inc. ITLDD transistor having a variable work function
JP3104193B2 (ja) * 1991-06-28 2000-10-30 ソニー株式会社 半導体装置の接続構造形成方法
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US5385866A (en) * 1994-06-22 1995-01-31 International Business Machines Corporation Polish planarizing using oxidized boron nitride as a polish stop
JPH0936319A (ja) * 1995-07-18 1997-02-07 Toshiba Corp 半導体装置の製造方法
JP3703885B2 (ja) 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
US5792703A (en) 1996-03-20 1998-08-11 International Business Machines Corporation Self-aligned contact wiring process for SI devices
JP4064496B2 (ja) * 1996-07-12 2008-03-19 株式会社東芝 半導体装置及びその製造方法
JP3520697B2 (ja) * 1996-11-07 2004-04-19 富士通株式会社 半導体装置及びその製造方法
JPH10144781A (ja) 1996-11-12 1998-05-29 Fujitsu Ltd 半導体装置の製造方法
JP3232043B2 (ja) 1997-06-30 2001-11-26 株式会社東芝 半導体装置の製造方法
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP4160167B2 (ja) * 1997-06-30 2008-10-01 株式会社東芝 半導体装置の製造方法
JP2008153687A (ja) * 1997-06-30 2008-07-03 Toshiba Corp 半導体装置の製造方法
US5807779A (en) * 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process
KR100245271B1 (ko) * 1997-10-01 2000-02-15 윤종용 반도체 장치 및 그의 제조 방법
JPH11135745A (ja) 1997-10-29 1999-05-21 Toshiba Corp 半導体装置及びその製造方法
US5907781A (en) 1998-03-27 1999-05-25 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
JPH11307473A (ja) * 1998-04-24 1999-11-05 Sony Corp 半導体装置およびその製造方法
JP3380172B2 (ja) 1998-07-29 2003-02-24 松下電器産業株式会社 半導体装置の製造方法
US6383951B1 (en) * 1998-09-03 2002-05-07 Micron Technology, Inc. Low dielectric constant material for integrated circuit fabrication
US6184129B1 (en) * 1998-09-29 2001-02-06 Texas Instruments Incorporated Low resistivity poly-silicon gate produced by selective metal growth
US20020008257A1 (en) * 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
JP3439135B2 (ja) * 1998-10-05 2003-08-25 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
US6207514B1 (en) * 1999-01-04 2001-03-27 International Business Machines Corporation Method for forming borderless gate structures and apparatus formed thereby
TW404009B (en) * 1999-01-27 2000-09-01 United Microelectronics Corp The method of manufacturing self-aligned contact (SAC)
JP2000223703A (ja) * 1999-01-29 2000-08-11 Toshiba Corp 半導体装置及びその製造方法
US6235593B1 (en) * 1999-02-18 2001-05-22 Taiwan Semiconductor Manufacturing Company Self aligned contact using spacers on the ILD layer sidewalls
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6274426B1 (en) * 1999-02-25 2001-08-14 Taiwan Semiconductor Manufacturing Company Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6573132B1 (en) * 1999-03-25 2003-06-03 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof
KR100397153B1 (ko) 1999-07-27 2003-09-06 한국전기초자 주식회사 유리튜브절단용 버너
US6033963A (en) * 1999-08-30 2000-03-07 Taiwan Semiconductor Manufacturing Company Method of forming a metal gate for CMOS devices using a replacement gate process
US6265319B1 (en) 1999-09-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Dual damascene method employing spin-on polymer (SOP) etch stop layer
US6294449B1 (en) * 1999-11-23 2001-09-25 International Business Machines Corporation Self-aligned contact for closely spaced transistors
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
TW506079B (en) * 2000-02-17 2002-10-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
KR100350056B1 (ko) * 2000-03-09 2002-08-24 삼성전자 주식회사 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법
US6607950B2 (en) * 2000-03-30 2003-08-19 Interuniversitair Microelektronic Centrum (Imec) MIS transistors with a metal gate and high-k dielectric and method of forming
JP2001284467A (ja) * 2000-03-30 2001-10-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001308323A (ja) * 2000-04-26 2001-11-02 Hitachi Ltd 半導体装置の製造方法
JP2001345443A (ja) * 2000-06-01 2001-12-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
FR2810157B1 (fr) * 2000-06-09 2002-08-16 Commissariat Energie Atomique Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene
KR100333372B1 (ko) 2000-06-21 2002-04-19 박종섭 금속 게이트 모스팻 소자의 제조방법
WO2002019396A1 (en) * 2000-08-29 2002-03-07 Boise State University Damascene double gated transistors and related manufacturing methods
JP2002110966A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
US6306713B1 (en) * 2000-10-10 2001-10-23 Advanced Micro Devices, Inc. Method for forming self-aligned contacts and local interconnects for salicided gates using a secondary spacer
JP2002141420A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
JP2002170821A (ja) * 2000-11-30 2002-06-14 Sony Corp 膜の形成方法
KR100649821B1 (ko) * 2000-12-26 2006-11-24 주식회사 하이닉스반도체 반도체소자의 트랜지스터 제조방법
KR100363701B1 (ko) * 2000-12-29 2002-12-05 주식회사 하이닉스반도체 반도체 소자의 비트 라인 콘택 형성 방법
KR100365414B1 (en) * 2001-04-30 2002-12-18 Hynix Semiconductor Inc Method for forming ultra-shallow junction using laser annealing process
JP2003007850A (ja) * 2001-06-18 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100394524B1 (ko) * 2001-12-21 2003-08-14 동부전자 주식회사 반도체소자의 제조방법
KR100434505B1 (ko) * 2002-06-19 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법
JP2004071959A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US6624024B1 (en) * 2002-08-29 2003-09-23 Micron Technology, Inc. Method and apparatus for a flash memory device comprising a source local interconnect
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
KR20040060335A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 자기정렬적인 콘택 형성방법
KR100503519B1 (ko) * 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100505062B1 (ko) * 2003-02-22 2005-07-29 삼성전자주식회사 반도체 소자의 제조방법
US6891192B2 (en) 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
TWI304633B (en) * 2003-08-25 2008-12-21 Promos Technologies Inc Semiconductor device and fabricating method thereof
KR20050024667A (ko) * 2003-09-01 2005-03-11 삼성전자주식회사 반도체소자의 버팅컨택 형성방법
US6906360B2 (en) 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US20050085072A1 (en) 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs
US7056794B2 (en) 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
TWI227917B (en) * 2004-01-29 2005-02-11 Nanya Technology Corp A word line structure with single-sided partially recessed gate and method for forming the same
US7285829B2 (en) * 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US7253125B1 (en) * 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US7153784B2 (en) 2004-04-20 2006-12-26 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US6884715B1 (en) * 2004-06-04 2005-04-26 International Business Machines Corporation Method for forming a self-aligned contact with a silicide or damascene conductor and the structure formed thereby
US7148548B2 (en) * 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
US6979622B1 (en) 2004-08-24 2005-12-27 Freescale Semiconductor, Inc. Semiconductor transistor having structural elements of differing materials and method of formation
US7026689B2 (en) * 2004-08-27 2006-04-11 Taiwan Semiconductor Manufacturing Company Metal gate structure for MOS devices
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100611776B1 (ko) * 2004-10-06 2006-08-10 주식회사 하이닉스반도체 반도체 소자 제조 방법
US6949768B1 (en) 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
US7037774B1 (en) * 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
US7230296B2 (en) * 2004-11-08 2007-06-12 International Business Machines Corporation Self-aligned low-k gate cap
US7138308B2 (en) * 2004-12-14 2006-11-21 International Business Machines Corporation Replacement gate with TERA cap
KR100719342B1 (ko) 2005-02-01 2007-05-17 삼성전자주식회사 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법
KR100585178B1 (ko) * 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
US7294890B2 (en) * 2005-03-03 2007-11-13 Agency For Science, Technology And Research Fully salicided (FUSA) MOSFET structure
JP2006253461A (ja) * 2005-03-11 2006-09-21 Toshiba Corp 半導体集積回路装置およびその製造方法
US7563701B2 (en) * 2005-03-31 2009-07-21 Intel Corporation Self-aligned contacts for transistors
US7354854B2 (en) 2005-05-24 2008-04-08 Texas Instruments Incorporated Nickel silicide method and structure
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
KR100618908B1 (ko) * 2005-08-12 2006-09-05 삼성전자주식회사 게이트 저항을 개선한 반도체 소자 및 제조 방법
US20070063277A1 (en) * 2005-09-22 2007-03-22 International Business Machines Corporation Multiple low and high k gate oxides on single gate for lower miller capacitance and improved drive current
JP2007103694A (ja) 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
TWI298175B (en) * 2005-11-09 2008-06-21 Promos Technologies Inc Gate structure and fabricating method thereof
US7183613B1 (en) 2005-11-15 2007-02-27 International Business Machines Corporation Method and structure for enhancing both NMOSFET and PMOSFET performance with a stressed film
US20070141798A1 (en) * 2005-12-20 2007-06-21 Intel Corporation Silicide layers in contacts for high-k/metal gate transistors
JP2007220701A (ja) * 2006-02-14 2007-08-30 Elpida Memory Inc 半導体装置の製造方法、半導体記憶装置の製造方法
US20070241411A1 (en) * 2006-04-12 2007-10-18 International Business Machines Corporation Structures and methods for forming sram cells with self-aligned contacts
US20070249156A1 (en) * 2006-04-20 2007-10-25 Griselda Bonilla Method for enabling hard mask free integration of ultra low-k materials and structures produced thereby
US8193641B2 (en) * 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
JP4920310B2 (ja) 2006-05-30 2012-04-18 株式会社東芝 半導体装置およびその製造方法
US7544594B2 (en) * 2006-06-28 2009-06-09 Intel Corporation Method of forming a transistor having gate protection and transistor formed according to the method
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
CN101523609B (zh) * 2006-09-29 2012-03-28 富士通半导体股份有限公司 半导体器件及其制造方法
KR100760926B1 (ko) * 2006-10-11 2007-09-21 동부일렉트로닉스 주식회사 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법
JP4501965B2 (ja) * 2006-10-16 2010-07-14 ソニー株式会社 半導体装置の製造方法
US8304342B2 (en) * 2006-10-31 2012-11-06 Texas Instruments Incorporated Sacrificial CMP etch stop layer
JP2008130797A (ja) 2006-11-21 2008-06-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008130979A (ja) 2006-11-24 2008-06-05 Takenaka Komuten Co Ltd 電磁波シールド構造体
US8120114B2 (en) * 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
US7682891B2 (en) 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7432167B2 (en) * 2007-01-10 2008-10-07 United Microelectronics Corp. Method of fabricating a strained silicon channel metal oxide semiconductor transistor
JP4367523B2 (ja) 2007-02-06 2009-11-18 ソニー株式会社 絶縁ゲート電界効果トランジスタ及びその製造方法
US20080190760A1 (en) * 2007-02-08 2008-08-14 Applied Materials, Inc. Resputtered copper seed layer
US8129235B2 (en) * 2007-03-15 2012-03-06 United Microelectronics Corp. Method of fabricating two-step self-aligned contact
US7566651B2 (en) * 2007-03-28 2009-07-28 International Business Machines Corporation Low contact resistance metal contact
US20080272410A1 (en) * 2007-05-02 2008-11-06 Chung-Te Lin Self-Aligned Spacer Contact
JP2008282901A (ja) * 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
KR101244456B1 (ko) * 2007-07-10 2013-03-18 삼성전자주식회사 콘택 스페이서를 구비하는 콘택 구조체의 형성 방법 및이를 이용한 반도체 소자의 제조 방법
US7927989B2 (en) * 2007-07-27 2011-04-19 Freescale Semiconductor, Inc. Method for forming a transistor having gate dielectric protection and structure
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
US7659171B2 (en) * 2007-09-05 2010-02-09 International Business Machines Corporation Methods and structure for forming self-aligned borderless contacts for strain engineered logic devices
KR20090025778A (ko) * 2007-09-07 2009-03-11 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
US20090085131A1 (en) 2007-09-28 2009-04-02 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
KR20090038972A (ko) * 2007-10-17 2009-04-22 삼성전자주식회사 콘택홀 형성방법 및 그를 이용한 반도체 메모리소자의제조방법
US20090108359A1 (en) * 2007-10-31 2009-04-30 Agere Systems Inc. A semiconductor device and method of manufacture therefor
US8354347B2 (en) * 2007-12-11 2013-01-15 Globalfoundries Singapore Pte. Ltd. Method of forming high-k dielectric stop layer for contact hole opening
JP2009158591A (ja) 2007-12-25 2009-07-16 Nec Electronics Corp 半導体装置およびその製造方法
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2009231592A (ja) * 2008-03-24 2009-10-08 Nec Electronics Corp 半導体装置の製造方法
US7955909B2 (en) * 2008-03-28 2011-06-07 International Business Machines Corporation Strained ultra-thin SOI transistor formed by replacement gate
US20090275182A1 (en) * 2008-05-01 2009-11-05 International Business Machines Corporation Method for fabricating a metal high dielectric constant transistor with reverse-t gate
US7875519B2 (en) * 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
US7838913B2 (en) * 2008-05-28 2010-11-23 International Business Machines Corporation Hybrid FET incorporating a finFET and a planar FET
KR101479997B1 (ko) * 2008-06-20 2015-01-07 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP2010010218A (ja) 2008-06-24 2010-01-14 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
US7902009B2 (en) * 2008-12-11 2011-03-08 Intel Corporation Graded high germanium compound films for strained semiconductor devices
US8227867B2 (en) * 2008-12-23 2012-07-24 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
WO2011000020A1 (en) 2009-06-12 2011-01-06 Sbc Research Pty Ltd Enhanced method of detection
US8530971B2 (en) * 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8373239B2 (en) * 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
US8421077B2 (en) * 2010-06-08 2013-04-16 International Business Machines Corporation Replacement gate MOSFET with self-aligned diffusion contact
US8232607B2 (en) * 2010-11-23 2012-07-31 International Business Machines Corporation Borderless contact for replacement gate employing selective deposition
KR20120057818A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 반도체 장치 제조 방법
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US20140179093A1 (en) * 2012-12-20 2014-06-26 GlobalFoundries, Inc. Gate structure formation processes
US9147748B1 (en) * 2014-05-01 2015-09-29 Globalfoundries Inc. Methods of forming replacement spacer structures on semiconductor devices
US9728505B2 (en) * 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031291A (ja) * 1998-07-13 2000-01-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10141226B2 (en) 2018-11-27
TW201804618A (zh) 2018-02-01
US9054178B2 (en) 2015-06-09
US11600524B2 (en) 2023-03-07
KR20160022936A (ko) 2016-03-02
US9892967B2 (en) 2018-02-13
US20240030067A1 (en) 2024-01-25
TWI590453B (zh) 2017-07-01
KR20130112962A (ko) 2013-10-14
KR20180136571A (ko) 2018-12-24
US20140151817A1 (en) 2014-06-05
JP6306231B2 (ja) 2018-04-04
TW201131771A (en) 2011-09-16
US8436404B2 (en) 2013-05-07
US20110156107A1 (en) 2011-06-30
TW201633544A (zh) 2016-09-16
KR20210116684A (ko) 2021-09-27
KR101685886B1 (ko) 2016-12-12
KR102302712B1 (ko) 2021-09-15
JP2019050415A (ja) 2019-03-28
EP3096357B1 (en) 2024-03-13
US20190051558A1 (en) 2019-02-14
US20210134673A1 (en) 2021-05-06
KR20150080635A (ko) 2015-07-09
KR101459198B1 (ko) 2014-11-07
JP6746664B2 (ja) 2020-08-26
KR20140119201A (ko) 2014-10-08
TWI666772B (zh) 2019-07-21
EP4033543A1 (en) 2022-07-27
JP6605554B2 (ja) 2019-11-13
US9093513B2 (en) 2015-07-28
KR20170105645A (ko) 2017-09-19
KR101510032B1 (ko) 2015-04-08
JP2017118134A (ja) 2017-06-29
TW201907568A (zh) 2019-02-16
US20170040218A1 (en) 2017-02-09
KR20200055148A (ko) 2020-05-20
CN102640291A (zh) 2012-08-15
US20130178033A1 (en) 2013-07-11
EP3312888A3 (en) 2018-07-04
EP2519975B1 (en) 2018-05-09
EP2519975A2 (en) 2012-11-07
US10930557B2 (en) 2021-02-23
KR20160138584A (ko) 2016-12-05
WO2011090571A3 (en) 2011-11-17
TWI518904B (zh) 2016-01-21
KR101510034B1 (ko) 2015-04-08
KR20180108872A (ko) 2018-10-04
TWI641140B (zh) 2018-11-11
KR102115127B1 (ko) 2020-05-25
US20160155815A1 (en) 2016-06-02
US20180096891A1 (en) 2018-04-05
KR101987928B1 (ko) 2019-06-11
US11887891B2 (en) 2024-01-30
KR20210059019A (ko) 2021-05-24
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US20230154793A1 (en) 2023-05-18
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JP2018006779A (ja) 2018-01-11
CN102640291B (zh) 2015-05-06
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KR101778717B1 (ko) 2017-09-14
US20150270216A1 (en) 2015-09-24
HK1173851A1 (en) 2013-05-24
US9508821B2 (en) 2016-11-29
KR102033275B1 (ko) 2019-10-16
US9466565B2 (en) 2016-10-11
TWI632680B (zh) 2018-08-11
JP5539538B2 (ja) 2014-07-02
US20200251387A1 (en) 2020-08-06
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KR102432086B1 (ko) 2022-08-11
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EP3312888A2 (en) 2018-04-25
JP2013516083A (ja) 2013-05-09
CN104795444B (zh) 2018-05-22
WO2011090571A2 (en) 2011-07-28
JP6109781B2 (ja) 2017-04-05
TW201742251A (zh) 2017-12-01
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