CN105280486B - 金属栅极结构的制作方法 - Google Patents

金属栅极结构的制作方法 Download PDF

Info

Publication number
CN105280486B
CN105280486B CN201410351939.2A CN201410351939A CN105280486B CN 105280486 B CN105280486 B CN 105280486B CN 201410351939 A CN201410351939 A CN 201410351939A CN 105280486 B CN105280486 B CN 105280486B
Authority
CN
China
Prior art keywords
layer
metal
trench
gate
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410351939.2A
Other languages
English (en)
Other versions
CN105280486A (zh
Inventor
林静龄
黄志森
邹世芳
林建廷
陈意维
林世雄
陈俊隆
廖琨垣
张峰溢
周孝邦
吕佳霖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201410351939.2A priority Critical patent/CN105280486B/zh
Priority to US14/463,677 priority patent/US9209273B1/en
Priority to US14/852,624 priority patent/US9263540B1/en
Publication of CN105280486A publication Critical patent/CN105280486A/zh
Application granted granted Critical
Publication of CN105280486B publication Critical patent/CN105280486B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种金属栅极结构的制作方法，包括首先提供基底，基底上设置有介电层，第一沟槽和第二沟槽设置介电层中，第一金属层和第二金属层分别填满第一沟槽和第二沟槽，其中该第一沟槽的宽度小于该第二沟槽的宽度。之后，形成掩模层，以完全覆盖第二沟槽。在掩模层的覆盖下，进行第一蚀刻制作工艺以去除部分第一金属层。最后进行第二蚀刻制作工艺，以同时去除部分第一金属层和部分第二金属层。

Description

金属栅极结构的制作方法
技术领域
本发明涉及一种金属栅极结构的制作方法，特别是涉及一种应用于具有不同栅极沟槽宽度的金属栅极结构的制作方法。
背景技术
随着集成电路领域的快速发展，高效能、高积成度、低成本、轻薄短小已成为电子产品设计制造上所追寻的目标。对目前的半导体产业而言，为了符合上述目标，往往需要在同一芯片上，制造出多种功能的元件。换言之，在同一芯片上，同一层材料层的不同区块上，所形成的图案密度会有高低不同的情形。
然而，以蚀刻作为图案化的方法时，往往会因为图案密度的差异而导致蚀刻速率的不平均，致使在密集区域和在宽疏区域的材料层被蚀刻的深度不一致，最后使得在密集区域的材料层高度较宽疏区域的材料层高，甚至在宽疏区域的材料层也会因为被过度蚀刻使得前层的材料层被曝露出来。如此一来，不但会影响元件整体的均一性，也会增加后续制作工艺的复杂度。
发明内容
本发明的目的在于提供一种金属栅极结构的制作方法，以解决上述缺失。
为达上述目的，根据本发明的一实施例，提供一种金属栅极结构的制作方法，包括提供基底，基底上设置有介电层，第一沟槽和第二沟槽设置介电层中，第一金属层和第二金属层分别填满第一沟槽和第二沟槽，其中该第一沟槽的宽度小于该第二沟槽的宽度。之后，形成掩模层，以完全覆盖第二沟槽。在掩模层的覆盖下，进行第一蚀刻制作工艺以去除部分第一金属层。最后进行第二蚀刻制作工艺，以同时去除部分第一金属层和部分第二金属层。
根据本发明的另一实施例，提供一种金属栅极结构。金属栅极结构包括基底、介电层、第一沟槽和第二沟槽、第一金属层和第二金属层以及盖层。介电层设置于基底之上。第一沟槽和一第二沟槽，均设置于介电层中，其中第一沟槽的宽度小于第二沟槽的宽度。第一金属层和第二金属层分别设置于第一沟槽和第二沟槽内，其中第一金属层的高度会小于或等于第二金属层的高度。盖层会分别设置于第一金属层的顶面和第二金属层的顶面上。
附图说明
图1至图11为本发明各实施例金属栅极结构的制作方法剖面示意图。
主要元件符号说明
10 基底 14 蚀刻停止层
16 介电层 18a 第一沟槽
18b 第二沟槽 20a 第一栅极介电层
20b 第二栅极介电层 22a 第一栅极材料层
22b 第二栅极材料层 24a 第一金属层
24b 第二金属层 26a 第一金属栅极结构
26b 第二金属栅极结构 28a 顶面
28b 顶面 38 盖层
40 介电薄膜 42 金属化合物
44 介电盖层 100 半导体装置半成品
A 第一区域 B 第二区域
H1 第一预定高度 H2 第二预定高度
H3 第三预定高度 H4 第四预定高度
H5 第五预定高度 H6 第六预定高度
H7 第七预定高度 H8 第八预定高度
ΔH 高度差 P1 第一蚀刻制作工艺
P2 第二蚀刻制作工艺 T1 预定厚度
T2 预定厚度 W1 宽度
W2 宽度
具体实施方式
在下文中，将加以陈述本发明的半导体元件结构及其制作方法的具体实施方式，以使本技术领域中具有通常技术者可据以实施本发明。该些具体实施方式可参考相对应的附图，使该些附图构成实施方式的一部分。虽然本发明的实施例公开如下，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范畴内，可作些许的更动与润饰。
图1至图11是根据本发明的优选实施例绘示的金属栅极结构的制作方法。图1是本发明实施例在制作工艺初始阶段半导体装置半成品的剖视图。在此制作工艺阶段，半导体装置半成品100至少包括一基底10、一设置在基底10上的介电层16、设置于介电层16内的一第一沟槽18a和一第二沟槽18b、设置于第一沟槽18a内的一第一金属层24a以及设置于第二沟槽18b内的一第二金属层24b。具体来说，基底10上会定义有一第一区域A和一第二区域B，例如分别是宽疏区域和密集区域，致使在后续制作工艺中两区域会分别具有低元件密度和高元件密度。其中，基底10可以一硅基底、一锗基底、一砷化镓基底、一硅锗基底、一硅覆绝缘基底或是其它适合的材料，此外，基底10可以为一鳍状结构或者一平面结构。
第一沟槽18a和第二沟槽18b分别被设置于第一区域A和第二区域B，且第一沟槽18a的宽度W1会小于第二沟槽18b的宽度W2。优选来说，第一沟槽18a的宽度W1至少是第二沟槽18b的宽度W2的三分之一以下。需注意的是，在本说明书中全文所称的「沟槽宽度」是指与载流子通道长度平行的沟槽一侧边的长度，也可称作是指由栅极间隙壁(图未示)或由蚀刻停止层14环绕设置而形成的封闭区域短边长度
在完成取代金属栅极(replacement metal gate,RMG)制作工艺之后，第一金属层24a以及第二金属层24b会分别填满第一沟槽18a和第二沟槽18b，使得第一金属层24a以及第二金属层24b的顶面28a、28b会分别切齐于介电层16的顶面，因此其顶面均位于一第一预定高度H1。第一金属层24a和第二金属层24b与基底10之间优选至少还包括一栅极介电层20a、20b，例如高介电常数介电层，以及一栅极材料层22a、22b，例如一功函数层，致使栅极介电层20a、20b、栅极材料层22a、22b以及金属层24a、24b可以依序设置于沟槽18a、18b内。此外，还可以设置阻障层及/或黏着层(图未示)于栅极介电层和栅极材料层间及/或栅极材料层和金属层间，以避免相邻层间的原子扩散或是增加相邻层间的黏着力。
如上所述，本实施例的半导体装置半成品100是经由施行取代金属栅极(replacement metal gate,RMG)的高介电常数介电层后置(high-K last)制作工艺而得，因此位于第一沟槽18a和第二沟槽18b内的第一栅极介电层20a和第一栅极材料层22a以及第二栅极介电层20b和第二栅极材料层22b均会具有U字型的剖面外观。然而，根据其他制作工艺需求，半导体装置半成品100内的栅极介电层也可以具有不同的剖面外观。举例来说，对于由施行取代金属栅极的高介电常数介电层前置(high-K first)制作工艺而得半导体装置半成品，栅极介电层可以具有一字型的剖面外观。
上述第一栅极介电层20a和第二栅极介电层20b的组成可以包括介电常数大约大于20的金属氧化物，其可以是稀土金属氧化物层或镧系金属氧化物层，例如：氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalumoxide,Ta2O5)、氧化锆(zirconium oxide,ZrO2)、硅酸锆氧化合物(zirconium siliconoxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO)、氧化镱(yttrium oxide,Yb2O3)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)或钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)等或是其它适合的介电材料，但不以上述为限。第一栅极材料层22a和第二栅极材料层22b作为一功函数层，其材质的选用由之后所要形成的晶体管是P型或N型而定。举例来说，当晶体管是P型时，功函数层可为一氮化钛金属层；而当晶体管是N型时，功函数层可为一氮化铝金属层。阻障层的组成可例如为一氮化钛层、一氮化钽层或由氮化钛层及氮化钽层所组成的复合结构层，但本发明不以此为限。此外，第一金属层24a和第二金属层24b可以独立地选自具有低电阻材料特性的铝、钨或其它适合的金属或合金等。
仍如图1所示，接着可以形成一掩模层32，以完全覆盖住第二沟槽18b。其中，掩模层32例如是通过施行黄光光刻制作工艺而得的图案化光致抗蚀剂，或是通过施行黄光光刻制作工艺、介电层沉积制作工艺以及蚀刻制作工艺而得的图案化介电层，但不限定于此。具体来说，掩模层32会完全覆盖住第二沟槽18b内的第二栅极介电层20b、第二栅极材料层22b以及第二金属层24b，使得第一沟槽18a内的第一栅极介电层20a、第一栅极材料层22a以及第一金属层24a暴露出于掩模层32。
图2是本发明实施例施行完第一蚀刻制作工艺后的半导体装置半成品的剖面示意图。在形成上述掩模层32之后，可以进一步施行至少一第一蚀刻制作工艺P1，以移除位于第一沟槽18a内的部分第一栅极介电层20a、部分第一栅极材料层22a以及部分第一金属层24a，直至第一栅极介电层20a、第一栅极材料层22a以及第一金属层24a的顶面降低至一第二预定高度H2。在施行第一蚀刻制作工艺P1时，部分的掩模层32也有可能被同时移除。此外，经过第一蚀刻制作工艺P1后，第一栅极介电层20a、第一栅极材料层22a以及第一金属层24a的顶面不限定一定要位于同一高度。根据不同制作工艺条件，第一栅极介电层20a和第一栅极材料层22a的顶面也可以略低于第一金属层24a的顶面28a，致使第一栅极介电层20a和第一栅极材料层22a的顶面会略低于第二预定高度H2。
上述第一蚀刻制作工艺P1可以是干蚀刻制作工艺，其蚀刻剂可以包括Cl2/BCl3/O2的混合物，但本发明不限定于此，第一蚀刻制作工艺P1也可以是湿蚀刻制作工艺。此外，根据其他制作工艺需求，第一蚀刻制作工艺P1也可以包含多次蚀刻制作工艺。
接着，移除掩模层32，继以施行一第二蚀刻制作工艺，以进一步同时降低第一沟槽和第二沟槽内各层的高度，而形成如图3所示的结构。图3是施行完第二蚀刻制作工艺后的半导体装置半成品的剖面示意图。由于第一沟槽18a的宽度W1小于第二沟槽18b的宽度W2，因此在施行第二蚀刻制作工艺P2时，第一沟槽18a单位面积所接受到的蚀刻剂会少于第二沟槽18b单位面积所接受到的蚀刻剂，使得第一沟槽18a内各层的蚀刻速率会慢于第二沟槽18b内各层的蚀刻速率。在此情况下，即便在施行第二蚀刻制作工艺P2前第一沟槽18a内各层的顶面高度均低于第二沟槽18a内各层的顶面高度，当完成第二蚀刻制作工艺P2时，第一沟槽18a内的各层顶面高度可以实质等同于或仅略低于第二沟槽18b内的各层顶面高度。具体来说，当完成第二蚀刻制作工艺P2时，第一沟槽18a内的第一栅极介电层20a、第一栅极材料层22a以及第一金属层24a的顶面会从初始的第二预定高度H2进一步降低至最终的第四预定高度H4；第二沟槽18b内的第二栅极介电层20b、第二栅极材料层22b以及第二金属层24b的顶面会从初始的第一预定高度H1降低至第四预定高度H4。此外，经由施行第二蚀刻制作工艺P2，介电层16的高度也会稍微降低，而从初始的第一预定高度H1降低至第三预定高度H3。
通过上述依序形成掩模层32、仅对第一沟槽18a施行第一次蚀刻制作工艺P1、移除掩模层32以及同时对第一沟槽18b和第二沟槽18b内的各层施行第二次蚀刻制作工艺P2，可避免第二沟槽18b内各层的顶面高度被过度蚀刻而低于预定高度或甚至暴露出第二沟槽18b内的基底，因此可以有效解决微负荷效应(mirco loading effect)而增进制作工艺的良率。此外，通过上述制作工艺，也可以使得第一沟槽18a内的各层顶面高度可以实质等同于或仅略低于第二沟槽18b内的各层顶面高度，因此增加了不同区域内金属栅极电极高度的均匀度。
图4是本发明实施例沉积盖层后的半导体装置半成品的剖面示意图。在完成上述第二蚀刻制作工艺P2之后，可以全面性地沉积一盖层38，其可包含单层或多层介电材料，以填满第一沟槽18a和第二沟槽18b并且覆盖住介电层16。其中，为了完全填满第一沟槽18a和第二沟槽18b，盖层38必须具有足够的厚度，因此其顶面不可避免地会有高低不平的形貌。
接着，可施行化学机械研磨制作工艺，或选择性地先施行蚀刻制作工艺之后再施行化学机械研磨制作工艺，以平坦化盖层38，直至盖层38的顶面齐平于介电层16的顶面，而形成如图5所示的结构。图5是本发明实施例平坦化盖层后的半导体装置半成品的剖面示意图。经过平坦化后的盖层38会具有一预定厚度T1。此外，为了让第一区域A及第二区域B内的盖层38均具有平坦的顶面，部分介电层16亦会在平坦化制作工艺中被移除，致使其高度会由第三预定高度H3降低至第五预定高度H5。至此，便完成本发明第一优选实施例的金属栅极结构。其中，第一金属栅极结构26a和第二金属栅极结构26b会分别被设置在第一区域A及第二区域B内，且其内的第一金属层24a的顶面28a可切齐或略低于第二金属层24b的顶面28b。
根据上述，第一金属层24a的顶面28a可切齐或略低于第二金属层24b的顶面28b。举例来说，图6绘示了第一金属层的顶面低于第二金属层的顶面的情况。由于第一金属层24a经过了两道的蚀刻程序，因此第一金属层24a的顶面28a会低于第二金属层24b的顶面28b，致使填入至第一沟槽18a和第二沟槽18b的盖层38会分别具有不等的厚度，具体来说，第一沟槽18a内盖层38的预定厚度T2会厚于第二沟槽18b内盖层38的预定厚度T1。
在后续形成自对准接触插塞的制作工艺中，可利用盖层38保护下方的金属层24a、24b、栅极材料层22a、22b以及栅极介电层20a、20b，避免自对准接触插塞与其产生不必要的电连接。
本发明除了上述第一优选实施例外，还可包括其他制作金属栅极结构的变化型。这些变化型的结构以及制作工艺步骤大致类似于上述第一优选实施例，以下仅就主要差异处加以描述，相类似的元件与结构可以搭配参照。
图7至图9是根据本发明第一优选实施例变化型所绘示的金属栅极结构的制作方法。本实施例与上述第一优选实施例的差别在于，掩模层32和第一沟槽18a和第二沟槽18b之间会额外设置有一介电薄膜40，其用以保护位于第一沟槽18a和第二沟槽18b内的各层，以避免第一沟槽18a和第二沟槽18b内的各层在形成掩模层32的过程中被蚀刻或是污染。
图7是掩模层和第一沟槽和第二沟槽之间设置有介电薄膜的半导体装置半成品的剖面示意图。在此制作工艺阶段，半导体装置半成品100会被固定于一承载平台(图未示)，以待后续蚀刻制作工艺的施行。一般来说，承载平台可以通过真空吸附或是静电场吸附的方式固定住内含半导体装置半成品的晶片(图未示)。根据本实施例，承载平台通过施加静电场的方式以固定住内含半导体装置半成品100的晶片。在特定的静电场强度下，介电薄膜40会与第一金属层24a及第二金属层24b发生反应，而在介电薄膜40与第一金属层24a及第二金属层24b的界面产生高阻值的金属化合物42，例如是金属氧化物或是金属氮化物，但不限于此。由于此金属化合物42是经由介电薄膜40与第一金属层24a及第二金属层24b产生反应而得，因此其组成会彼此相关。亦即，金属化合物内42的金属成分会相同于第一金属层24a或第二金属层24b内的至少一金属成分。举例来说，当介电薄膜40的组成为氧化物，而第一金属层24a及第二金属层24b的组成为钨时，则金属化合物42的组成至少会包括氧化钨。类似地，在其他环境条件，金属化合物42的组成亦可以包括氮化钨、氧化铝或是氮化铝，但不限于此。
图8是本发明实施例施行第一蚀刻制作工艺后的半导体装置半成品的剖面示意图。在形成上述金属化合物42之后，可以接着施行类似如上述第一优选实施例的第一蚀刻制作工艺P1，以移除位于第一沟槽18a内的部分第一栅极介电层20a、部分第一栅极材料层22a以及部分第一金属层24a，直至第一金属层24a的顶面降低至一第二预定高度H2。当完成第一蚀刻制作工艺P1时，由于蚀刻剂会对金属化合物42具有较慢的蚀刻速率，因此第一栅极介电层20a和第一栅极材料层22a的顶面高度会略低于第一金属层24a的顶面高度。
接着，可以移除掩模层32，继以施行一第二蚀刻制作工艺，以进一步降低第一沟槽18a和第二沟槽18b内各层的高度，并完全移除第一沟槽18a和第二沟槽18b内的金属化合物42，而形成如图9所示的结构。图9是本发明实施例施行完第二蚀刻制作工艺后的半导体装置半成品的剖面示意图。由于金属化合物42具有高电阻值，若后续要在此处形成电接触结构时，会不利于后续半导体装置的电性传输。因此，除了可通过施行第二蚀刻制作工艺P2使得第一沟槽18a内的第一金属层24a顶面28a高度可以实质等同于或仅略低于第二沟槽18b内的第二金属层24b顶面28b高度，也可以通过第二蚀刻制作工艺P2以完全移除第一沟槽和第二沟槽内的金属化合物42，已提升后续半导体装置的电性传输。
同样地，当完成第二蚀刻制作工艺P2时，由于金属化合物42具有较小的蚀刻速率，因此第二栅极介电层20b和第二栅极材料层22b的顶面高度会略低于第二金属层24b的顶面高度，致使彼此之间具有一高度差ΔH。
后续制作工艺可以接续上述第一优选实施例的图4及图5所示的制作工艺步骤。举例而言，可全面性地沉积一盖层，其可包含单层或多层介电材料，以填满第一沟槽18a和第二沟槽18b并且覆盖住介电层16。之后再施行化学机械研磨制作工艺，以平坦化盖层38，直至盖层38的顶面齐平于介电层16的顶面。同样地，经过平坦化后的盖层38会具有一预定厚度，且部分介电层16亦会在平坦化制作工艺中被移除，致使其高度降低。至此，便完成本发明第一优选实施例变化型的金属栅极结构。
根据上述实施例，金属栅极结构26a、26b至少包括栅极介电层20a、20b、栅极材料层22a、22b、金属层24a、24b以及盖层38。其中，盖层38具有一预定厚度T1，其可以用以保护下方的金属层24a、24b、栅极材料层22a、22b以及栅极介电层20a、20b，避免与后续的自对准接触插塞产生不必要的电连接。然而，上述实施例为了形成具有预定厚度T1的盖层，在将盖层38填入沟槽18a、18b前均会先蚀刻金属层24a、24b，使金属层24a、24b的顶面降低至足够深的深度，以容纳后续填入的盖层38。一般而言，此种过度蚀刻金属层24a、24b的作法会导致要增加取代金属栅极制作工艺施行前的虚置栅极结构的高度，而不利于制作工艺的稳定性及良率。
因此，本发明还提供一种不需过度蚀刻金属层的作法。具体来说，在完成如图2所示的结构之后，可以接着去除掩模层，并施行一第二蚀刻制作工艺，以同时移除部分的第一金属层及第二金属层。之后，全面性地沉积一介电盖层，以填满第一沟槽和第二沟槽，而形成如图10所示的结构。此时，介电盖层44会填满第一沟槽18a和第二沟槽18b。介电层16会具有一第六预定高度H6，此高度会高于绘示如图4的第三预定高度H3，而金属层24a、24b会具有一第七预定高度H7，此高度会高于绘示如图4的第四预定高度H4。
图11是本发明实施例在介电盖层与金属层的界面产生金属化合物后的半导体装置半成品的剖面示意图。在图10的制作工艺阶段之后，可以接着对半导体装置半成品100施加一静电场，致使介电盖层44与第一金属层24a及第二金属层24b的界面产生具有预定厚度T1的金属化合物42。举例来说，可以利用一承载平台以静电场吸附的方式固定住内含半导体装置半成品的晶片，并通过施加特定的静电场强度，以产生高阻值的金属化合物42。由于金属化合物42具有高电阻值，因此在后续形成自对准接触插塞的制作工艺中，其可以作为阻挡自对准接触插塞与下方金属层24a、24b电连接的阻挡层，而具有与第一实施例的盖层相同的作用。至此，便完成本实施例的金属栅极结构。其中，第一金属结构26a和第二金属结构26b会分别被设置在第一区域A及第二区域B内，且其内的第一金属层24a的顶面28a可切齐或略低于第二金属层24b的顶面28b。
同样地，由于上述金属化合物42是经由介电盖层44与第一金属层24a及第二金属层24b产生反应而得，因此其组成会彼此相关。亦即，金属化合物内42的金属成分会相同于第一金属层24a或第二金属层24b内的至少一金属成分。举例来说，金属化合物42的组成可以包括氧化钨、氮化钨、氧化铝或是氮化铝，但不限于此。
由于本实施例用金属化合物42作为阻挡自对准接触插塞与下方金属层24a、24b电连接的阻挡层，因此可以选择性地不施行平坦化制作工艺。通过本实施例，介电层16和金属层24a、24b均不会被过度减损，可以降低取代金属栅极制作工艺施行前的虚置栅极结构的高度，进而提升制作工艺良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (23)

1.一种金属栅极结构的制作方法，包括：
提供一基底，其上设置有一介电层，一第一沟槽设置于该介电层中，一第一金属层填满该第一沟槽，一第二沟槽设置于该介电层中，一第二金属层填满该第二沟槽，其中该第一沟槽的宽度小于该第二沟槽的宽度；
形成一介电薄膜，覆盖住该第一沟槽和该第二沟槽；
形成一掩模层，完全覆盖住该第二沟槽；
于该介电薄膜和该第一金属层的界面形成一金属化合物；
在该掩模层的覆盖下，进行一第一蚀刻制作工艺，以去除部分该第一金属层；以及
在该第一蚀刻制作工艺之后，进行一第二蚀刻制作工艺，以同时去除部分该第一金属层和部分该第二金属层。
2.如权利要求1所述的金属栅极结构的制作方法，其中该第一沟槽的宽度至少是该第二沟槽的宽度的三分之一以下。
3.如权利要求1所述的金属栅极结构的制作方法，其中该金属化合物为金属氧化物或是金属氮化物，且该金属化合物内的金属成分相同于该第一金属层内的至少一金属成分。
4.如权利要求1所述的金属栅极结构的制作方法，其中该金属化合物为氧化钨、氮化钨、氧化铝或是氮化铝。
5.如权利要求1所述的金属栅极结构的制作方法，其中，在静电场强度下，该介电薄膜和该第一金属层的界面形成该金属化合物。
6.如权利要求1所述的金属栅极结构的制作方法，其中在该第一蚀刻制作工艺中，该金属化合物会被完全去除。
7.如权利要求1所述的金属栅极结构的制作方法，其中在形成该金属化合物时，还包括同时于该介电薄膜和该第二金属层的界面形成另一金属化合物。
8.如权利要求7所述的金属栅极结构的制作方法，其中在该第二蚀刻制作工艺中，该另一金属化合物会被完全去除。
9.如权利要求1所述的金属栅极结构的制作方法，其中在进行该第二蚀刻制作工艺之前，还包括移除该掩模层。
10.如权利要求1所述的金属栅极结构的制作方法，其中当完成该第二蚀刻制作工艺时，该第一金属层的高度会小于或等于该第二金属层的高度。
11.如权利要求1所述的金属栅极结构的制作方法，其中在该第二蚀刻制作工艺之后，还包括形成一介电盖层，以覆盖住该第一金属层和该第二金属层，其中该介电盖层直接接触该第一金属层和该第二金属层。
12.如权利要求11所述的金属栅极结构的制作方法，还包括同时于该介电盖层和该第一金属层以及该第二金属层间的界面形成又一金属化合物。
13.如权利要求12所述的金属栅极结构的制作方法，其中该又一金属化合物为金属氧化物或是金属氮化物。
14.如权利要求12所述的金属栅极结构的制作方法，其中该又一金属化合物为氧化钨、氮化钨、氧化铝或是氮化铝。
15.如权利要求12所述的金属栅极结构的制作方法，其中，在静电场强度下，该介电盖层和该第一金属层以及该第二金属层间的界面形成该又一金属化合物。
16.如权利要求11所述的金属栅极结构的制作方法，其中该介电盖层会填满该第一沟槽和该第二沟槽。
17.如权利要求1所述的金属栅极结构的制作方法，其中该第一沟槽内还具有一第一栅极介电层以及一第一栅极材料层，该第一栅极介电层、该第一栅极材料层以及该第一金属层依序设置于该第一沟槽中。
18.如权利要求1所述的金属栅极结构的制作方法，其中该第一沟槽内还具有一第一栅极介电层、一第一栅极材料层；该第二沟槽内还具有一第二栅极介电层、一第二栅极材料层，该第一栅极介电层、该第一栅极材料层以及该第一金属层依序设置于该第一沟槽中，该第二栅极介电层、该第二栅极材料层以及该第二金属层依序设置于该第二沟槽中。
19.一种金属栅极结构，包括：
基底；
介电层，设置于该基底之上；
第一沟槽和一第二沟槽，均设置于该介电层中，其中该第一沟槽的宽度小于该第二沟槽的宽度；
第一金属层和一第二金属层，分别设置于该第一沟槽和该第二沟槽内，其中该第一金属层的高度会小于或等于该第二金属层的高度；以及
二盖层，分别设置于该第一金属层的顶面和该第二金属层的顶面上，其中各该盖层和第一金属层或一第二金属层间还分别包括一金属化合物，各该金属化合物是经由各该盖层和该第一金属层或该第二金属层产生反应而得。
20.如权利要求19所述的金属栅极结构，还包括一第一栅极介电层、一第二栅极介电层、一第一栅极材料层以及一第二栅极材料层，该第一栅极介电层、该第一栅极材料层以及该第一金属层依序设置于该第一沟槽中，该第二栅极介电层、该第二栅极材料层以及该第二金属层依序设置于该第二沟槽中。
21.如权利要求19所述的金属栅极结构，其中位于该第一沟槽内的该盖层的厚度会厚于位于该第二沟槽内的该盖层的厚度。
22.如权利要求19所述的金属栅极结构，其中该金属化合物为金属氧化物或是金属氮化物。
23.如权利要求19所述的金属栅极结构，其中该金属化合物为氧化钨、氮化钨、氧化铝或是氮化铝。
CN201410351939.2A 2014-07-23 2014-07-23 金属栅极结构的制作方法 Active CN105280486B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410351939.2A CN105280486B (zh) 2014-07-23 2014-07-23 金属栅极结构的制作方法
US14/463,677 US9209273B1 (en) 2014-07-23 2014-08-20 Method of fabricating metal gate structure
US14/852,624 US9263540B1 (en) 2014-07-23 2015-09-13 Metal gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410351939.2A CN105280486B (zh) 2014-07-23 2014-07-23 金属栅极结构的制作方法

Publications (2)

Publication Number Publication Date
CN105280486A CN105280486A (zh) 2016-01-27
CN105280486B true CN105280486B (zh) 2020-09-22

Family

ID=54708389

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410351939.2A Active CN105280486B (zh) 2014-07-23 2014-07-23 金属栅极结构的制作方法

Country Status (2)

Country Link
US (2) US9209273B1 (zh)
CN (1) CN105280486B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570319B2 (en) * 2014-05-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
US10134861B2 (en) 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9425103B2 (en) * 2014-12-04 2016-08-23 Globalfoundries Inc. Methods of using a metal protection layer to form replacement gate structures for semiconductor devices
KR102271239B1 (ko) * 2015-03-23 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9728462B2 (en) * 2015-03-30 2017-08-08 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
US9536791B2 (en) * 2015-03-30 2017-01-03 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
TWI650833B (zh) * 2015-04-01 2019-02-11 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
US9583485B2 (en) * 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9818841B2 (en) * 2015-05-15 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same
US10411113B2 (en) * 2015-05-22 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
DE102016116026B4 (de) 2015-12-29 2024-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10163704B2 (en) * 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9779997B2 (en) * 2015-12-31 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10431583B2 (en) 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
KR102481477B1 (ko) * 2016-04-22 2022-12-26 삼성전자 주식회사 집적회로 소자
US9929046B2 (en) 2016-07-21 2018-03-27 International Business Machines Corporation Self-aligned contact cap
US9960254B1 (en) * 2017-02-06 2018-05-01 International Business Machines Corporation Replacement metal gate scheme with self-alignment gate for vertical field effect transistors
US10186456B2 (en) 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10141225B2 (en) 2017-04-28 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates of transistors having reduced resistivity
US11145747B2 (en) * 2017-10-25 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure
US10461078B2 (en) * 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
CN110197788B (zh) * 2018-02-27 2021-07-06 中芯国际集成电路制造(上海)有限公司 栅极凹槽的形成方法
CN108766878B (zh) * 2018-05-21 2021-01-29 上海华力集成电路制造有限公司 金属栅极的制造方法
US10714342B2 (en) * 2018-07-31 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10707131B2 (en) 2018-08-14 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN116761427A (zh) * 2018-09-11 2023-09-15 长鑫存储技术有限公司 半导体器件及其制备方法
CN112151374A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100350056B1 (ko) * 2000-03-09 2002-08-24 삼성전자 주식회사 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법
JP2007103694A (ja) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
EP1801856A1 (en) * 2005-12-23 2007-06-27 Interuniversitair Microelektronica Centrum ( Imec) Method for gate electrode height control
GB0625004D0 (en) * 2006-12-15 2007-01-24 Nxp Bv Semiconductor device and method of manufacture
JP2009070840A (ja) * 2007-09-10 2009-04-02 Elpida Memory Inc 半導体装置及びその製造方法
DE102007046849B4 (de) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
JP2012084636A (ja) * 2010-10-08 2012-04-26 Panasonic Corp 半導体装置及びその製造方法
US8084311B1 (en) 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
US8481415B2 (en) 2010-12-02 2013-07-09 International Business Machines Corporation Self-aligned contact combined with a replacement metal gate/high-K gate dielectric
US8704294B2 (en) * 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
CN102856255B (zh) * 2011-06-27 2016-05-25 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US9054148B2 (en) 2011-08-26 2015-06-09 Lam Research Corporation Method for performing hot water seal on electrostatic chuck
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US8896030B2 (en) * 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess

Also Published As

Publication number Publication date
US9263540B1 (en) 2016-02-16
US9209273B1 (en) 2015-12-08
CN105280486A (zh) 2016-01-27
US20160027892A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
CN105280486B (zh) 金属栅极结构的制作方法
US9006091B2 (en) Method of forming semiconductor device having metal gate
US9230864B1 (en) Method of forming a semiconductor device having a metal gate
CN106683990B (zh) 半导体元件及其制作方法
US20180019254A1 (en) Three-dimensional non-volatile memory and manufacturing method thereof
US11393909B2 (en) Semiconductor devices inlcluding a fin field effect transistor
US20160071800A1 (en) Semiconductor structure and process thereof
CN109994537B (zh) 半导体元件及其制作方法
CN105826174B (zh) 半导体装置及其制作方法
US9093465B2 (en) Method of fabricating semiconductor device
US20170170308A1 (en) Semiconductor device and method of manufacturing same
CN104241359B (zh) 半导体结构及其制作方法
US20130237046A1 (en) Semiconductor process
TW201911385A (zh) 半導體元件及其製作方法
US10340349B2 (en) Method of forming semiconductor structure
US9543195B1 (en) Semiconductor process
CN212182324U (zh) 半导体结构
TWI533360B (zh) 具有金屬閘極之半導體元件及其製作方法
CN110828377B (zh) 一种具有不对称功函数金属层的半导体元件
US8470663B2 (en) Methods of manufacturing a semiconductor device
US10373837B2 (en) Memory device
TWI579928B (zh) 形成層間介電層的方法
CN111769111B (zh) 半导体结构
US10777420B1 (en) Etching back method
CN109545747B (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant