CN108766878B - 金属栅极的制造方法 - Google Patents
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Abstract
本发明公开了一种金属栅极的制造方法，包括步骤：步骤一、在半导体衬底表面形成多个伪栅结构以及和伪栅结构表面相平的侧墙、接触孔刻蚀停止层和层间膜；步骤二、依据伪栅结构宽度对各伪栅结构区域的高度进行调节设置，伪栅结构的宽度越小、伪栅结构区域的高度也越小，通过减少伪栅结构区域的高度抵消后续金属栅的金属化学机械研磨工艺中伪栅结构的宽度减少对金属化学机械研磨工艺的负载增加的影响，使得金属化学机械研磨工艺完成后各种宽度的金属栅的高度趋于一致；步骤三、去除伪栅结构；步骤四、进行金属栅的金属沉积；步骤五、进行金属化学机械研磨工艺对金属栅的金属进行平坦化。本发明能稳定控制金属栅极的高度，提高金属栅极高度的一致性。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种金属栅极的制造方法。
背景技术
随着半导体技术的发展，先进逻辑芯片工艺已经达到28纳米节点以下的工艺制程。28纳米以下的工艺中，通常采用具有高介电常数栅介质层的金属栅，通常缩写为HKMG，其中HK表示高介电常数(HK)的栅介质层，MG表示金属栅。
HKMG的形成工艺中，通常需要采用到伪栅结构，伪栅结构通常采用由栅介质层如栅氧化层和多晶硅栅叠加而成的结构。利用伪栅结构形成组件如NMOS器件或PMOS器件的如源区、漏区、侧墙、接触孔刻蚀停止层(CESL)和层间膜等工艺结构之后，再将伪栅结构去除，然后在伪栅结构去除的区域形成HKMG结构。HKMG结构的形成需要先形成高介电常数的栅介质层，再沉积金属层，之后对金属层进行化学机械研磨(CMP)平坦化。金属栅的金属通常采用铝。
如图1所示，是现有金属栅极的制造方法形成的金属栅极的结构图；在半导体衬底如硅衬底101的表面上形成有由高介电常数的栅介质层和金属栅叠加而成的HKMG，图1中的金属栅采用两种宽度，分别用102a和102b标示。金属栅102a的宽度为d101，金属栅102b的宽度为d102。
在金属栅的侧面形成由侧墙103。
在侧墙103的侧面以及侧墙103之间的半导体衬底101的表面形成有CESL104；在CESL104的表面形成由层间膜105，层间膜105将金属栅之间的区域完全填充。
现有方法中，在金属栅的金属层沉积之前，伪栅结构的多晶硅栅表面和层间膜105的表面相平且整个半导体衬底101的表面的层间膜105的表面都相平。
这样在金属栅的金属层沉积之后，在进行金属层的CMP时，宽度较小的金属栅102a的金属层的CMP的负载较大，金属栅102a顶部的金属层的研磨速率将会小于宽度较大的金属栅102b顶部的金属层的研磨速率，最后会使得金属栅102a和102b的高度不同，且是金属栅102a的高度大于金属栅102b的高度，二者的高度差如图1中的高度h101所示。
金属栅的高度差异最后会影响原件的特性并会使原件的特性产生异常。
发明内容
本发明所要解决的技术问题是提供一种金属栅极的制造方法，能稳定控制金属栅极的高度，提高金属栅极高度的一致性。
为解决上述技术问题，本发明提供的金属栅极的制造方法包括如下步骤：
步骤一、在半导体衬底表面形成多个伪栅结构，所述伪栅结构具有不同的宽度；在各所述伪栅结构的侧面形成侧墙，在所述伪栅结构之间的所述侧墙侧面和所述半导体衬底表面形成接触孔刻蚀停止层；在所述接触孔刻蚀停止层表面形成层间膜，所述层间膜将所述伪栅之间的区域完全填充且所述层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平。
步骤二、依据所述伪栅结构的宽度对各伪栅结构区域的高度进行调节设置，所述伪栅结构区域包括所述伪栅结构及其两侧的所述侧墙、所述接触孔刻蚀停止层和所述层间膜；所述伪栅结构的宽度越小、所述伪栅结构区域的高度也设置的越小，通过减少所述伪栅结构区域的高度抵消后续金属栅的金属化学机械研磨工艺中所述伪栅结构的宽度减少对所述金属化学机械研磨工艺的负载增加的影响，使得所述金属化学机械研磨工艺完成后各种宽度的所述金属栅的高度趋于一致。
步骤三、去除所述伪栅结构。
步骤四、进行所述金属栅的金属沉积，所述金属栅的金属将所述伪栅结构去除的区域完全填充并延伸到所述伪栅结构外的所述层间膜表面。
步骤五、进行所述金属化学机械研磨工艺对所述金属栅的金属进行平坦化，由平坦化后仅位于所述伪栅结构去除的区域的金属组成所述金属栅。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述伪栅结构由第一栅介质层和多晶硅栅叠加而成。
进一步的改进是，所述第一栅介质层为栅氧化层。
进一步的改进是，所述侧墙的材料包括氧化硅或氮化硅。
进一步的改进是，所述接触孔刻蚀停止层的材料为氮化硅。
进一步的改进是，所述层间膜的材料为氧化硅。
进一步的改进是，步骤一包括如下分步骤：
步骤11、在所述半导体衬底表面依次形成第一栅介质层和多晶硅栅，对所述多晶硅栅和所述第一栅介质层进行光刻刻蚀形成各所述伪栅结构。
步骤12、采用沉积加全面刻蚀的工艺方法在各所述伪栅结构的侧面形成所述侧墙。
步骤13、沉积所述接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述多晶硅栅表面、所述侧墙的侧面和所述侧墙之间的所述半导体衬底表面。
步骤14、沉积所述层间膜，所述层间膜将所述伪栅结构之间的区域完全填充并延伸到所述伪栅结构的顶部。
步骤15、进行以所述多晶硅栅为停止层的化学机械研磨工艺将所述多晶硅栅顶部的所述层间膜和所述接触孔刻蚀停止层都去除并使所述伪栅结构之间的所述层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平。
进一步的改进是，所述伪栅结构的宽度值包括两个以上。
进一步的改进是，步骤二中，一个宽度的所述伪栅结构对应的所述伪栅结构区域的高度的调节步骤包括如下分步骤：
步骤21、采用光刻工艺打开需要调节高度的所述伪栅结构区域。
步骤22、对打开的所述伪栅结构区域的所述伪栅结构、所述侧墙、所述接触孔刻蚀停止层和所述层间膜进行刻蚀并刻蚀到需要的高度。
进一步的改进是，宽度最大的所述伪栅结构对应的所述伪栅结构区域的高度保持为步骤一中形成的高度。
进一步的改进是，步骤四中在金属沉积前还包括形成第二栅介质层的步骤，所述第二栅介质层由高介电常数材料组成，由所述第二栅介质层和所述金属栅叠加形成HKMG。
进一步的改进是，步骤四中所述金属栅的金属的材料包括铝和钨。
进一步的改进是，所述HKMG的工艺节点对应于28nm以下制程。
进一步的改进是，所述HKMG作为逻辑芯片的栅极结构。
本发明在伪栅结构形成之后并和层间膜之间平坦化之后，根据伪栅结构的宽度对各伪栅结构的高度进行了设置，伪栅结构的宽度越小、伪栅结构区域的高度也设置的越小，能通过减少伪栅结构区域的高度抵消金属栅的金属化学机械研磨工艺中伪栅结构的宽度减少对金属化学机械研磨工艺的负载增加的影响，使得金属化学机械研磨工艺完成后各种宽度的金属栅的高度趋于一致，所以本发明能稳定控制金属栅极的高度，提高金属栅极高度的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有金属栅极的制造方法形成的金属栅极的结构图；
图2是本发明实施例方法的流程图；
图3A-图3G是本发明实施例方法各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例方法的流程图；如图3A至图3G所示，是本发明实施例方法各步骤中的器件结构图，本发明实施例金属栅极的制造方法包括如下步骤：
步骤一、如图3A所示，在半导体衬底1表面形成多个伪栅结构，所述伪栅结构具有不同的宽度。
在各所述伪栅结构的侧面形成侧墙3，在所述伪栅结构之间的所述侧墙3侧面和所述半导体衬底1表面形成接触孔刻蚀停止层4；在所述接触孔刻蚀停止层4表面形成层间膜5，所述层间膜5将所述伪栅之间的区域完全填充且所述层间膜5的表面和所述接触孔刻蚀停止层4的表面都和各所述伪栅结构的表面相平。
本发明实施例中，所述半导体衬底1为硅衬底。
所述伪栅结构由第一栅介质层和多晶硅栅叠加而成。
所述第一栅介质层为栅氧化层。
所述侧墙3的材料包括氧化硅或氮化硅。
所述接触孔刻蚀停止层4的材料为氮化硅。
所述层间膜5的材料为氧化硅。
步骤一包括如下分步骤：
步骤11、在所述半导体衬底1表面依次形成第一栅介质层和多晶硅栅，对所述多晶硅栅和所述第一栅介质层进行光刻刻蚀形成各所述伪栅结构。
步骤12、采用沉积加全面刻蚀的工艺方法在各所述伪栅结构的侧面形成所述侧墙3。
步骤13、沉积所述接触孔刻蚀停止层4，所述接触孔刻蚀停止层4覆盖在所述多晶硅栅表面、所述侧墙3的侧面和所述侧墙3之间的所述半导体衬底1表面。
步骤14、沉积所述层间膜5，所述层间膜5将所述伪栅结构之间的区域完全填充并延伸到所述伪栅结构的顶部。
步骤15、进行以所述多晶硅栅为停止层的化学机械研磨工艺将所述多晶硅栅顶部的所述层间膜5和所述接触孔刻蚀停止层4都去除并使所述伪栅结构之间的所述层间膜5的表面和所述接触孔刻蚀停止层4的表面都和各所述伪栅结构的表面相平。
所述伪栅结构的宽度值包括两个以上。图3A中显示了两种宽度的所述伪栅结构，分别用标记2a和2b表示，其中所述伪栅结构2a的宽度小于所述伪栅结构2b的宽度。
步骤二、依据所述伪栅结构的宽度对各伪栅结构区域的高度进行调节设置，所述伪栅结构区域包括所述伪栅结构及其两侧的所述侧墙3、所述接触孔刻蚀停止层4和所述层间膜5；所述伪栅结构的宽度越小、所述伪栅结构区域的高度也设置的越小，通过减少所述伪栅结构区域的高度抵消后续金属栅的金属化学机械研磨工艺中所述伪栅结构的宽度减少对所述金属化学机械研磨工艺的负载增加的影响，使得所述金属化学机械研磨工艺完成后各种宽度的所述金属栅的高度趋于一致。
步骤二中，一个宽度的所述伪栅结构对应的所述伪栅结构区域的高度的调节步骤包括如下分步骤：
步骤21、如图3B所示，采用光刻工艺形成光刻胶图形201打开需要调节高度的所述伪栅结构区域。本发明实施例中，光刻胶图形201打开的区域对应于所述伪栅结构2a及其周边的区域。
步骤22、如图3C所示，对打开的所述伪栅结构区域的所述伪栅结构、所述侧墙3、所述接触孔刻蚀停止层4和所述层间膜5进行刻蚀并刻蚀到需要的高度。图3中显示，对打开的所述伪栅结构区域降低的高度为h1。
之后，如图3D所示，去除光刻胶图形201。
宽度最大的所述伪栅结构对应的所述伪栅结构区域的高度保持为步骤一中形成的高度。
由于本发明实施例中仅采用了两种宽度的所述伪栅结构，故采用一次光刻和一次刻蚀即可实现对各所述伪栅结构的高度的调节。
步骤三、如图3E所示，去除所述伪栅结构。
步骤四、如图3F所示，进行所述金属栅的金属沉积，所述金属栅的金属将所述伪栅结构去除的区域完全填充并延伸到所述伪栅结构外的所述层间膜5表面。图3F中，宽度较小的所述金属栅用标记202a表示，宽度较大的所述金属栅用标记202b表示。
本发明实施例中，在金属沉积前还包括形成第二栅介质层的步骤，所述第二栅介质层由高介电常数材料组成，由所述第二栅介质层和所述金属栅叠加形成HKMG。
所述金属栅的金属的材料包括铝和钨。所述HKMG的工艺节点对应于28nm以下制程。所述HKMG作为逻辑芯片的栅极结构。
步骤五、如图3G所示，进行所述金属化学机械研磨工艺对所述金属栅的金属进行平坦化，由平坦化后仅位于所述伪栅结构去除的区域的金属组成所述金属栅。首先、由于图3F所示可知，由于所述金属化学机械研磨工艺之前填充于所述伪栅结构去除区域中的所述金属栅202a的高度低于所述金属栅202b，虽然宽度较小的所述金属栅202a会增加所述金属化学机械研磨工艺的负载；但是所述金属栅202a的高度低于所述金属栅202b，二者总的所述金属化学机械研磨工艺的负载是一致；这会使得所述金属化学机械研磨工艺后图3G所示的所述金属栅202a和所述金属栅202b的高度区域一致，如虚线AA所示。
本发明实施例在伪栅结构形成之后并和层间膜5之间平坦化之后，根据伪栅结构的宽度对各伪栅结构的高度进行了设置，伪栅结构的宽度越小、伪栅结构区域的高度也设置的越小，能通过减少伪栅结构区域的高度抵消金属栅的金属化学机械研磨工艺中伪栅结构的宽度减少对金属化学机械研磨工艺的负载增加的影响，使得金属化学机械研磨工艺完成后各种宽度的金属栅的高度趋于一致，所以本发明实施例能稳定控制金属栅极的高度，提高金属栅极高度的一致性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (13)
1.一种金属栅极的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底表面形成多个伪栅结构，所述伪栅结构具有不同的宽度；所述伪栅结构的宽度值包括两个以上；
在各所述伪栅结构的侧面形成侧墙，在所述伪栅结构之间的所述侧墙侧面和所述半导体衬底表面形成接触孔刻蚀停止层；在所述接触孔刻蚀停止层表面形成层间膜，所述层间膜将所述伪栅之间的区域完全填充且所述层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平；
步骤二、依据所述伪栅结构的宽度对各伪栅结构区域的高度进行调节设置，所述伪栅结构区域包括所述伪栅结构及其两侧的所述侧墙、所述接触孔刻蚀停止层和所述层间膜；所述伪栅结构的宽度越小、所述伪栅结构区域的高度也设置的越小，通过减少所述伪栅结构区域的高度抵消后续金属栅的金属化学机械研磨工艺中所述伪栅结构的宽度减少对所述金属化学机械研磨工艺的负载增加的影响，使得所述金属化学机械研磨工艺完成后各种宽度的所述金属栅的高度趋于一致；
一个宽度的所述伪栅结构对应的所述伪栅结构区域的高度的调节步骤包括如下分步骤：
步骤21、采用光刻工艺打开需要调节高度的所述伪栅结构区域；
步骤22、对打开的所述伪栅结构区域的所述伪栅结构、所述侧墙、所述接触孔刻蚀停止层和所述层间膜进行刻蚀并刻蚀到需要的高度；
步骤三、去除所述伪栅结构；
步骤四、进行所述金属栅的金属沉积，所述金属栅的金属将所述伪栅结构去除的区域完全填充并延伸到所述伪栅结构外的所述层间膜表面；
步骤五、进行所述金属化学机械研磨工艺对所述金属栅的金属进行平坦化，由平坦化后仅位于所述伪栅结构去除的区域的金属组成所述金属栅。
2.如权利要求1所述的金属栅极的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的金属栅极的制造方法，其特征在于：所述伪栅结构由第一栅介质层和多晶硅栅叠加而成。
4.如权利要求3所述的金属栅极的制造方法，其特征在于：所述第一栅介质层为栅氧化层。
5.如权利要求3所述的金属栅极的制造方法，其特征在于：所述侧墙的材料包括氧化硅或氮化硅。
6.如权利要求3所述的金属栅极的制造方法，其特征在于：所述接触孔刻蚀停止层的材料为氮化硅。
7.如权利要求3所述的金属栅极的制造方法，其特征在于：所述层间膜的材料为氧化硅。
8.如权利要求3所述的金属栅极的制造方法，其特征在于：步骤一包括如下分步骤：
步骤11、在所述半导体衬底表面依次形成第一栅介质层和多晶硅栅，对所述多晶硅栅和所述第一栅介质层进行光刻刻蚀形成各所述伪栅结构；
步骤12、采用沉积加全面刻蚀的工艺方法在各所述伪栅结构的侧面形成所述侧墙；
步骤13、沉积所述接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述多晶硅栅表面、所述侧墙的侧面和所述侧墙之间的所述半导体衬底表面；
步骤14、沉积所述层间膜，所述层间膜将所述伪栅结构之间的区域完全填充并延伸到所述伪栅结构的顶部；
步骤15、进行以所述多晶硅栅为停止层的化学机械研磨工艺将所述多晶硅栅顶部的所述层间膜和所述接触孔刻蚀停止层都去除并使所述伪栅结构之间的所述层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平。
9.如权利要求1所述的金属栅极的制造方法，其特征在于：宽度最大的所述伪栅结构对应的所述伪栅结构区域的高度保持为步骤一中形成的高度。
10.如权利要求1所述的金属栅极的制造方法，其特征在于：步骤四中在金属沉积前还包括形成第二栅介质层的步骤，所述第二栅介质层由高介电常数材料组成，由所述第二栅介质层和所述金属栅叠加形成具有高介电常数栅介质层的金属栅。
11.如权利要求1或10所述的金属栅极的制造方法，其特征在于：步骤四中所述金属栅的金属的材料包括铝和钨。
12.如权利要求11所述的金属栅极的制造方法，其特征在于：具有高介电常数栅介质层的金属栅的工艺节点对应于28nm以下制程。
13.如权利要求10所述的金属栅极的制造方法，其特征在于：所述具有高介电常数栅介质层的金属栅作为逻辑芯片的栅极结构。
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| CN113394087B (zh) * | 2021-05-25 | 2024-01-19 | 上海华力集成电路制造有限公司 | 后栅工艺中伪栅平坦化方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446726A (zh) * | 2010-10-13 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极的形成方法 |
| CN104835838A (zh) * | 2014-02-12 | 2015-08-12 | 台湾积体电路制造股份有限公司 | 具有不同宽度的栅极结构及其制造方法 |
| CN105244370A (zh) * | 2014-07-07 | 2016-01-13 | 联华电子股份有限公司 | 金属栅极结构与其制作方法 |
| CN105280486A (zh) * | 2014-07-23 | 2016-01-27 | 联华电子股份有限公司 | 金属栅极结构的制作方法 |
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| CN102446726A (zh) * | 2010-10-13 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极的形成方法 |
| CN104835838A (zh) * | 2014-02-12 | 2015-08-12 | 台湾积体电路制造股份有限公司 | 具有不同宽度的栅极结构及其制造方法 |
| CN105244370A (zh) * | 2014-07-07 | 2016-01-13 | 联华电子股份有限公司 | 金属栅极结构与其制作方法 |
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