CN104752180A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：在刻蚀去除半导体衬底上的伪栅结构的伪栅材料层之前，先向半导体衬底上方的伪栅结构和伪栅结构周边的介质层内注入离子，从而在后续刻蚀伪栅材料层过程中，提高刻蚀伪栅材料层和介质层的刻蚀选择比，在去除伪栅材料层过程中，减小介质层，以及伪栅结构除伪栅材料层外其他结构被腐蚀的量。采用上述技术方案可在刻蚀伪栅材料层，在介质层内形成栅极凹槽后，有效降低在介质层表面形成与栅极凹槽相通的多余的凹槽的概率。避免在后续半导体器件的制备过程中，在多余凹槽内形成与金属插塞以及金属栅极电导通的导电层，造成金属插塞和金属栅极之间出现漏电的缺陷。
Description
技术领域
本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法。
背景技术
随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。集成电路制备工艺也不断革新，以提高制得的集成电路电器元件的质量。
如在COMS的栅极制备工艺中，后栅极(gate last)工艺已逐渐取代前栅(gate first)工艺以提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成开口后，直接于开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺以激活源漏中的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温加热，其会导致晶体管的阈值电压Vt漂移，从而影响半导体器件的电学性能。
在后栅工艺中，参考图1所示，先在半导体衬底上形成伪栅（如多晶硅栅极),并在形成源/漏区13后，去除伪栅，在介质层11内形成栅极凹槽12；之后，参考图2所示，栅极凹槽内填充栅极材料，以形成栅极14。后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极的损伤，从而改善形成的半导体器件的电学性能。
然而在实际操作过程中，后栅工艺中，形成栅极14后，在栅极14的源/漏区13上形成金属插塞15后，在栅极14和金属插塞15之间会漏电导通现象（bridge现象），从而直接降低了形成的栅极，以及最终形成的半导体器件的性能。
为此，在后栅工艺中，如何抑制金属插塞与栅极之间的漏电现象，从而确保形成的栅极的性能是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是，在后栅工艺中，抑制金属插塞与栅极之间的漏电现象，从而确保制得的半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有伪栅结构，以及包裹于所述伪栅结构周边的介质层，所述伪栅结构的伪栅材料层表面与所述介质层上表面齐平；
向所述伪栅结构，以及介质层内注入离子；
刻蚀注入离子后的伪栅材料层，在所述介质层内形成栅极凹槽。
可选地，所述离子包括Si、N或C。
可选地，注入离子的参数包括：注入离子的能量为0.5Kev～5Kev，剂量为1.0×1015/cm2～1.0×1017/cm2。
可选地，去除所述伪栅材料层的工艺包括第一刻蚀步骤和第二刻蚀步骤；
所述第一刻蚀步骤的工艺为干法刻蚀，所述第二刻蚀步骤的工艺为湿法刻蚀。
可选地，在第一刻蚀步骤后，再次向所述伪栅结构以及介质层内注入离子；之后进行第二刻蚀步骤。
可选地，所述干法刻蚀的工艺包括：采用含有HBr、O2或Cl2的气体作为刻蚀气体。
可选地，所述湿法刻蚀的工艺包括：采用TMAH作为湿法刻蚀剂，所述TMAH的体积百分比浓度为2%～20%，温度为30℃～60℃。
可选地，再次向所述伪栅结构以及介质层内注入离子的参数包括：注入离子的能量为0.5Kev～5Kev，剂量为1.0×1014/cm2～1.0×1016/cm2。
可选地，刻蚀所述伪栅材料层前注入所述伪栅结构以及介质层内的离子的剂量，大于第一刻蚀步骤后向所述伪栅结构以及介质层内注入的离子的剂量。
可选地，第一刻蚀步骤去除所述伪栅材料层的量，小于后续第二刻蚀步骤去除所述伪栅材料层的量。
可选地，所述伪栅材料层的材料为多晶硅，所述介质层的材料为氧化硅。
可选地，所述伪栅结构还包括位于所述半导体衬底表面，且位于所述伪栅材料层下方的栅氧化层；在去除所述伪栅材料层后，去除所述栅氧化层。
可选地，去除所述栅氧化层的工艺为湿法刻蚀；所述湿法刻蚀采用的刻蚀剂为DHF，或是含有双氧水和氨水的混合溶液。
可选地，在去除所述栅氧化层后，在所述栅极凹槽的半导体衬底表面重新形成一层栅氧化层；之后在所述栅极凹槽内填充满金属栅极材料，形成金属栅极。
与现有技术相比，本发明的技术方案具有以下优点：
在刻蚀去除半导体衬底上的伪栅结构的伪栅材料层之前，先向所述半导体衬底上方的伪栅结构和包裹于伪栅结构周边的介质层内注入离子，从而在后续刻蚀伪栅材料层过程中，提高刻蚀所述伪栅材料层和介质层的刻蚀选择比，在去除伪栅材料层过程中，减小所述介质层，以及伪栅结构除所述伪栅材料层外其他结构被腐蚀的量。采用上述技术方案可在刻蚀所述伪栅材料层在所述介质层内形成栅极凹槽后，有效降低在所述介质层表面形成与所述栅极凹槽相通的多余凹槽的概率，从而有效避免在后续形成金属栅极，以及在所述介质层内形成通孔，并在通孔填充金属形成导通所述伪栅结构源漏极的金属插塞过程中，在所述多余凹槽内形成与金属插塞以及金属栅极电导通的导电层，进而造成金属插塞和金属栅极之间出现漏电的缺陷。
进一步可选地，去除所述伪栅材料层工艺中，包括先采用干法刻蚀工艺，之后再采用湿法刻蚀工艺的两步刻蚀步骤。刻蚀去除所述伪栅材料层起初，在所述伪栅材料层的表面会和空气反应而产生部分氧化物等杂质，采用干法刻蚀步骤在去除伪栅材料层的同时，可有效去除所述杂质成分，之后再采用湿法刻蚀工艺去除剩余的伪栅材料层，从而提高刻蚀所述伪栅材料层的刻蚀选择比，进而避免对于半导体衬底上的其他器件的损伤；
干法刻蚀和湿法刻蚀步骤之间，再次向所述栅极结构和介质层中注入离子，上述技术方案，可有效补充干法刻蚀期间造成的已注入所述介质层中的离子损失，在湿法刻蚀之前，向所述栅极结构和介质层中再次注入离子，可有效提高湿法刻蚀中，刻蚀剂对于伪栅材料层以及介质层的刻蚀选择比，进而防止湿法刻蚀工艺中，对于介质层的损伤。
附图说明
图1和图4为现有半导体器件的后栅工艺的结构示意图；
图5至图10为本发明实施例提供的半导体器件的制备过程的结构示意图。
具体实施方式
正如背景技术中所述，在采用现有的后栅工艺形成的CMOS体晶体管中，形成的栅极，与栅极源漏区上的金属插塞会出现漏电流现象，其直接降低了形成的栅极的性能。
分析其原因，参考图3和图4所示，后栅工艺中，在形成源/漏区13后，采用刻蚀工艺去除伪栅，以形成用于形成栅极14的栅极凹槽12。期间，在采用干法或湿法刻蚀去除伪栅的过程中，同时会损伤伪栅周边的侧墙（图中未标示）以及介质层11的表层结构，在栅极凹槽12的周边形成导通栅极凹槽12的凹槽16（虚线所圈部分）（注意，刻蚀伪栅所用的干法或湿法刻蚀剂对于光刻胶层具有较大的刻蚀速率，且刻蚀光刻胶会形成副产物，从而影响后续工艺进行，因而不适用光刻胶遮掩无需刻蚀的部分；若采用其他材料作为掩模层，遮掩无需刻蚀的部分，后续去除该掩模层的工艺繁琐，增加工艺难度和成本）。而在后续向所述栅极凹槽12填充栅极材料过程中，同样在所述凹槽16内形成填充有栅极材料的导电层17。之后，在所述栅极14周侧开设导通源/漏区13的通孔，以形成金属插塞15时，所述金属插塞15与凹槽16内的导电层17电导通，从而造成金属插塞15与栅极14之间的漏电连接现象。尤其是随着半导体器件的制程不断减小的趋势，如晶体管制备中，栅极与金属插塞之间的距离不断减小。在去除伪栅时，介质层与侧墙上形成的凹槽16，以及后续在凹槽16中形成导电层17导致栅极14与后续形成的金属插塞15电导通的概率增加，从而降低栅极的性能。
为此，本发明提供了一种半导体器件的形成方法，在刻蚀所述伪栅之前，在所述伪栅以及伪栅周边的侧墙、介质层中注入离子，从而在后续刻蚀去除伪栅时，提高所述伪栅和其他部分（包括侧墙和介质层）的刻蚀选择比，进而防止诸如在图3和图4中所示的，在去除所述伪栅形成栅极凹槽的同时，在所述介质层等处形成导通所述栅极凹槽12的多余的凹槽16，并在之后的工艺中，在所述凹槽16内形成电导通后续形成的栅极14和金属插塞15的导电层17。
为此，本发明提供了一种半导体器件的形成方法。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10为本实施例提供的半导体器件的形成方法的结构示意图。
先参考图5所示，本实施例提供的半导体器件的形成方法包括：
提供半导体衬底10，所述半导体衬底10上形成有伪栅结构20，以及包裹于所述伪栅结构20周边的介质层11。在所述半导体彻底10内，位于所述伪栅结构20的两侧形成有栅极源区和漏区13。
所述半导体衬底10可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底，常见的半导体衬底均可作为本实施例中的半导体衬底。
本实施例中的半导体衬底10可选为硅衬底。
本实施例中，所述伪栅结构20具体位于所述半导体衬底10表面的栅氧化层23，位于所述栅氧化层23上的伪栅材料层21，以及位于所述伪栅材料层21和栅氧化层23周边的侧墙22。所述伪栅材料层21的表面与所述介质层11的上表面齐平。
所述伪栅结构20的形成过程可包括：先在所述半导体衬底10上采用热氧化等工艺形成栅氧化层，之后采用CVD（化学气相沉积法）在所述栅氧化层上形成伪栅材料层，之后刻蚀所述伪栅材料层和栅氧化层，形成栅极堆叠，并在所述栅极堆叠的周边形成侧墙；之后，以所述侧墙为掩模可在所述伪栅结构20两侧注入离子，形成栅极源区和漏区13。如若所述伪栅结构后续用于形成PMOS栅极，离子可为B；若所述伪栅结构后续用于形成NMOS栅极，离子可为P，As等离子。
之后，在所述半导体衬底10上采用CVD等工艺形成介质层，并采用CMP（化学机械研磨）等工艺研磨所述介质层，直至露出所述伪栅材料层21，使得所述介质层的表面与所述伪栅材料层21的表面齐平。
本实施例中，所述伪栅材料层21的材料为多晶硅，所述介质层11的材料为氧化硅，所述侧墙22的材料为氮化硅。
参考图6所示，向所述栅极结构20，以及介质层11内注入离子。
本实施例中，结合参考图5所示，向所述栅极结构20以及介质层11内注入离子后，在所述介质层11，侧墙22，以及伪栅材料层21的表面分别形成一层离子注入层111、221和211。只是基于所述介质层11，侧墙22和伪栅材料层21的材料不同，所述离子注入层111、221和211的成分以及厚度均存有差异。
在离子注入完成后，刻蚀已注入有离子的所述伪栅材料层21。
本实施例中，刻蚀所述伪栅材料层21的步骤包括第一刻蚀步骤和第二刻蚀步骤。所述第一刻蚀步骤的工艺为干法刻蚀，所述第二刻蚀步骤的工艺为湿法刻蚀。
在上述伪栅结构20的形成过程中，在采用CMP工艺掩模覆盖于所述伪栅结构20的介质层，直至露出所述伪栅材料层21后，所述伪栅材料层中的多晶硅材料会和空气反应，从而在所述伪栅材料层21的表面形成诸如含有氧化硅等成分的杂质。
本实施例中，在刻蚀所述伪栅材料层21工艺中，先采用干法刻蚀工艺，从而在刻蚀去除部分的所述伪栅材料层21同时，高效地去除位于所述伪栅材料层21表面的杂质，从而提高伪栅材料层21的去除效率。
具体地，本实施例中，所述干法刻蚀工艺可采用对于多晶硅、氧化硅、以及氮化硅具有较高刻蚀比气体作为刻蚀气体，如含有HBr、O2或Cl2的气体作为刻蚀气体。
本实施例中，在向所述伪栅结构20以及介质层11内注入离子后，可进一步提高干法刻蚀中，对于伪栅材料层21，以及侧墙22和介质层11的刻蚀选择比，从而有效降低刻蚀所述介质层11以及侧墙22的刻蚀速率，有效抑制刻蚀去除所述介质层11以及侧墙22的量，从而降低在所述介质层11以及侧墙22形成凹槽的概率。
本实施例中，所述离子包括Si、N或C。如上所述，在向所述介质层11以及伪栅结构20内注入离子时，在伪栅结构20的所述伪栅材料层21的表面会形成一层离子注入层211，所述离子注入层211同样会降低所述伪栅材料层21的刻蚀速率。
本实施例中，通过调节向所述栅极结构20以及介质层11内的离子的剂量以及能量，控制在所述伪栅材料层21、侧墙22以及介质层11内形成的离子注入层的厚度，以及离子注入层中的离子浓度，从而调整所述伪栅材料层21、侧墙22以及介质层11的刻蚀速率。
具体地，本实施例中，所述离子注入的能量为0.5Kev～5Kev，剂量为1.0×1015/cm2～1.0×1017/cm2。
若所述能量过低（小于0.5Kev）在所述介质层11以及侧墙22内形成的离子注入层111和221过浅，在刻蚀过程中，易造成离子注入层过早损失殆尽，从而致使侧墙22以及介质层11损失，若能量过大（大于5Kev），使得所述离子注入层过深，极有可能造成介质层11以及侧墙22内的离子注入层过深，而介质层11以及侧墙22表层的离子浓度过小，在刻蚀过程中，造成介质层11以及侧墙22表面受损；而若离子注入的剂量过大（大于1.0×1017/cm2）可能造成所述伪栅材料层21内的离子浓度过强而阻碍刻蚀工艺进行，若剂量过小（小于1.0×1015/cm2）则可能造成介质层11和侧墙22内的离子注入层111和221内离子浓度不够而造成介质层11和侧墙22过多损失。
参考图7所示，本实施例中，在所述干法刻蚀工艺去除部分所述伪栅材料层21后，采用湿法刻蚀工艺去除其余的伪栅材料层21。
相比干法刻蚀工艺，湿法刻蚀工艺具有更高的刻蚀选择比，从而在去除剩余的伪栅材料层21时，可有效避免过刻蚀，以及半导体衬底10上其余的器件结构的损伤。
本实施例中，采用湿法刻蚀去除的所述伪栅材料层21的厚度，大于采用干法刻蚀去除的所述伪栅材料层21的厚度，即所述干法刻蚀去除了小部分的伪栅材料层。
本实施例中，所述湿法刻蚀工艺可采用TMAH（四甲基氢氧化铵）作为湿法刻蚀剂，所述TMAH的体积百分比浓度为2%～20%，刻蚀工艺的温度可选为30℃～60℃，时间可选为100s～300s。
继续参考图7所示，在干法刻蚀步骤中，会消耗所述介质层11以及侧墙22中所注入的离子，而在之后的湿法刻蚀中，即使湿法刻蚀剂具有较高选择比，也会造成介质层11和侧墙22损伤。
为此，参考图8所示，本实施例中，可选地，在干法刻蚀工艺后，湿法刻蚀工艺前，再次向所述伪栅结构20以及介质层11内注入离子。从而在所述介质层11内形成离子注入层112，在所述侧墙22的表面形成离子注入层222，在剩余的伪栅材料层21表面形成离子注入层212。
本实施例中，虽然残留的伪栅材料层21的量，大于先前采用干法刻蚀所去除的伪栅材料层的量，但基于所述湿法刻蚀工艺本身具有较高的刻蚀选择比，本实施例中，此次离子注入的剂量小于上一次离子注入的剂量（即，在干法刻蚀工艺后，再次进行的离子注入工艺的离子注入的剂量，小于干法刻蚀所述伪栅材料层21前的那一次离子注入工艺的离子注入剂量）。
本实施例中，此次离子注入的离子包括Si、N或C，能量为0.5Kev～5Kev，剂量为1.0×1014/cm2～1.0×1016/cm2。
同样本实施例中，通过调节离子注入的能量以调节形成的离子注入层112、222和212的深度，通过调节离子注入的剂量以调节所述离子注入层112、222和212内的离子浓度。
本实施例中，若离子注入的剂量过大（大于1.0×1016/cm2）可能造成所述伪栅材料层21内的离子浓度过强而阻碍刻蚀工艺进行，若剂量过小（小于1.0×1014/cm2）则可能造成介质层11和侧墙22内的离子注入层112和222中离子浓度过小，而在后续湿法刻蚀工艺中造成介质层11和侧墙22过多损失。
结合参考图9所示，在去除所述伪栅材料层21后，在所述介质层11内形成栅极凹槽24，所述栅氧化层23裸露在所述栅极凹槽24内。
在上述去除所述伪栅材料层21的工艺中，所述栅氧化层23或多或少受到损伤。为此本实施例中，在去除所述伪栅材料层21后，继续刻蚀所述栅氧化层23
本实施例中，去除所述栅氧化层23的工艺可选为湿法刻蚀工艺。具体地，可采用体积浓度为0.2%～0.1%的DHF（稀释氢氟酸）为刻蚀剂，或是采用含有双氧水和氨水的混合溶液（如SC1溶液）为刻蚀剂，其中，所述含有双氧水和氨水的混合溶液中双氧水、氨水和水的体积浓度比可选为：1:2:50～1:1:5。
结合参考图10所示，在去除所述栅氧化层23后，可再次采用诸如热氧化工艺在所述栅极凹槽24内，位于所述半导体衬底10表面形成新的栅氧化层25。
之后，向所述栅极凹槽24内填充满金属材料，以形成金属栅极30。再之后，在所述介质层11内开设导通所述金属栅极30的栅极源区和漏区13的通孔，并在所述通孔内填充满金属材料，形成金属插塞40。
再次结合参考图5～图10所示，基于向所述介质层21和侧墙22内注入的离子以形成的离子注入层，在上述刻蚀伪栅材料层21时，所述介质层21以及侧墙22的表面受到损伤很小，不会形成范围较大的凹槽，因而在形成所述金属栅极30以及金属插塞40过程中，可有效避免在所述介质层11，以及侧墙22内，形成导通所述金属栅极30以及金属插塞40的导电层。从而有效防止金属栅极30以及金属插塞40间的漏电现象发生。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体器件的形成方法，其特征在于：包括：
提供半导体衬底，所述半导体衬底上形成有伪栅结构，以及包裹于所述伪栅结构周边的介质层，所述伪栅结构的伪栅材料层表面与所述介质层上表面齐平；
向所述伪栅结构，以及介质层内注入离子；
刻蚀注入离子后的伪栅材料层，在所述介质层内形成栅极凹槽。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述离子包括Si、N或C。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，注入离子的参数包括：注入离子的能量为0.5Kev～5Kev，剂量为1.0×1015/cm2～1.0×1017/cm2。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述伪栅材料层的工艺包括第一刻蚀步骤和第二刻蚀步骤；
所述第一刻蚀步骤的工艺为干法刻蚀，所述第二刻蚀步骤的工艺为湿法刻蚀。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，在第一刻蚀步骤后，再次向所述伪栅结构以及介质层内注入离子；之后进行第二刻蚀步骤。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，所述干法刻蚀的工艺包括：采用含有HBr、O2或Cl2的气体作为刻蚀气体。
7.如权利要求4所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀的工艺包括：采用TMAH作为湿法刻蚀剂，所述TMAH的体积百分比浓度为2%～20%，温度为30℃～60℃。
8.如权利要求5所述的半导体器件的形成方法，其特征在于，再次向所述伪栅结构以及介质层内注入离子的参数包括：注入离子的能量为0.5Kev～5Kev，剂量为1.0×1014/cm2～1.0×1016/cm2。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，刻蚀所述伪栅材料层前注入所述伪栅结构以及介质层内的离子的剂量，大于第一刻蚀步骤后向所述伪栅结构以及介质层内注入的离子的剂量。
10.如权利要求4所述的半导体器件的形成方法，其特征在于，第一刻蚀步骤去除所述伪栅材料层的量，小于后续第二刻蚀步骤去除所述伪栅材料层的量。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅材料层的材料为多晶硅，所述介质层的材料为氧化硅。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅结构还包括位于所述半导体衬底表面，且位于所述伪栅材料层下方的栅氧化层；在去除所述伪栅材料层后，去除所述栅氧化层。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，去除所述栅氧化层的工艺为湿法刻蚀；所述湿法刻蚀采用的刻蚀剂为DHF，或是含有双氧水和氨水的混合溶液。
14.如权利要求12所述的半导体器件的形成方法，其特征在于，在去除所述栅氧化层后，在所述栅极凹槽的半导体衬底表面重新形成一层栅氧化层；之后在所述栅极凹槽内填充满金属栅极材料，形成金属栅极。
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