CN102737976A - 在去除栅极结构中的伪层期间减少介电损耗的等离子体掺杂 - Google Patents

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Abstract

本发明所公开的方法和结构的实施例提供了通过掺杂剂实施掺杂围绕栅极结构的层间电介质膜ILD0，从而针对替换栅极技术在去除伪栅电极层和/或栅极介电层的工艺期间降低其蚀刻速率。ILD0膜可以掺杂等离子体掺杂工艺(PLAD)或者离子束工艺。掺杂后退火是可选的。

Description

在去除栅极结构中的伪层期间减少介电损耗的等离子体掺杂
相关申请的交叉参考
本申请涉及于2010年11月8日提交的名称为“形成超浅结的机制”的美国专利申请第12/941,509号，和名称为“用于浅沟槽隔离(STI)的掺杂氧化物”的美国专利申请第13/012,948号，其全部内容结合于此作为参考。
技术领域
本发明涉及一种制造用于半导体器件的栅极结构的机制。具体地，本发明涉及一种制造置换栅极结构的机制。
背景技术
在某些IC设计中，因为技术节点的缩小，期望通过金属栅电极替换典型的多晶硅栅电极，从而通过减小的部件尺寸来改善器件性能。设置金属栅极结构(例如，包括金属栅电极而不是多晶硅)提供了一种解决方案。把形成金属栅叠层的一种工艺称作“后栅极”工艺，其中，“后”制造最后的金属栅叠层允许减少包括高温工艺的后续工艺的数量，必须在形成栅极以后实施该后续工艺。另外，因为晶体管的尺寸减小，所以必须减小栅极氧化物的厚度，从而通过减小的栅长度保持性能。为了减少栅极泄露，还使用允许更大物理厚度的高介电常数(high-k)栅极绝缘层，同时保持与通过用在较大技术节点中的典型栅极氧化物提供的相同的有效厚度。
除了引入后栅极工艺以外，在互补金属氧化物半导体(CMOS)制造中已经引入其他部件和工艺，从而改善了器件性能。制造具有良好性能和高成品率的用于先进技术节点的综合CMOS制造工艺流程有多种挑战。
发明内容
为解决上述问题，本发明提供了一种掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法，用于改善衬底的成品率，方法包括：去除位于栅极结构上方的ILD层的过多的层间电介质，其中，栅极结构包括伪栅电极层，并且其中，去除过多的ILD层使伪栅电极层露出；通过掺杂剂掺杂位于衬底上的表面层，其中，掺杂的表面层包括ILD层的掺杂ILD表面层；以及去除露出的伪栅电极层，其中，掺杂的ILD表面层在去除露出的伪栅电极期间减少了ILD层的损耗。
该方法进一步包括：在掺杂衬底的表面层以后，使衬底退火，其中，退火使掺杂剂进入掺杂的表面层中。
其中，ILD层为通过高密度等离子体化学汽相沉积(HDPCVD)所沉积的P掺杂硅酸盐玻璃(PSG)膜或者未掺杂硅酸盐玻璃(USG)膜。
其中，伪栅电极层由多晶硅制成，并且其中，去除暴露的伪栅电极层包括湿蚀刻工艺，并且其中，湿蚀刻工艺使用稀释的HF和NH4OH的混合物的化学组成。
其中，在使用湿蚀刻工艺以前，去除暴露的伪栅电极层进一步包括等离子体干蚀刻工艺，并且其中，等离子体干蚀刻工艺使用HBr、Cl2、以及惰性载气的混合物。
其中，栅极结构进一步包括：位于伪栅电极层下方的伪栅极介电层，其中，伪栅极介电层由SiO2制成，并且其中，在去除伪栅电极层以后，去除伪栅极介电层，并且其中，通过使用HF和NH3的混合物的干蚀刻去除伪栅极介电层，从而形成含伪栅极介电层的集合体。
其中，掺杂剂由碳、硼、或者其组合制成。
其中，以在约0.5KeV至约60KeV范围内的能量、从约5E18个原子/cm3至约5E22个原子/cm3范围内的剂量、以及从约-150℃至约25℃范围内的掺杂温度通过离子束工艺掺杂表面层。
其中，通过等离子体掺杂(PLAD)工艺掺杂表面层，并且其中，通过利用含碳气体的等离子体掺杂实施掺杂。
其中，从由CH4、CxHy、或者其组合所构成的组中选择含碳气体，并且其中，x在2至12的范围内，并且y在2至26的范围内。
其中，含碳气体混合有选自由He、Ar、Ne、Kr、Xe、以及H2所构成的组中的惰性气体。
其中，偏置电压大于或等于约0.5KV，并且其中，掺杂的ILD表面层的掺杂浓度大于或等于约5E15个原子/cm3。
其中，掺杂等离子体为具有在约5％至约95％范围内的占空比的脉冲等离子体。
此外，本发明提供了一种掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法，用于改善衬底的成品率，方法包括：去除位于栅极结构上方的ILD层的过多的层间电介质，其中，栅极结构包括伪栅电极层和位于伪栅电极层下方的伪栅极介电层，并且其中，去除过多的ILD层使伪栅电极层露出；通过掺杂剂掺杂位于衬底上的表面层，其中，掺杂的表面层包括ILD层的掺杂ILD表面层；以及去除露出的伪栅电极层和在其下的伪栅极介电层，其中，掺杂的ILD表面层在去除露出的伪栅电极层和伪栅极介电层期间减少了ILD层的损耗。
此外，本发明提供了一种位于衬底上的器件结构，包括：栅极结构，位于衬底的上方；隔离件，围绕栅极结构；以及层间介电(ILD)层，围绕隔离件和栅极结构，其中，ILD层的表面层掺杂有掺杂剂，并且其中，掺杂剂在栅极替换工艺期间减少了ILD的损耗。
其中，在隔离件和ILD层之间具有接触蚀刻停止层(CESL)
其中，掺杂剂由碳制成。
其中，栅极结构包括高介电常数(高-k)介电层。
其中，掺杂表面层的厚度在约2nm至约100nm的范围内。
其中，掺杂表面层的掺杂浓度大于或等于约5E18个原子/cm3。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少
图1A-1F示出了根据某些实施例的处理半导体器件结构的截面图；
图2A示出了根据某些实施例在去除位于栅极结构的栅电极层上方的过多的介电层的电介质化学机械抛光(CMP)以后的图1B的结构。
图2B示出了根据某些实施例通过离子束和通过等离子体掺杂(PLAD)进行掺杂的深度函数的掺杂剂分布图；
图2C示出了根据某些实施例的脉冲等离子体的电源周期的示图。
图2D示出了根据某些实施例在掺杂工艺以后退火的图2A的衬底。
图3A-3D示出了根据某些实施例通过使用PLAD掺杂碳的氧化物衬底的蚀刻速率比较。
图4示出了根据某些实施例在栅极替换工艺以后的衬底的截面图。
图5示出了根据某些实施例针对替换栅极工艺掺杂围绕栅极结构的层间(inter level)介电层的工艺流程图。
具体实施方式
据了解为了实施本发明的不同部件，以下描述提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。
参照图1A-1F，下文中，根据某些实施例描述了处理半导体器件结构100的截面图。半导体器件结构100示出了可以包括存储单元和/或逻辑电路的集成电路，或者其部分。半导体器件结构100可以包括：无源元件，例如电阻器、电容器、电感器、和/或熔丝；以及有源元件，例如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管、和/或高频晶体管、其他适当元件、和/或其组合。应该理解，可以在下文中所述的序列以前、期间、和/或以后提供额外的工艺操作。此外，对于工艺序列(或方法)的其他实施例可以替换或者去除下文中所述的某些操作。还应该理解，可以在半导体器件结构100中添加额外部件，并且对于半导体器件结构100的其他实施例，可以替换或者去除下文中所述的某些部件。
图1A示出了衬底110。在本实施例中，衬底110为包括硅的半导体衬底。备选地，衬底110包括：元素半导体，包括硅和/或锗晶体；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或镝化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。合金半导体衬底可以具有梯度SiGe特征，其中，Si和Ge的成分从梯度SiGe特征的一位置处的一种比率改变至另一位置处理的另一比率。可以在硅衬底的上方形成合金SiGe。SiGe衬底可以变形。此外，半导体衬底可以为绝缘体上半导体(SOI)。在某些实例中，半导体衬底可以包括掺杂外延(epi)层。在其他实例中，硅衬底可以包括多层化合物半导体结构。
衬底110可以根据设计要求包括各种掺杂区域(例如，p型阱或n型阱)。掺杂区域可以掺杂诸如硼或者BF2的p型掺杂剂，和/或诸如磷或砷的n型掺杂剂。可以直接在衬底110上、P型阱结构中、N型阱结构中、双阱结构中、或者使用凸起(raised)结构形成掺杂区域。半导体衬底110可以进一步包括：各种活性区，诸如配置为N型金属氧化物半导体晶体管器件(称作NMOS)的区域和配置为P型金属氧化物半导体晶体管器件(称作PMOS)的区域。例如，衬底110可以具有所形成的掺杂区域和外延区域，从而限定源极和漏极区域。应该理解，可以通过CMOS技术工艺来形成半导体器件结构100，因而，在本发明中没有详细描述这些工艺。
衬底110还可以包括隔离区域(未示出)，形成该隔离区域从而隔离衬底110的多个区域，例如，NMOS区域和PMOS区域。隔离区域利用隔离技术，例如局部硅氧化法(LOCOS)或者浅沟槽隔离(STI)，以限定和电隔离各种区域。如果隔离区域由STI制成，则每个STI区域包括：氧化硅、氮化硅、氮氧化硅、其他适当材料、或者其组合。可以通过任何适当工艺来形成STI。例如，STI的形成包括：光刻工艺，在衬底中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)，并且通过一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在某些实例中，所填充的沟槽可以具有多层结构，例如填充有氮化硅或者氧化硅的热氧化物衬垫层(liner layer)。
图1A进一步示出了通过任何适当工艺形成诸如140A和140B的栅极结构，该栅极结构包括栅极介电层114和栅电极层116。通过任何适当工艺在衬底110的上方以任何适当厚度形成栅极介电层114。例如，栅极介电层114由氧化硅、氮氧化硅、原位蒸气玻璃(in-situ steam glass)、旋涂玻璃(SOG)、掺氟硅玻璃(FSG)、掺碳二氧化硅、BLACK DIAMOND
Figure BSA00000661666900061
(黑钻石)(来自Applied Materials of Santa Clara，California)、干凝胶、气凝胶、非晶氟化碳、碳化钙、BCB(联苯并环丁烯)、SILKTM(来自DowChemical，Midland，Michigan)、聚酰亚胺、其他适当介电材料、或者其组合制成。栅极介电层114可以包括高-k介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适当高-k介电材料、和/或其组合。栅极介电层114可以进一步包括：界面层，该界面层包括生长硅氧化层(例如，热氧化物或者化学氧化物)或者氮氧化硅(SiON)。栅极介电层114根据某些实施例具有在约至约
Figure BSA00000661666900063
的范围内的厚度。在某些其他实施例中，栅极介电层114根据某些实施例具有在约
Figure BSA00000661666900064
至约的范围内的厚度。
通过任何适当工艺以任何适当厚度在栅极介电层114的上方形成栅电极层116。在本实施例中，栅电极层116为多晶硅层。可以通过化学汽相沉积(CVD)或者其他适当沉积工艺来形成多晶硅(或者多)层。例如，可以将硅烷(SiH4)用作在CVD工艺中的化学气体从而形成栅电极层116。栅电极层116根据某些实施例具有约
Figure BSA00000661666900066
至约
Figure BSA00000661666900067
的范围内的厚度。在某些其他实施例中，栅电极层116具有在约
Figure BSA00000661666900068
至约 的范围内的厚度。在某些实施例中，栅电极层116和栅极介电层114为牺牲层(或者伪层)并且在栅极图案化工艺以后通过替换步骤去除这些层。在某些其他实施例中，栅电极层116为伪层。然而，栅极介电层114不是伪层并且在栅极图案化工艺以后没有通过替换步骤去除该栅极介电层。
可以在栅电极层116的上方形成硬屏蔽层(未示出)和光致抗蚀剂层(未示出)，从而辅助栅极结构140A和140B的图案化。图案化光致抗蚀剂层以形成图案化的光致抗蚀剂部件。然后，通过干蚀刻工艺将光致抗蚀剂的图案转印到下层栅极介电层114、栅电极层116、以及硬屏蔽层从而形成栅极结构140A和140B。另外，可以在硬屏蔽层的上方和光致抗蚀剂层的下方形成抗反射涂覆(ARC)层，从而加强了随后的图案化工艺。光刻图案化工艺可以包括：软烘、光罩对准、曝光、曝光后烘烤、使光致抗蚀剂显影、冲洗、干燥(例如，硬烘)、其他适当工艺、和/或其组合。还可以通过其他适当方法，例如，无掩膜光刻、电子束扫描、离子束扫描、以及分子压印来实施和替换光刻曝光工艺。然后，提供包括干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如，反应离子蚀刻)的蚀刻工艺从而形成栅极结构140A和140B。此后，去除光致抗蚀剂层。还去除硬屏蔽层。应该理解，上述实例不仅限于利用该工艺步骤形成栅极结构。
在形成栅极结构140A和140B以后，根据某些实施例，形成覆盖栅极结构140A/140B的侧壁的隔离件124。在实例中，通过在栅极结构140A/140B和衬底110的上方均厚沉积介电层来形成隔离件124，然后，蚀刻介电层以形成隔离件124。在某些实施例中，隔离件124由一个以上的介电材料层形成。例如，用于形成隔离件124的介电层可以包括：氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅(SiCN)、其他适当材料、和/或其组合。介电层的厚度在
Figure BSA00000661666900071
至约的范围内。可以通过使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次常压化学汽相沉积(SACVD)、原子层沉积(ALD)、或者等离子增强的ALD(PEALD)等来形成介电层。可以通过湿蚀刻工艺、干蚀刻工艺、或者其组合来实施该蚀刻。优选地，通过干蚀刻工艺蚀刻介电层。更优选地，通过各向异性干蚀刻工艺来蚀刻介电层。
图1A还示出了已经沉积第一金属层(ILD0)152以前的接触蚀刻停止层(CESL)151和金属间介电层。CESL 151由介质材料制成，例如，氮化硅、氮氧化硅、或者其他适当材料。与允许适当接触蚀刻的ILD0 152和栅极介电层114相比较，CESL 151具有高蚀刻选择性。CESL 151的厚度在约
Figure BSA00000661666900073
至约
Figure BSA00000661666900074
的范围内。可以通过使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次常压化学汽相沉积(SACVD)、原子层沉积(ALD)、或者等离子增强的ALD(PEALD)等来形成CESL 151。
ILD0 152由介电材料制成，例如，氧化物、掺杂氧化物、低介电常数(low-k)电介质、或者其他适当材料、和/或其组合。介电层的厚度在约
Figure BSA00000661666900081
至约
Figure BSA00000661666900082
的范围内。例如，ILD0 152由氧化硅、氮氧化硅、氮化硅、旋涂玻璃(SOG)、掺氟硅玻璃(FSG)、掺碳二氧化硅、BLACKDIAMOND
Figure BSA00000661666900083
(黑钻石)、干凝胶、气凝胶、非晶氟化碳、碳化钙、BCB(联苯并环丁烯)、SILKTM、聚酰亚胺、其他适当介电材料、或者其组合制成。ILD0 152还可以掺杂有掺杂剂，例如可以有助于获取离子的磷(P)。可以通过使用诸如旋压、等离子体增强的化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次常压化学汽相沉积(SACVD)、高密度等离子CVD(SACVD)等的技术来形成ILD0 152。
如上所述，根据某些实施例，栅电极层116和栅极介电层114为伪层。通过蚀刻去除伪栅电极层116和栅极介电层，从而允许在通过去除伪栅电极层所制成(或者形成)的开口中沉积不同材料层。在某些实施例中，栅电极层116为伪层，但是栅电极层114不是伪层并且没有去除该栅电极层。不同材料层可以包括但不限于：氧化物介电层、高介电常数(high-k)介电层、势垒层、功函数层(work function layer)、栅电极(或者栅极金属)层等。在于2010年2月9日提交的名称为“自下至上金属膜沉积一体化(Integration of Bottom-Up Metal Film Deposition)”的美国专利申请第12/702,525号中描述了关于在替换栅极结构中的各种材料层的示例性细节，其全部内容结合于此作为参考。
图1B示出了ILD0 152和CESL 151平面化以暴露栅电极层116。平面化工艺可以为化学机械抛光(CMP)工艺。平面化工艺去除过多的ILD0 152和CESL，并且继续该工艺直到去除位于栅极结构上方的ILD0 152和CESL151，例如栅极结构140A和140B。
为了通过其他栅极材料替换栅电极层116，需要首先从栅极结构140A和140B去除栅电极层116。可以通过湿蚀刻工艺去除栅电极层116。如果栅电极层116由多晶硅制成，则根据某些实施例，所使用的湿蚀刻溶液可以为稀HF溶液、NH4OH溶液、或者含有稀HF和NH4OH的溶液。例如，湿蚀刻可以包括在开始的约10秒至约30秒范围的持续时间段内使用具有HF与H2O的比例在约1∶50至约1∶200的范围内的稀释的HF溶液。然后，通过在约10秒至约30秒范围的持续时间段内具有H2O与NH4OH的比例在约0∶1(纯NH4OH)至约50∶1的范围内的NH4OH溶液。
然而，湿蚀刻还蚀刻ILD0 152。因此，ILD0 152的一部分是不期望蚀刻的。图1C示出了根据某些实施例在通过湿蚀刻溶液(或者化学)去除栅电极层116以后的半导体器件结构100的截面图。图1C示出了厚度H1的ILD0 152的损耗，该损耗导致ILD0 152下沉至栅极结构140A和140B的顶部表面以下。图1C示出了通过ILD0 152损耗所导致的下沉区域125A、125B、以及125C。根据某些实施例，厚度H1在约
Figure BSA00000661666900091
至约
Figure BSA00000661666900092
的范围内。在某些实施例中，在使用湿蚀刻溶液去除栅电极层116以前，实施干蚀刻，该干蚀刻用于去除CMP残留物并且还可能保持位于栅极结构140A和140B的栅电极层116上方的CESL 151和ILD0 152。在某些实施例中，干蚀刻为利用HBr、Cl2、和/或NF3的混合物作为蚀刻气体的等离子蚀刻。在蚀刻气体中存在HBr、Cl2、或NF3中的至少一种。蚀刻气体还包括惰性载气，例如He、Ar、Ne、Kr、或者Xe。在某些实施例中，干蚀刻压力在约5mTorr至约100mTorr的范围内，其中，HBr流速在约0sccm至500sccm范围内、Cl2流速在约0sccm至500sccm范围内、以及NF3流速在约0sccm至500sccm范围内。在某些实施例中，RF功率在约100瓦至约200瓦的范围内并且偏置电压在约0V至约200V范围内。在某些实施例中，工艺时间在约10秒至180秒范围内。干蚀刻也导致ILD0 152的损耗。如图1C所示，在去除伪层116以后，在隔离件124之间形成间隔130A和130B。
如上所述，根据某些实施例，栅极介电层114还可以为伪层并且可以去除该栅极介电层。使用例如HF和NH3的混合物(非等离子体工艺)或者NF3和NH3的混合物(远程等离子体工艺)等的蚀刻剂通过干蚀刻去除栅极介电层114。干蚀刻工艺可以为等离子体工艺或者非等离子体工艺。干蚀刻剂还可以包括惰性载气，例如，He、Ar、Ne、Kr、或者Xe。在某些实施例中，通过使用包括HF和NH3的混合物的蚀刻气体实施氧化物蚀刻(或者去除)，从而形成具有氧化物膜的集合体(complex)。然后，可以通过加热衬底蒸发该集合体。根据某些实施例，可以在约100℃和约200℃之间的温度下实施该加热。在某些实施例中，在相同的腔室中实施去除蚀刻副产品的蚀刻和加热。在某些实施例中，在日本东京的东京电子有限公司(TEL)所制造的Certas-X蚀刻工具中实施该工艺。在于2010年2月11日提交的名称为“新型硬屏蔽方法(A Novel Hard Mask RemovalMethod)”的美国专利申请第12/704,032号中描述了化学反应的细节，其全部内容结合于此作为参考。
图1D示出了根据某些实施例由于去除栅极介电层114所导致的ILD0152的额外损耗。ILD0 152的额外损耗具有厚度H2。在某些实施例中，H2在约
Figure BSA00000661666900101
至约
Figure BSA00000661666900102
范围内。总ILD0 152损耗为HT，该总损耗为H1和H2的总和。如图1C所示，在去除伪层116和114以后，在隔离件124之间形成间隔130A′和130B′。
在去除伪栅电极层116和伪栅极介电层114以后，沉积大量栅极材料层填充间隔130A和130B(或者130A′和130B′)从而形成栅极结构。如上文中根据某些实施例所述的示例性美国专利申请第12/702,525中所述的，栅极材料层的数量可以包括高介电常数(高-k)层324。在高-k层324的下方，可以具有界面氧化物层(未示出)。在高-k介电层的上方，可以具有用于保护高-k层324的势垒层325。在某些实施例，如根据某些实施例在图1E所示，在势垒层325的上方具有功函数(workfunction)层326。然后，开口130A和130B(或者130A′和130B′)的剩余部分填充有栅极材料(导电层)，例如，铝、或者具有低电阻系数的其他类型的金属。
在某些实施例中，在栅极金属层328的下方沉积可选势垒/粘合层327。可以通过CVD、PVD、ALD、或者其他可用工艺沉积势垒/粘合层327和栅极金属层328。根据某些实施例，势垒/粘合层327可以由Ti、TiN、Ta、TaN或者Ti/TiN或者Ta/TaN的组合制成。栅极材料层的描述仅为实例。其他类型或者数量的栅极材料层也是可能的。在填充开口130A和130B(或者130A′和130B′)以后，去除位于ILD0 152上方的过多导电层327和328。在某些实施例中，通过CMP去除过多导电层327和328。根据某些实施例，图1F示出了在CMP去除工艺以后的图1E的结构100。由于ILD0 152的损耗，将微量导电势垒层327和导电层328保留在上述下沉区域125A、125B、以及125C中。这种微量导电层可能导致结构短路和可靠性问题。这两种问题可能降低了管芯的成品率。为了去除剩余导电层，可以应用导电层的额外CMP。然而，过多的金属CMP将减小栅极构件的高度，其中，这种高度减小是不期望的。因此，解决这种问题非常重要。
图2A示出了根据某些实施例在去除位于栅极结构140A和140B的栅电极层116上方的过多的介电层152和151的电介质CMP以后的图1B的结构100。为了在栅电极层116和/或栅极介电层114的去除工艺期间防止过多的ILD0 152损耗，在ILD0 152的表面层160中注入掺杂剂。掺杂剂可以包含碳(C)、硼(B)、或者其组合。当掺杂的表面层160暴露在用于去除伪栅电极层116和伪栅极介电层114的蚀刻剂之下时，掺杂剂降低了掺杂的ILD0 152的蚀刻速率。
在某些实施例中，掺杂剂由碳制成。图2A示出了根据某些实施例在ILD0 152的CMP(如图1B所示)以后注入位于衬底110的上方的表面层(包括ILD 152)的掺杂剂。可以通过离子束(离子注入，或者光束线)或者通过等离子注入来实施掺杂(注入)碳。图2A示出了根据某些实施例的直接向衬底110(示出为实线箭头)移动并且注入衬底110的表面的碳离子150。
如果通过离子束来实施掺杂，则为离子的掺杂剂可以以垂直角(实线箭头)或者“α”的倾斜角向衬底110移动。该角可以为约大于等于0。在某些实施例中，该角在约0°至约60°的范围内。在其他实施例中，该角在约0°至约30°的范围内。由于掺杂层160较浅，掺杂能量相对来说较低。在某些实施例中，掺杂能量在约0.5KeV至约60KeV的范围内。根据某些实施例，掺杂浓度在约5E18个原子/cm3至约5E22个原子/cm3的范围内。在某些实施例中，掺杂重量浓度在约0.01％至约100％范围内。在某些实施例中，注入工艺的温度在约-150℃至约室温(约25℃)的范围内。
如上所述，可以通过等离子体掺杂(或者PLAD)来实现该掺杂。由于等离子体鞘层中的等离子体离子可以在不同方向上移动，所以该等离子体离子不仅向衬底移动，与来自离子束的掺杂剂的情况一样，通过虚线示出了等离子体离子150。等离子体离子通常具有比离子束的离子更低的能量。结果，等离子体掺杂(或者PLAD)为理想浅掺杂。掺杂等离子体离子150以角度范围(如虚线箭头所示的)到达衬底表面，而不是与离子束的离子注入情况相同的确定角度。图2B示出了根据某些实施例作为通过离子束和PLAD掺杂的深度函数的掺杂剂分布图。曲线210示出了通过离子束的掺杂分布图并且曲线220示出了通过PLAD的掺杂分布图。随着掺杂浓度在深度上下降越快，PLAD具有更高的表面浓度，其指示用于浅掺杂的更好的深度控制。反之，离子束掺杂适用于更深注入。如果掺杂深度T小于约
Figure BSA00000661666900121
则根据某些实施例使用PLAD。对于更多的掺杂深度，使用任一掺杂方法(离子束或者PLAD)。在某些实施例中，掺杂区域的深度(或厚度)在约2nm至约100nm的范围内。
图2A示出了根据某些实施例的掺杂层160。不仅在IDL0 152中注入掺杂剂，而且在隔离件124、CESL 151、以及栅电极层116中注入掺杂剂。然而，掺杂剂的深度在不同材料中不同。例如，栅电极层116的深度大于或者小于ILD0 152的深度。
在等离子体掺杂系统中实施等离子体掺杂。等离子体掺杂的实例为PLAD系统(由Varian Semiconductor Equipment Associates Inc.of Gloucester，Massachusetts所制造的)。掺杂气体由含一种或多种掺杂剂的气体制成。例如，如果掺杂剂为碳，则使用含一种或多种掺杂剂的气体，例如，CH4、CxHy(其中，x和y为整数)，或者其组合。在某些实施例中，x在2至12的范围内并且y在2至26范围内。掺杂气体还可以包括载气，例如，H2，N2，He，Ar，Ne，Kr，Xe。含掺杂剂气体的百分比可以在约1％至100％的范围内。在某些实施例中，工艺气体流速在约50sccm至500sccm的范围内。在某些实施例中，等离子体工艺的压力在约5mTorr至约50mTorr范围内。根据某些实施例，RF(射频)功率在约100瓦(W)至约1000W范围内，并且射频在约2千赫(KHz)至约13.6兆赫(MHz)范围内。衬底可能或者不可能偏置。如果衬底偏置，则掺杂深度增加。在某些实施例中，偏置电压在约0KV至约10KV范围内。在某些实施例中，RF电压可以具有双频率。可以在工艺腔室中或者远程(远程等离子体)生成掺杂等离子体。在某些实施例中，掺杂剂(碳)的浓度在5E18个原子/cm3至约5E22个原子/cm3的范围内。
用于生成等离子体的射频(RF)功率可以为脉冲的。图2C示出了根据某些实施例的脉冲等离子体的电源周期的示图。图2C示出了RF电源周期接通和关闭。根据某些实施例，脉冲的占空比(电源接通时间/总时间)可以在约5％至约95％范围内。在某些实施例中，在约10秒至约5分钟的范围的持续时间段内实施等离子体掺杂。
在实施掺杂以后，根据某些实施例，衬底可以退火允许碳原子进入在氧化层中。在某些其他实施例中，可以省略退火操作。如果根据某些实施例使用快速热退火(RTA)或者炉内退火，则退火温度在约350℃至约800℃范围内。在某些其他实施例中，如果使用尖峰退火，则退火温度可以高达1100℃。仍在某些其他实施例中，如果使用毫秒退火，则退火温度可以高达1400℃。在某些实施例中，退火时间可以在约50μs(微秒)至约10分钟范围内。图2D示出了根据某些实施例在掺杂工艺以后退火的图2A的衬底。可以将热能提供给衬底的前侧、衬底的背侧、或者衬底的前侧和背侧。
图3A-3C示出了根据某些实施例通过使用PLAD掺杂碳的氧化物衬底的蚀刻速率比较。在图3A-3C所示的实例中，将CH4作为掺杂气体。工艺压力、CH4流速、RF功率、以及偏压脉冲开关比对于所有不同实验分离保持相同。偏置电压和掺杂浓度对于不同分离变化。工艺压力为约4mTorr，并且CH4流速约为80sccm。RF功率为约725瓦，并且偏置电压脉冲开关比约为0.25与80μs的时间脉冲。系统的剂量设置从约5E 12个离子/cm2变化至7.5E15个离子/cm2的范围内。选择剂量设置范围为在从约5E18个原子/cm3变化至5E22个原子/cm3的范围内的目标掺杂浓度。通常，剂量设置(离子/cm2)越高导致掺杂浓度(原子/cm3)越高。偏置电压在约0.5KV至约1.2KV范围内变化。
氧化物为通过高密度等离子CVD(HDPCVD)所沉积的PSG(掺P硅玻璃)或者USG(未掺杂硅玻璃)膜。PSG膜中的P(磷)浓度在约0wt％至5wt％范围内。图3A示出了根据某些实施例当衬底暴露在多晶硅干蚀刻工艺(具有HBr/Cl2/NF3等离子)下时在各种掺杂浓度和偏置电压下未掺杂氧化物和掺杂碳的氧化物的蚀刻速率比较。没有掺杂碳的衬底经历接近零的蚀刻量(EA)，该接近零的蚀刻量指示由于多晶硅干蚀刻所导致的较少氧化物损耗。结果还示出了由于衬底表面上的碳膜生长所导致的负蚀刻量(EA)。当剂量设置大于等于约5E 15个离子/cm2，偏置电压大于等于约0.5KV，并且工艺时间在约10秒至约180秒范围内，PLAD工艺导致具有约
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至
Figure BSA00000661666900142
范围内的厚度的碳膜生长。在某些实施例中，掺杂剂完全分散在PSG或USG膜中并且在衬底表面上没有形成碳膜。
图3B示出了根据某些实施例当衬底暴露在多晶硅湿蚀刻工艺(通过稀释HF/NH4OH)时，在各种掺杂浓度和偏置电压下未掺杂氧化物和掺杂碳的氧化物的蚀刻速率比。结果示出了掺杂氧化物的蚀刻速率较高直到掺杂浓度大于等于约5E15个原子/cm3并且偏置电压大于等于约0.5KV，其示出了比未掺杂氧化物低的多的蚀刻速率。蚀刻时间在约20秒至约600秒的范围内。
图3C示出了根据某些实施例当衬底暴露在使用HF/NH3的氧化物干蚀刻工艺下时在各种掺杂浓度和偏置电压下未掺杂氧化物和掺杂碳的氧化物的蚀刻速率比。结果示出了掺碳氧化物具有非常低的蚀刻速率。在图3C中所示的掺碳氧化物膜的负蚀刻速率是由于在氧化物上形成较薄的碳膜。由于在掺杂工艺期间通过栅电极层116覆盖栅极介电层114，所以如果掺杂工艺较浅并且没有到达栅极介电层114，则不掺杂栅极介电层114。
图3D示出了根据某些实施例通过和没有暴露在掺杂工艺下的多晶硅的干蚀刻速率的蚀刻速率比较。数据示出了与未掺杂多晶硅相比较，掺碳多晶硅膜均具有更低蚀刻的干蚀刻(通过HBr/Cl2)速率。对于掺杂浓度大于等于约5E15个原子/cm3并且偏置电压大于等于0.5KV的多晶硅膜来说，掺碳多晶硅的蚀刻速率是约未掺杂多晶硅的蚀刻速率的70％。图3D中的结果指示在掺杂工艺以后对于栅电极层116可能需要更长的蚀刻时间。
基于图3A-3D的数据，PLAD掺杂剂量设置大于等于约5E15个原子/cm2，并且根据某些实施例偏置电压大于等于约0.5KV。在某些实施例中，掺杂深度在约
Figure BSA00000661666900151
至
Figure BSA00000661666900152
的范围内。在某些其他实施例中，掺杂深度在约至的范围内。位于ILD0 152上的残余碳没有产生负面影响。例如，掺碳氧化物膜通常具有比未掺杂氧化物膜具有更多的介电常数。
图4示出了根据某些实施例在栅极替换工艺以后衬底110′的截面图。上文中，已经在图1A-1F中描述了栅极替换工艺。然而，衬底110′在电介质CMP工艺以后经历了额外的掺杂工艺，从而形成掺杂层160。在掺杂工艺以后还发生了退火工艺。图4示出了掺杂层160在去除伪层期间减少了ILD0 152的损耗。结果，在去除伪层期间发生了由于ILD0 152损耗所导致的在栅极结构之间的ILD0 152没有下沉。因此，残余导电层没有留在ILD0152上并且不需要过多的导电层的CMP。
图5示出了根据某些实施例针对替换栅极工艺掺杂围绕栅极结构的层间介电层的工艺流程500。在操作501中，通过层间介电层(ILD)所覆盖的栅极结构的衬底，去除位于栅极结构上方的过多ILD。在去除工艺以后暴露栅极结构的顶部表面。根据某些实施例，栅极结构包括伪栅电极层和伪栅极介电层。在某些其他实施例中，栅极结构包括伪栅电极层并且栅极介电层不是伪层。在某些实施例中，在ILD层和栅极结构之间具有接触蚀刻停止层(CESL)。在操作501期间，还去除位于栅极结构上方的CESL。在操作503中，实施掺杂工艺从而掺杂位于衬底上的表面层(包括ILD层的表面层)。注入ILD层中的掺杂剂可以在去除位于栅极结构中的伪层期间减少ILD层的损耗。如上所述，可以将诸如碳的掺杂剂掺入ILD0中。掺杂工艺可以为等离子体掺杂工艺(PLAD)或者离子束掺杂工艺。在掺杂剂注入ILD层以后，在操作505中实施可选退火。退火可以帮助掺杂剂进入ILD层中。在某些实施例中，不需要退火。然后，在操作507中，去除位于栅极结构中的伪层。在某些实施例中，所去除的伪层包括栅电极层和栅极介电层。在某些其他实施例中，去除伪栅电极层并且没有去除栅极介电层。在操作507以后，实施额外的操作从而完成制造具有位于衬底上的栅极结构的集成电路(IC)。通过掺杂如上所述的ILD，解决了位于ILD上方的残余导电层的问题并且改善了衬底的成品率。
本文所公开的方法和结构的实施例提供了通过掺杂剂实施掺杂围绕栅极结构的层间介电层ILD0的机制，从而在针对替换栅极技术去除伪栅电极层和/或栅极介电层的工艺期间降低其蚀刻速率。ILD0膜可以掺杂有等离子体掺杂工艺(PLAD)或者离子束工艺。掺杂以后退火是可选的。
在某些实施例中，提供了掺杂围绕衬底的栅极结构的层间介电(ILD)层的方法从而改善了衬底的成品率。该方法包括去除位于栅极结构上方的ILD层的过多层间电介质。栅极结构包括伪栅电极层，并且去除过多的ILD暴露了伪栅电极层。该方法还包括：通过掺杂剂掺杂位于衬底上的表面层，并且掺杂表面层包括ILD层的掺杂ILD表面层。该方法进一步包括：去除暴露的伪栅电极层，并且掺杂的ILD表面层在去除暴露的伪栅电极期间减少了ILD层的损耗。
在某些其他实施例中，提供了掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法从而改善了衬底的成品率。该方法包括：去除位于栅极结构的上方的ILD层的过多的层间电介质。栅极结构包括：伪栅电极层和位于该伪栅电极层下方的伪栅极介电层，并且去除过多的ILD暴露了伪栅电极层。该方法还包括通过掺杂剂掺杂位于衬底上方的表面层，并且掺杂表面层包括ILD层的掺杂ILD表面层。该方法进一步包括：去除暴露的伪栅电极层和其下的伪栅极介电层。掺杂的ILD表面层在去除暴露的伪栅电极和伪栅极介电层期间减少了ILD层的损耗。
在某些其他实施例中，提供了位于衬底上的器件结构。该器件结构包括位于衬底上的栅极结构，和围绕该栅极结构的隔离件。栅极结构还包括围绕隔离件和栅极结构的层间介电(ILD)层。ILD层的表面层掺杂有掺杂剂，并且该掺杂剂在栅极替换工艺期间减少了ILD层的损耗。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法，用于改善所述衬底的成品率，所述方法包括：
去除位于所述栅极结构上方的所述ILD层的过多的层间电介质，其中，所述栅极结构包括伪栅电极层，并且其中，去除过多的ILD层使所述伪栅电极层露出；
通过掺杂剂掺杂位于所述衬底上的表面层，其中，所述掺杂的表面层包括所述ILD层的掺杂ILD表面层；以及
去除露出的伪栅电极层，其中，所述掺杂的ILD表面层在去除露出的伪栅电极期间减少了ILD层的损耗。
2.根据权利要求1所述的方法，进一步包括：
在掺杂所述衬底的所述表面层以后，使所述衬底退火，其中，所述退火使所述掺杂剂进入所述掺杂的表面层中。
3.根据权利要求1所述的方法，其中，所述ILD层为通过高密度等离子体化学汽相沉积(HDPCVD)所沉积的P掺杂硅酸盐玻璃(PSG)膜或者未掺杂硅酸盐玻璃(USG)膜。
4.根据权利要求1所述的方法，其中，所述伪栅电极层由多晶硅制成，并且其中，去除所述暴露的伪栅电极层包括湿蚀刻工艺，并且其中，所述湿蚀刻工艺使用稀释的HF和NH4OH的混合物的化学组成。
5.根据权利要求4所述的方法，其中，在使用所述湿蚀刻工艺以前，去除所述暴露的伪栅电极层进一步包括等离子体干蚀刻工艺，并且其中，所述等离子体干蚀刻工艺使用HBr、Cl2、以及惰性载气的混合物。
6.根据权利要求1所述的方法，其中，所述栅极结构进一步包括：位于所述伪栅电极层下方的伪栅极介电层，其中，所述伪栅极介电层由SiO2制成，并且其中，在去除所述伪栅电极层以后，去除所述伪栅极介电层，并且其中，通过使用HF和NH3的混合物的干蚀刻去除所述伪栅极介电层，从而形成含所述伪栅极介电层的集合体。
7.根据权利要求1所述的方法，其中，所述掺杂剂由碳、硼、或者其组合制成。
8.根据权利要求1所述的方法，其中，以在约0.5KeV至约60KeV范围内的能量、从约5E18个原子/cm3至约5E22个原子/cm3范围内的剂量、以及从约-150℃至约25℃范围内的掺杂温度通过离子束工艺掺杂所述表面层。
9.一种掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法，用于改善所述衬底的成品率，所述方法包括：
去除位于所述栅极结构上方的所述ILD层的过多的层间电介质，其中，所述栅极结构包括伪栅电极层和位于所述伪栅电极层下方的伪栅极介电层，并且其中，去除过多的ILD层使所述伪栅电极层露出；
通过掺杂剂掺杂位于所述衬底上的表面层，其中，所述掺杂的表面层包括所述ILD层的掺杂ILD表面层；以及
去除露出的伪栅电极层和在其下的所述伪栅极介电层，其中，所述掺杂的ILD表面层在去除露出的伪栅电极层和所述伪栅极介电层期间减少了ILD层的损耗。
10.一种位于衬底上的器件结构，包括：
栅极结构，位于所述衬底的上方；
隔离件，围绕所述栅极结构；以及
层间介电(ILD)层，围绕所述隔离件和所述栅极结构，其中，所述ILD层的表面层掺杂有掺杂剂，并且其中，所述掺杂剂在栅极替换工艺期间减少了所述ILD的损耗。
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