CN102956695A - 具有高k栅极介电层的半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及的是集成电路制造，并且更具体地涉及的是带有高k栅极介电层的半导体器件。用于半导体器件的示例性的结构包括衬底和设置在该衬底上方的栅极结构。该栅极结构包括介电部分和设置在该介电部分上方的电极部分，并且该介电部分包括在衬底上的碳掺杂的高k介电层以及与电极部分相邻的无碳的高k介电层。本发明还提供具有高k栅极介电层的半导体器件的制造方法。

Description

具有高K栅极介电层的半导体器件及其制造方法
技术领域
本发明涉及的是集成电路制造，并且更具体地涉及的是带有高k栅极介电层的半导体器件。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。IC材料和设计的技术发展产生出多代IC，每一代IC都具有比前一代更小但更复杂的电路。随着晶体管尺寸的减小，为了在栅极长度减小的情况下保持性能，必须减小栅极介电层的厚度。然而，为了降低栅极泄漏，则使用了在保持相同的有效厚度的同时允许更大的物理厚度的高介电常数(高k)栅极介电层。该栅极介电层进一步包括用于减少高k栅极介电层和硅衬底之间的损伤的界面层。
然而，在互补金属氧化物半导体(CMOS)的制造中实现这种部件和工艺仍存在挑战。随着栅极长度以及器件之间的间隔的减小，这些问题更加严重。例如，由于界面层增加了栅极叠加(例如，界面层和高k栅极介电层)的等效氧化物的厚度(EOT)，所以很难满足半导体器件的阈值电压要求。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；以及栅极结构，设置在所述衬底上方，其中，所述栅极结构包括介电部分和设置在所述介电部分上方的电极部分，其中，所述介电部分包括在所述衬底上方的碳掺杂的高介电常数(高k)介电层以及与所述电极部分相邻的无碳的高k介电层。
在该半导体器件中，其中，所述碳掺杂的高k介电层的厚度处在大约3.5埃至10埃的范围内。
在该半导体器件中，其中，所述碳掺杂的高k介电层的碳浓度处在大约0.3至3原子百分比的范围内。
在该半导体器件中，其中，所述碳掺杂的高k介电层选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的碳掺杂氧化物及其混合物所构成的组。
在该半导体器件中，其中，所述碳掺杂的高k介电层包括碳掺杂的氧化铪。
在该半导体器件中，其中，所述无碳的高k介电层的厚度处在大约10埃至40埃的范围内。
在该半导体器件中，所述无碳的高k介电层选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及其混合物所构成的组。
在该半导体器件中，其中，所述无碳的高k介电层包括氧化铪。
在该半导体器件中，其中，所述无碳的高k介电层的厚度与所述碳掺杂的高k介电层的厚度的比值处在大约1至10的范围内。
根据本发明的另一方面，还提供了一种制造高k介电层的方法，包括：通过第一原子层沉积(ALD)工艺将碳掺杂的高介电常数(高k)介电层形成在衬底上方；以及通过第二ALD工艺将无碳的高k介电层形成在所述碳掺杂的高k介电层上。
在该方法中，其中，所述第一ALD工艺包括10个以上用于碳掺杂的氧化铪的周期。
在该方法中，其中，所述碳掺杂的高k介电层具有大于3.5埃的厚度。
在该方法中，其中，所述第一ALD工艺的金属(Me)前体包括金属有机化合物。
在该方法中，其中，所述第一ALD工艺的金属(Me)前体包括金属有机化合物，其中，所述金属有机化合物包括选自于Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的金属。
在该方法中，其中，所述第一ALD工艺的金属(Me)前体包括金属有机化合物，其中，所述金属有机化合物包括TEMAHf。
在该方法中，其中，在大约150℃至275℃的温度下执行所述第一ALD工艺步骤。
在该方法中，其中，所述第二ALD工艺的金属(Me)前体包括金属卤化物。
在该方法中，其中，所述第二ALD工艺的金属(Me)前体包括金属卤化物，所述金属卤化物包括选自于Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的金属。
在该方法中，其中，所述第二ALD工艺的金属(Me)前体包括金属卤化物，其中，所述金属卤化物包括HfCl4。
在该方法中，其中，在大约250℃至325℃的温度下执行所述第二ALD工艺步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面制造高k栅极介电层的方法的流程图；以及
图2A-H是根据本发明的各个方面处于制造的各个阶段中的半导体器件的示意性截面图。
具体实施方式
可以理解，以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
图1是根据本发明的各个方面制造高介电常数(高k)栅极介电层212(如图2C所示)的方法的流程图。图2A-H是根据本发明的各个方面半导体器件200(如图2A-H所示)在制造的各个阶段中的示意性截面图。可以理解，可以利用普通的互补金属氧化物半导体(CMOS)技术工艺制造半导体器件200的其他部分，并且因此在此仅对CMOS工艺的一些实例进行简要描述。为了更好地理解本发明还对图1至图2H进行了简化。例如，尽管附图示出的是用于半导体器件200的高k栅极介电层212，然而可以理解的是，该半导体器件200可以是集成电路(IC)的部分，该集成电路可以包括许多其他器件，包括：电阻器、电容器、电感器和/或保险丝等。
参考图1和图2A，方法100以步骤102为开始，其中，提供了具有有源区域202和隔离区域204的衬底20。在至少一个实施例中，衬底20包括晶体硅衬底(例如，晶圆)。根据设计要求(例如，p型衬底或n型衬底)，衬底20可以包括多种掺杂构造。在一些实施例中，衬底20由一些其他适当的元素半导体，诸如，金刚石或锗；适当的化合物半导体，诸如，砷化镓、碳化硅、砷化铟或磷化铟；或适当的合金半导体，诸如，碳化硅锗、磷化镓砷或磷化镓铟构成。另外，衬底20可以包括外延层(epi层)，为了增强性能，该外延层可以是应变的和/或可以包括绝缘体上硅(SOI)结构。
根据设计要求，有源区域202可以包括各种掺杂构造。在一些实施例中，有源结构202可以掺杂有p型或n型掺杂剂。例如，有源区域202可以掺杂有p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如，磷或砷；和/或其组合。有源区域202可以被配置成N型金属氧化物半导体晶体管器件(被称作NMOS)或可选地被配置成P型金属氧化物半导体晶体管器件(被称为PMOS)。
隔离区域204可以被形成在衬底20上，从而将有源区域202与衬底20上的其他有源区域(未示出)隔离开。隔离区域204可以使用隔离技术(诸如，硅的局部氧化(LOCOS)或浅沟道隔离(STI))来限定和电隔离各个有源区域202。在本实施例中，隔离区域204包括STI。隔离区域204可以包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(FSG)、低介电常数(低K)介电材料、其他适当的材料和/或其组合。可以通过任意适当的工艺形成隔离区域204(本实施例中的STI)。如一个实例，STI的形成可以包括：通过常规的光刻工艺图案化半导体衬底20，在衬底20中(例如，使用干式蚀刻、湿式蚀刻和/或等离子体蚀刻工艺)蚀刻沟槽以及利用介电材料填充沟槽(例如，使用化学汽相沉积工艺)。在一些实施例中，被填充的沟槽可以具有多层结构，诸如，填充了氮化硅或氧化硅的热氧化物衬层。
为了将高k介电层集成到现有的CMOS结构中，在衬底和高k介电层之间形成了由氧化物或氮氧化物构成的界面层。该界面层的功能是：(i)钝化位于衬底表面的悬空键并且形成带有低缺陷密度的高质量界面；(ii)产生针对界面反应以及进入到半导体器件的沟道区域中的扩散的阻挡物；(iii)为了将高k介电层中的电荷/阱从界面中去除而将高k介电层与衬底表面分开。
然而，由于串联电容中的寄生效应，界面层的厚度应该被最小化从而达到栅极叠加(即，界面层和高k介电层)所要求的等效氧化物厚度(EOT)。如果当最小器件的尺寸根据特定的制造工艺变得更小，但不能将界面层制造得更薄的话，达到预定的EOT是很难的。
因此，下面参考图2B-2C所论述的处理过程可以制造出不具有界面层的高k栅极介电层212。由此可以避免由界面层而增多的EOT相关问题。因此，申请人的方法可以实现器件的性能特性，诸如，阈值电压。
图1中的方法100继续步骤104，其中通过第一原子层沉积(ALD)工艺在衬底20上形成碳掺杂的高k介电层214来制造出图2B中的结构。高k介电材料被限定为其介电常数大于SiO2的介电常数的介电材料。碳掺杂的高k介电层214包括碳掺杂的金属氧化物。在一些实施例中，该碳掺杂的高k介电层214选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的碳掺杂氧化物及其混合物所构成的组。在至少一个实施例中，碳掺杂的高k介电层214包括碳掺杂的氧化铪。
在本实施例中，可能需要对图2A中的界面半导体器件200结构的暴露的表面进行预清理，以便去除衬底20的表面上的原生氧化物，产生出氢封端的衬底20表面。这可以通过稀释氢氟酸(DHF)处理或汽相氢氟酸(VHF)处理以适当的时间完成。
然后，通过向反应室提供金属(Me)前体和氧前体的交替脉冲来执行第一ALD工艺，从而将碳掺杂的高k介电层214沉积在衬底20上方。反应物的每次脉冲都以自限制方式浸透表面。
形成碳掺杂的高k介电层214的示例性的第一ALD工艺包括以下步骤。首先，将半导体衬底20装入反应室中。然后，以第一时间段将金属(Me)前体的脉冲注入到装有半导体衬底20的反应室中。在此，第一ALD工艺的金属(Me)前体包括金属有机化合物。在至少一个实施例中，该金属有机化合物包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu。在沉积碳掺杂的氧化铪时，该金属有机化合物包括四(乙基甲基氨基)铪(TEMAHf)。
在将金属(Me)前体注入到反应室中时，金属(Me)前体的化学吸附层被形成在半导体衬底20的顶面上。然后，以第二时间段将任何剩余的金属(Me)前体从反应室中释放出来。为了更有效地将剩余的金属(Me)前体从反应室中释放出来，可以在该清除过程中向反应室注入清除气体，其中，该清除气体可以包括实质上的惰性气体(诸如，N2、Ar、He)或类似的惰性气体。
在将剩余的金属(Me)前体从反应室中释放出来之后，以第三时间段将氧前体的脉冲注入到反应室中。在此，该氧前体可以选自于由H2O、D2O、O3、O2及其混合物构成的组。对O2和O3的工艺参数(浓度和脉冲时间)进行精细调整，从而避免底部界面层再生长。氧前体在大约150℃至275℃的温度下与金属(Me)前体的化学吸附层反应。因此，碳掺杂的高k介电层214的原子层被形成在半导体衬底20上。在ALD工艺过程中，反应装置压力为0.1torr至10torr。在本实施例中，碳掺杂的高k介电层214的碳浓度为大约0.3至3原子百分比。
然后，以第四时间段将任何剩余的氧前体从反应室中释放出来。为了在该第二清除过程中更有效地将剩余的氧前体从反应室中释放出来，可以将实质上的惰性气体(诸如，N2、Ar、He或类似的)注入到反应室中。
通常，第一ALD工艺包括一系列的ALD周期，即，如上所述的第一时间段至第四时间段，当将这些时间段连在一起称为一个沉积周期或层形成周期时，在这些时间段中每个金属(Me)前体和氧前体被交替地注入到反应室中并且随后从其中释放出来。在本实施例中，第一ALD工艺包括10个以上用于形成碳掺杂的氧化铪的周期。通过多次重复该周期，形成了带有所期望的厚度的碳掺杂高k介电层214。在至少一个实施例中，碳掺杂的高k介电层214具有大于3.5埃的厚度t1。在可选的实施例中，碳掺杂的高k介电层214的厚度t1为大约3.5埃至10埃。
图1中的方法100继续步骤106，其中通过第二原子沉积(ALD)工艺在碳掺杂的高k介电层214上形成无碳的高k介电层216来制造出图2C中的结构。高k介电材料被限定为其介电常数大于SiO2的介电常数的介电材料。无碳的高k介电层216包括无碳的金属氧化物。在一些实施例中，该无碳的高k介电层216选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及其混合物所构成的组。在至少一个实施例中，无碳的高k介电层216包括氧化铪。在本实施例中，碳掺杂的高k介电层214和无碳的高k介电层216被结合并且被称为高k栅极介电层212。
形成无碳的高k介电层216的示例性的第二ALD工艺包括以下步骤。首先，将半导体衬底20装入反应室中。然后，以第五时间段将金属(Me)前体的脉冲注入到装有半导体衬底20的反应室中。在此，第二ALD工艺的金属(Me)前体包括金属卤化物。在至少一个实施例中，该金属卤化物包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu。在沉积氧化铪时，该金属卤化物包括HfCl4。
在将金属(Me)前体注入到反应室中时，金属(Me)前体的化学吸附层被形成在碳掺杂的高k介电层214的顶面上。然后，以第六时间段将任何剩余的金属(Me)前体从反应室中释放出来。为了更有效地将剩余的金属(Me)前体从反应室中释放出来，可以在清除过程中向反应室注入清除气体，其中，该清除气体可以包括实质上的惰性气体(诸如，N2、Ar、He)或类似的惰性气体。
在将剩余的金属(Me)前体从反应室中释放出来之后，以第七时间段将氧前体的脉冲注入到反应室中。在此，该氧前体可以选自于由H2O、D2O、O3、O2及其混合物构成的组。对O2和O3的工艺参数(浓度和脉冲时间)进行精细调整，从而避免底部界面层再生长。该氧前体在大约250℃至325℃的温度下与金属(Me)前体的化学吸附层反应。因此，无碳的高k介电层216的原子层被形成在半导体衬底20上。
然后，以第八时间段将任何剩余的氧前体从反应室中释放出来。为了在该清除过程中更有效地将剩余的氧前体从反应室中释放出来，可以将实质上的惰性气体(诸如，N2、Ar、He)或类似的注入到反应室中。
通常，第二ALD工艺包括一系列的ALD周期，即，如上所述的第五时间段至第八时间段，当将这些时间段连在一起称为一个沉积周期或层形成周期时，在这些时间段中每个金属(Me)前体和氧前体被交替地注入到反应室中并且随后从其中释放出来。通过多次重复该周期，形成了带有所期望的厚度的无碳高k介电层216。在至少一个实施例中，无碳的高k介电层216具有大于10埃的厚度t2。在可选的实施例中，无碳的高k介电层216的厚度t2为大约10埃至40埃。在一些实施例中，无碳的高k介电层216的厚度t2与碳掺杂的高k介电层214的厚度t1的比值(t2/t1)为大约1至10。
自此为止的工艺步骤已经提供了具有高k栅极介电层212的衬底20，该衬底被形成为即使制造工艺发展为更紧凑的技术，该衬底仍然可以保持EOT。在图2A-2C所示的步骤执行完毕之后，随后可以使用标准的CMOS制造技术完成晶体管的制造。例如，图2D-2H示出的是所执行的进一步的处理过程，在其中使用“后栅极”CMOS工艺制造半导体器件200。
现参考图2D，可以在高k栅极介电层212上方形成伪栅电极层218。在一些实施例中，该伪栅电极层218可以包括单层结构或多层结构。在本实施例中，伪栅电极层218可以包括多晶硅。另外，该伪栅电极层218可以是通过均匀掺杂或梯度掺杂而掺杂的多晶硅。伪栅电极层218可以具有在大约30nm至大约60nm的范围内的厚度。可以使用低压化学汽相沉积(LPCVD)工艺形成该伪栅电极层218。
然后，通过适当的工艺(诸如，旋转涂布)将光刻胶层(未示出)形成在栅电极层218上方并且对其进行图案化，从而通过适合的光刻图案化方法形成图案化的光刻胶部件。图案化的光刻胶部件的宽度在大约15至45nm的范围内。然后，可以使用干式蚀刻工艺将该图案化的光刻胶部件转印至下面的层(即，高k栅极介电层212和伪栅电极层218)，从而形成伪栅极结构210。随后可以将该光刻胶层剥除。
仍参考图2D，轻微掺杂的源极/漏极(LDD)区域206可以形成在衬底20的有源区域202中。可以通过一个或多个离子注入工艺将LDD区域206形成在有源区域202中。掺杂种类可以取决于所制造的器件的类型，诸如，NMOS或PMOS器件。例如，LDD区域206可以掺杂有p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如，磷或砷；和/或其组合。LDD区域206可以包括各种掺杂轮廓。在离子注入工艺之后，LDD区域206可以与伪栅极结构210的外边缘对准。
参考图2E，围绕着伪栅极结构210形成介电层，诸如，氮化硅或氮氧化硅。可以通过等离子体沉积在小于400℃的温度下并且在大约200mTorr至1Torr的压力下将SiH4、NH3和/或N2O作为反应气体来形成该介电层。然后，在该介电层上执行各向异性的蚀刻来在伪栅极结构210的两侧上形成一对栅极隔离件222。这对栅极隔离件222包括在大约7nm至大约15nm的范围内的厚度。这对栅极隔离件222可以包括多层结构。
仍参考图2E，这对栅极隔离件222可以被用于补偿源极/漏极(S/D)区域208。可以通过一个或多个离子注入工艺将S/D区域208形成在衬底20的有源区域202中。掺杂种类可以取决于所制造的器件的类型，诸如，NMOS或PMOS器件。例如，S/D区域208可以掺杂有p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如，磷或砷；和/或其组合。S/D区域208可以包括各种掺杂轮廓，并且在离子注入工艺之后，S/D区域208可以与隔离件222的外边缘对准。在一些实施例中，该S/D区域222可以进一步包括升高的S/D区域。也可以通过自对准硅化工艺在S/D区域222上形成一个或多个接触部件(例如，硅化物区域)。
参考图2F，可以在衬底20上方(包括在伪栅极结构210上方)形成层间介电(ILD)层224。ILD层224可以包括介电材料。该介电材料可以包括氧化硅、旋涂玻璃(SOG)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)、
Figure BSA00000608287500101
(来自于Califorina，Santa Clara的应用材料公司)、其他适当的介电材料和/或其组合。在一些实施例中，ILD层224可以包括高密度等离子体(HDP)介电材料和/或高纵横比工艺(HARP)介电材料。在本实施例中，ILD层224包括在大约
Figure BSA00000608287500102
至大约
Figure BSA00000608287500103
的范围内的厚度。可以理解，ILD层224可以包括一个或多个介电材料和/或一个或多个介电层。
然后，可以通过化学机械抛光(CMP)工艺对ILD层224进行平坦化直至伪栅极结构210的顶部暴露出来为止。该CMP工艺可以具有高选择性，从而为伪栅极结构210、栅极隔离件222对以及ILD层224提供基本上平坦的表面。在本实施例中，伪栅极结构210可以被包括了栅极隔离件222对和ILD层224的电介质包围。
参考图2G，可以将伪栅电极层218从伪栅极结构210中去除，从而通过适当的工艺在栅极隔离件222对中形成开口226。可以使用湿式蚀刻和/或干式蚀刻来去除伪栅电极层218。在至少一个实施例中，用于伪多晶硅栅电极层218的湿式蚀刻工艺包括暴露在氢氧化物溶液中，该氢氧化物溶液包括氢氧化铵、稀释的HF、去离子水和/或其他适当的蚀刻剂溶液。在其他实施例中，可以在大约为650至800W的源功率、大约为100至120W的偏置功率以及大约为60至200mTorr的压力下将Cl2、HBr和He作为蚀刻气体来执行用于伪多晶硅栅电极层218的干式蚀刻工艺。
参考图2H，可以形成金属栅电极层228来完全地填充开口226。在一些实施例中，该金属栅电极层228包括选自于由Al、Cu、Ru、Ag、TiAl、TiAlN、TiN、TiCN、TaN、TaCN、WN和WCN构成的组中的材料。可以通过CVD、PVD、电镀、旋涂、ALD或其他适当的技术形成金属栅电极层228。并且然后可以执行CMP工艺来平坦化金属栅电极层228。该CMP工艺可以对金属栅电极层228的部分进行去除，直至到达ILD层214的顶面为止。
在本实施例中，金属栅电极层228和高k栅极介电层212被结合并且被称为栅极结构220。换言之，设置在衬底20上方的栅极结构220包括介电部分(即，高k栅极介电层212)以及设置在介电部分上方的电极部分(即，金属栅电极层228)，其中，介电部分212包括衬底20上的碳掺杂的高k介电层214以及与电极部分228相邻的无碳高k介电层216。
然后，在形成栅极结构220的金属栅电极层228之后执行后续的包括了互连处理的工艺，从而完成半导体器件200的制造。
根据一些实施例，半导体器件包括衬底和设置在该衬底上方的栅极结构。该栅极结构包括介电部分和设置在该介电部分上方的电极部分，并且该介电部分包括衬底上的碳掺杂的高k介电层以及与电极部分相邻的无碳的高k介电层。
根据其他实施例，半导体器件包括衬底和设置在该衬底上方的栅极结构。该栅极结构包括介电部分和设置在该介电部分上方的电极部分，并且该介电部分包括在衬底上的碳掺杂的高k介电层以及与电极部分相邻的无碳的高k介电层。该碳掺杂的高k介电层的厚度在大约3.5埃至10埃的范围内。
根据另外其他的实施例，半导体器件包括衬底和设置在该衬底上方的栅极结构。该栅极结构包括介电部分和设置在该介电部分上方的电极部分，并且该介电部分包括在衬底上的碳掺杂的高k介电层以及与电极部分相邻的无碳的高k介电层。该无碳的高k介电层的厚度与碳掺杂的高k介电层的厚度的比值为大约1至10。
根据另外其他的实施例，一种制造高k介电层的方法包括：提供衬底，通过第一原子层沉积(ALD)工艺在衬底上形成碳掺杂的高k介电层，以及通过第二ALD工艺在该碳掺杂的高k介电层上形成无碳的高k介电层。
根据另外其他的实施例，一种制造高k介电层的方法包括：提供衬底，通过第一原子层沉积(ALD)工艺在衬底上形成碳掺杂的高k介电层，以及通过第二ALD工艺在该碳掺杂的高k介电层上形成无碳的高k介电层。第一ALD工艺的金属(Me)前体包括金属有机化合物，而第二ALD工艺的金属(Me)前体包括金属卤化物。
在已经通过实例和根据优选的实施例对本发明进行描述的同时，可以理解，本发明不局限于所公开的实施例。相反，本发明旨在涵盖各种更改和类似的布置(对本领域的技术人员而言可能是显而易见的)。因此，所附权利要求的范围符合最广泛的解释，从而包括了所有这些更改和类似的布置。

Claims (10)

1.一种半导体器件，包括：
衬底；以及
栅极结构，设置在所述衬底上方，
其中，所述栅极结构包括介电部分和设置在所述介电部分上方的电极部分，
其中，所述介电部分包括在所述衬底上方的碳掺杂的高介电常数(高k)介电层以及与所述电极部分相邻的无碳的高k介电层。
2.根据权利要求1所述的半导体器件，其中，所述碳掺杂的高k介电层选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的碳掺杂氧化物及其混合物所构成的组。
3.根据权利要求1所述的半导体器件，所述无碳的高k介电层选自于由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及其混合物所构成的组。
4.根据权利要求1所述的半导体器件，其中，所述无碳的高k介电层的厚度与所述碳掺杂的高k介电层的厚度的比值处在大约1至10的范围内。
5.一种制造高k介电层的方法，包括：
通过第一原子层沉积(ALD)工艺将碳掺杂的高介电常数(高k)介电层形成在衬底上方；以及
通过第二ALD工艺将无碳的高k介电层形成在所述碳掺杂的高k介电层上。
6.根据权利要求5所述的方法，其中，所述第一ALD工艺包括10个以上用于碳掺杂的氧化铪的周期。
7.根据权利要求5所述的方法，其中，所述第一ALD工艺的金属(Me)前体包括金属有机化合物。
8.根据权利要求5所述的方法，其中，在大约150℃至275℃的温度下执行所述第一ALD工艺步骤。
9.根据权利要求5所述的方法，其中，所述第二ALD工艺的金属(Me)前体包括金属卤化物。
10.根据权利要求5所述的方法，其中，在大约250℃至325℃的温度下执行所述第二ALD工艺步骤。
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