KR100827435B1 - 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법 - Google Patents

반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법 Download PDF

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Abstract

반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성 방법에 관하여 개시한다. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고, 고유전율막 상에 피식각대상막을 형성하고, 피식각대상막 상에 두 영역 중 어느 한 영역을 노출시키는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 피식각대상막을 식각하고, 무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
무산소, 애싱, 플라즈마, 게이트 유전막

Description

반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성 방법{Method of fabricating gate with oxygen free ashing process in semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성 방법을 보여주는 단면도들이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트형성 방법을 보여주는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 게이트 형성 방법을 보여주는 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 게이트 유전막의 두께와 기존 산소 애싱공정을 적용한 경우의 게이트 유전막의 두께를 비교한 결과를 나타낸 것이다.
<도면에 주요 부분에 대한 설명>
100: NMOS 영역 140: 상부 게이트 유전막
110: PMOS 영역 150: 게이트 유전막
120: 계면막 200: 포토레지스트
130:하부 게이트 유전막
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 특히 트랜지스터의 게이트 형성 시 포토레지스트를 무산소 애싱(ashing) 공정을 적용하여 제거하는 게이트 형성 방법에 관한 것이다.
반도체 제조공정 중 하나인 사진식각(Photo Lithography) 공정은 반도체 기판에 포토레지스트 층을 형성하기 위하여 포토레지스트를 코팅(coating)하는 단계, 포토레지스트 층을 선택적으로 노광(exposure)하는 단계, 포토레지스트 패턴을 발생시키기 위하여 노광된 포토레지스트 층을 현상(develop)하는 단계, 포토레지스트에 의하여 가려지지 않은 반도체 기판의 영역을 식각(etching) 하는 단계와 식각 단계에서 마스크로 사용된 포토레지스트 패턴을 제거하는 애싱 단계로 이루어 진다. 이 중 애싱 공정은 식각공정 또는 이온주입공정 후 사용 목적이 완료된 포토레지스트를 제거하는 공정으로 일종의 식각공정이다. 상기 애싱 공정에서는 플라즈마를 이용하는데, 반응가스로는 주로 산소(O2)를 이용하고 있다. 그러므로 상기 포토레지스트를 제거하는 애싱 공정은 결과적으로 포토레지스트를 산소와 반응시키는 것이므로 산화과정이라 할 수 있다.
최근에는 반도체 제조기술에 있어서 반도체 소자의 집적도 향상 및 고속화에 따라서 트랜지스터의 특성 향상이 요구되고 있다. 이러한 트랜지스터의 특성은 게이트 유전막의 막질에 의해 많은 영향을 받고 있기 때문에 게이트 형성 공정이 더욱 세밀해지고 있으나, 여러 공정 단계를 거치는 동안 게이트 유전막이 열화되는 문제점이 발생하고 있다. 특히, 애싱 공정을 진행하는 과정에서 플라즈마 발생을 위해 산소가스를 사용하는 경우 게이트 유전막이 상기 산소와 반응하여 유전막의 두께를 증가시키고 유전막 내에 전하 트랩 사이트(charge trap site)을 발생시키게 된다. 이러한 게이트 유전막의 두께 증가 및 전하 트랩 사이트는 트랜지스터의 문턱전압을 증가시키고 누설특성 및 신뢰성을 열화시키는 문제점을 유발하며, 게이트 유전막이 노출된 상태에서 애싱 공정을 진행할 경우 확연하게 나타난다.
또한, 트랜지스터의 구동 능력 향상을 위해서 게이트 유전막에 종래의 실리콘 산화막보다 유전상수가 높은 고유전율(high-k) 유전막을 사용할 경우에는 더욱 심각하게 나타난다. 게이트 유전막으로 고유전율 유전막을 적용하게 되면 고유전율 유전막의 종류에 따라서 서로 다른 NMOS와 PMOS의 문턱전압을 가지게 되는데, 실리콘 산화막을 게이트 유전막으로 사용할 때와 동일한 이온주입(implantation) 공정을 적용한 경우와 동일한 채널(channel) 이온주입(implantation) 조건에서 질화 하프늄 산화막의 경우 NMOS의 문턱전압이 약 +0.5V, PMOS의 문턱전압은 약 -1.1V수준을 각각 나타낸다. 반면, HfAlON과 같은 질화 하프늄-알루미나는 N,PMOS 모두 0.8V 수준의 문턱전압을 가지나, 감소시키기가 어렵고, 알루미늄 산화막(Al2O3)은 PMOS의 경우 실리콘 산화막과 동일한 수준의 문턱전압을 가지고 있으나, NMOS의 문턱전압은 실리콘 산화막보다 약 1V 정도 크게 나타나고 있다. 이러한 문제를 해결하기 위해서 고유전율 물질을 게이트 유전막으로 적용할 경우 NMOS와 PMOS를 다른 종류의 고유전율 물질로 적용하고 있다. 즉 NMOS에는 하프늄 산화막 계열을, PMOS에는 알 루미늄 산화막 계열을 적층함으로써 N,PMOS의 문턱전압이 실리콘 산화막과 유사한 수치를 얻을 수 있게 된다. 또한 게이트 전극으로 금속성 물질을 적용할 경우 금속성 물질은 임플란테이션에 의한 일함수(work function) 변경(modulation)이 되지 않기 때문에 NMOS와 PMOS 각각에 맞는 각각의 물질을 적용하는 듀얼 금속 게이트(dual metal gate)의 적용이 필요하게 된다. 따라서 게이트 유전막으로 서로 다른 종류의 고유전율 유전막을 적층하거나, N,PMOS에 서로 다른 게이트 전극을 사용하기 위해서는 게이트 유전막이 노출된 상태에서 애싱 공정이 진행되어야 한다. 특히 고유전율 유전막으로 하프늄 산화막 계열의 물질을 적용할 경우 산소(O2)의 확산이 매우 빠르기 때문에 종래에 진행되던 산소 애싱 공정은 게이트 유전막을 현저히 열화시키는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 게이트 유전막 형성 시 포토레지스트를 무산소 애싱(ashing) 공정을 적용하여 제거함으로써 게이트 유전막의 열화를 방지할 수 있는 게이트 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 트랜지스터의 게이트 전극 형성시 포토레지스트를 무산소 애싱 공정을 적용하여 제거함으로써 게이트 유전막의 열화를 방지할 수 있는 게이트 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고, 상기 고유전율막 상에 피식각대상막을 형성하고, 상기 피식각대상막 상에 상기 두 영역 중 어느 한 영역을 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 상기 피식각대상막을 식각하고, 무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 제1 고유전율막을 형성하고, 상기 제1 고유전율막 상에 상기 제1 고유전율막과 유전율이 다른 제2 고유전율막을 형성하고, 상기 제2 고유전율막 상에 상기 NMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 상기 제2 고유전율막을 식각하고, 무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체소자 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고, 상기 고유전율막 상에 단층 도전막 또는 다층 도전막을 형성하고, 상기 도전막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 상기 단층 도전막의 전부 또는 상기 다층 도전막의 제1층막을 제외한 나머지막을 식각하고, 무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변경될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태도 포함되는 것이다. 따라서, 도면에 예시된 영역들은, 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자 영역의 특정 형태를 예시하기 위한 것이며, 발명의 범주를 제한하기 위한 것이 아니다.
또, 이하의 설명에서 어떤 층이 다른 층의 상부에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 무산소 애싱 공정을 적용한 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 먼저 기판상에 NMOS 영역(100)과 PMOS 영역(110)을 형성하고, 하부 게이트 유전막(130) 형성 전 계면막(interfacial layer, 120)을 형성한다. 계면막(120)은 하부 게이트 유전막(130)과 실리콘 기판과의 반응을 방지하기 위한 것으로, 1.5nm 이하의 두께로 오존가스(O3 gas) 또는 오존이 포함된 오존수를 이용한 세정에 의해 형성시키며, 생략 가능하다. 계면막(120) 형성 후 하부 게이트 유전막(130)을 형성한다. 계면막(120)과 하부 게이트 유전막(130) 사이에 실리콘 산화막(미도시)을 추가로 형성 할 수 있다. 하부 게이트 유전막(130)은 적층 형태로 구현될 경우 형성되는 유전막이며, 단일막 형태로 구현될 경우에는 게이트 유전막이 된다. 고유전율 유전막을 적용할 경우 하부 게이트 유전막(130)은 하프늄 산화막 계열의 유전막이 사용될 수 있으며, 원자층 증착 방식(atomic layer deposition, ALD)에 의해 염화 하프늄(HfCl4), H2O 반응물(reactant)을 사용하거나, 알킬-아미드(alkyl-amide) 계통의 하프늄 프리커서(precursor)와 H2O, O3 등을 사용하여 형성할 수 있다. 또한 Hf-t-Butoxide, Hf-MMP 등의 하프늄 프리커서와 O2, O3, radical oxygen 등을 사용하여 CVD 방식에 의해 하프늄 산화막을 형성할 수 있으 며, 하프늄 증착 후 열산화(thermal oxidation) 공정에 의해 형성할 수도 있다. 하프늄 산화막 이외에도 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 백금(Pt), 루세늄(Ru), 루비듐(Rb), 몰리브덴(Mo) 등의 금속이 산소와 결합하여 유전막 특성을 지닌 고유전율 산화막을 사용할 수 있다.
도 1b를 참조하면, 하부 게이트 유전막(130) 형성 후 유전막의 결함 치유(curing) 및 세정 chemical에 대한 식각률(etch rate)을 감소시키기 위한 치밀화(densification)를 위해서 PDA-1(Post Densification Anneal)을 실시할 수 있으나 하부 게이트 유전막(130)의 막질에 따라서 생략 가능하다. PDA-1은 약 750oC 이상 내지 1050oC의 온도에서, N2, NO, N2O, O2, NH3 또는 이들의 혼합가스를 포함하는 분위기에서 실시한다.
도 1c를 참조하면, 하부 게이트 유전막(130) 상에 상부 게이트 유전막(140)을 형성한다. 하부 게이트 유전막(130)과 상부 게이트 유전막(140)이 게이트 유전막(150)을 형성하였으나, 하부 게이트 유전막(130) 또는 상부 게이트 유전막(140) 중 하나의 막질만으로 게이트 유전막(150)을 형성 할 수도 있다. 상부 게이트 유전막(140)은 하부 게이트 유전막(130)과는 다른 물질이 될 수 있으며, 하부 게이트 유전막(130)이 하프늄 산화막인 경우 상부 게이트 유전막(140)은 알루미늄 산화막이 사용될 수 있다. 알루미늄 산화막은 TMA(Tri-Metal Aluminium)와 H2O, O3 등을 반응물로 하여 원자층 증착 방식에 의해 증착하거나, 알루미늄 증착 후 열산화 공 정을 진행하여 형성할 수 있다. 후속의 세정 과정에서 알루미늄 산화막이 식각되지 않도록 하기 위해서 PDA-2를 실시할 수 있다. PDA-2는 450oC~1050oC 의 온도에서 Ar, N2, NO, N2O, O2, NH3 또는 이들의 혼합가스를 포함하는 분위기에서 실시하거나 진공에서 실시할 수 있다.
도 1d를 참조하면, 상부 게이트 유전막(140) 상에 포토레지스트(200)를 코팅하고 노광(exposure) 및 현상(develop) 공정을 진행하여 마스크 패턴을 형성한다. 형성된 포토레지스트(200)를 마스크 패턴으로 하여 상기 포토레지스트(200)의 하부 막질인 NMOS 영역(100)의 상기 상부 게이트 유전막(140)을 선택적으로 식각한다. 상기 상부 게이트 유전막이 알루미늄 산화막인 경우 불소(F)가 포함된 식각 소스(source)를 사용하며, 습식 식각을 적용할 경우에도 불소(F)가 포함된 식각 용액(chemical)을 사용한다. 이러한 공정을 통해 NMOS 영역(100)에는 하부 게이트 유전막(130) 만이 형성되었고, PMOS 영역(110)에는 하부 게이트 유전막(130)과 상부 게이트 유전막(140)의 적층 구조가 형성되었다. 더 구체적으로 NMOS 영역(100)에는 하프늄 산화막이, PMOS 영역(110)에는 하프늄 산화막과 알루미늄 산화막의 적층구조가 형성되었으나, 포토레지스트(200) 패턴 형성 시 NMOS 영역(100)을 상기 포토레지스트(100)로 가리고 PMOS(110) 영역을 노출하여 상부 게이트 유전막(140)을 식각하면 NMOS 영역(100)에는 적층 구조의 게이트 유전막을 형성할 수 있고, PMOS 영역(110)에는 하부 게이트 유전막(130)의 단일 게이트 유전막을 형성할 수도 있다.
도 1e를 참조하면, 상부 게이트 유전막(140) 식각 후 애싱 공정을 진행하여 포토레지스트(200)를 제거한다. 상기 애싱 공정은 반응가스로 산소가 포함되지 않은 수소, 질소, 암모니아, 헬륨 및 아르곤으로 이루어진 그룹으로부터 선택된 적어도 하나의 가스를 반응가스로 하여 플라즈마를 형성시키고, 상기 플라즈마에 의해서 포토레지스트(200)가 제거된다. 또한 상기 반응가스에 CF4 등의 불소를 포함하는 가스를 추가로 혼합하여 포토레지스트(200)의 제거율을 증가시킬 수 있다. 애싱 공정에서 산소를 사용하지 않기 때문에 게이트 유전막(130,140)은 두께 증가나 열화 없이 형성된다. 특히, 게이트 유전막(150)에 산소의 확산도(diffusivity)가 큰 하프늄 산화막 계열을 사용하는 경우 열화를 최소화 할 수 있다.
도 1f를 참조하면, 게이트 전극(320) 및 게이트 마스크(400)를 형성한다. 게이트 전극(320)은 전도성 실리콘막, 금속막, 전도성 금속 산화막, 전도성 금속 질화막 및 금속 실리사이드막으로 이루어진 그룹으로부터 선택된 적어도 하나의 도전체를 포함한다. 상기 전도성 실리콘막은 붕소(B), 인(P), 비소(As), 인듐(In) 또는 이들의 혼합물 등이 첨가된 실리콘막이며, 상기 금속막은 W, Mo, Ti, Ta, Al, Hf, Zr, Pt, Ru, Rd, Ni, Co 또는 이들의 혼합물로 형성된다. 상기 전도성 금속 산화막은 상기 금속막과 산소의 조합으로 형성되며, 상기 전도성 금속 질화막은 상기 금속막과 질소의 조합으로 형성된다. 또한 상기 금속 실리사이드막은 상기 금속막과 실리콘과의 조합으로 형성될 수 있다. 게이트 마스크(400)는 게이트를 패터닝 하기 위한 패터닝 마스크로, 절연체와 도전체 모두 사용될 수 있다.
도 1g를 참조하면, 게이트 마스크(400)를 패터닝하고 식각 공정을 진행하여 NMOS 영역(100)과 PMOS 영역(110)에 게이트 패턴을 형성한다. 상기 식각 공정은 건식과 습식 모두 적용 가능하다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 각각의 트랜지스터에 스페이서를 형성하는 단계, 층간 절연막을 형성하는 단계, 각각의 트랜지스터에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 더 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계, 및 상기 기판을 패키지 하는 단계를 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속 단계들은 본 발명이 모호하게 설명되는 것을 피하기 위하여 개략적으로 설명한다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 무산소 애싱 공정을 적용한 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 일 실시예의 제조 방법에서 설명한 바와 동일한 공정을 수행하여 NMOS 영역(100)과 PMOS 영역(110)을 형성하고, 계면막(interfacial layer, 120) 및 게이트 유전막(150)을 형성한다. 계면막(120)과 게이트 유전막(150) 사이에 실리콘 산화막(미도시)을 추가로 형성 할 수 있으며, 계면막(120)은 생략 가능하다. 또한 게이트 유전막(150)은 단일막 또는 적층 형태로 구현될 수 있으며, 고유전율 유전막도 적용 가능하다. 고유전율 유전막을 적용할 경우 일 실시예에서 설명한 고유전율 산화막들을 적용할 수 있다. 이후 그림에서는 도시하지 않았으나 PDA-1 공정을 진행할 수 있다.
도 2b를 참조하면, 게이트 유전막(150) 상에 도전막(300)을 형성한다. 도전 막(300)은 200Å 이하의 두께로 형성하며, NMOS 영역(100)의 도전막(300)을 남기고 PMOS 영역(110)의 도전막(300)을 제거할 경우 일함수(work function)가 4.0~4.4eV 근처의 전도성 금속을 선정하고, PMOS 영역(110)의 도전막(300)을 남기고 NMOS 영역(100)의 도전막(300)을 제거할 경우 4.8~5.1eV 근처의 전도성 금속을 선정한다. 상기 전도성 금속은 W, Mo, Ti, Ta, Al, Hf, Zr, Pt, Ru, Rd, Ni, Co 또는 이들의 혼합물로 형성된 금속막, 이들의 전도성 금속 산화막, 이들의 전도성 금속 질화막 및 이들의 금속 실리사이드막으로 형성된 그룹으로부터 선택된 적어도 하나의 도전체를 포함한다.
도 2c를 참조하면, 도전막(300) 상에 포토레지스트(200)를 코팅하고 노광(exposure) 및 현상(develop) 공정을 진행하여 마스크 패턴을 형성한다. 형성된 포토레지스트(200)를 마스크 패턴으로 하여 NMOS 영역(100)의 도전막(300)을 선택적으로 식각한다. 상기 식각 공정 진행 후 NMOS 영역(100)에는 게이트 유전막(150) 만이 형성되었고, PMOS 영역(110)에는 게이트 유전막(150)과 상부에 도전막(300)의 적층 구조가 형성되어 있게 된다. 게이트 유전막(150)에 고유전율 유전막인 하프늄 산화막을 적용하였을 경우, NMOS 영역(100)에는 하프늄 산화막이, PMOS 영역(110)에는 하프늄 산화막과 도전막(300)의 적층구조가 형성된다. 그러나, 포토레지스트(200) 패턴 형성 시 NMOS 영역(100)을 상기 포토레지스트(100)로 가리고 PMOS(110) 영역을 노출하여 게이트 유전막(150)을 식각하면 NMOS 영역(100)에는 게이트 유전막(150)과 도전막(300)의 적층 구조가 형성되고, PMOS 영역(110)에는 게이트 유전막(150)만 형성할 수도 있다.
도 2d를 참조하면, 포토레지스트(200)의 하부 막질인 도전막(300) 식각 후 애싱 공정을 진행하여 포토레지스트(200)를 제거하고, 게이트 전극(320) 및 게이트 마스크(400)를 형성한다. 상기 애싱 공정은 반응가스로 산소가 포함되지 않은 수소, 질소, 암모니아, 헬륨 및 아르곤으로 이루어진 그룹으로부터 선택된 적어도 하나의 가스를 반응가스로 하여 플라즈마를 형성시키고, 상기 플라즈마에 의해서 포토레지스트(200)가 제거된다. 또한 상기 반응가스에 CF4 등의 불소를 포함하는 가스를 추가로 혼합하여 포토레지스트(200)의 제거율을 증가시킬 수 있다. 애싱 공정에서 산소를 사용하지 않기 때문에 게이트 유전막(150)은 두께 증가나 열화 없이 형성된다. 특히, 게이트 유전막(150)에 산소의 확산도(diffusivity)가 큰 하프늄 산화막 계열을 사용하는 경우 열화를 최소화 할 수 있다. 게이트 전극(320)은 전도성 실리콘막, 금속막, 전도성 금속 산화막, 전도성 금속 질화막 및 금속 실리사이드막으로 형성된 그룹으로부터 선택된 적어도 하나의 도전체를 포함한다. 상기 전도성 실리콘막은 붕소(B), 인(P), 비소(As), 인듐(In) 또는 이들의 혼합물이 첨가된 실리콘막이며, 상기 금속막은 W, Mo, Ti, Ta, Al, Hf, Zr, Pt, Ru, Rd, Ni, Co 또는 이들의 혼합물로 형성된다. 상기 전도성 금속 산화막은 상기 금속막과 산소의 조합으로 형성되며, 상기 전도성 금속 질화막은 상기 금속막과 질소의 조합으로 형성된다. 또한 상기 금속 실리사이드막은 상기 금속막과 실리콘과의 조합으로 형성될 수 있다. 듀얼 게이트를 구현하기 위해서 도전막(300)의 일함수가 4.0~4.4eV 근처인 전도성 금속을 사용하였을 경우 게이트 전극(320)은 4.8~5.1eV 근처인 도전체를 사 용할 수 있으며, 도전막(300)의 일함수가 4.8~5.1eV 근처인 전도성 금속을 사용하였을 경우 게이트 전극(320)은 4.0~4.4eV 근처인 도전체를 사용할 수 있다. 게이트 마스크(400)는 게이트를 패터닝 하기 위한 패터닝 마스크로, 절연막과 도전막 모두 사용될 수 있다.
도 2e를 참조하면, 게이트 마스크(400)를 패터닝하고 식각 공정을 진행하여 NMOS 영역(100)과 PMOS 영역(110)에 게이트 패턴을 형성한다. 상기 식각 공정은 건식과 습식 모두 적용 가능하다.
후속 공정은 도 1a 내지 도 1f를 참고하여 설명한 공정과 실질적으로 동일하게 진행될 수 있으므로 이에 대한 설명은 생략하도록 한다.
도 3a 내지 3d는 본 발명의 또 다른 실시예에 따른 무산소 애싱 공정을 적용한 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 다른 실시예의 제조 방법에서 설명한 바와 동일한 공정을 수행하여 NMOS 영역(100)과 PMOS 영역(110)을 형성하고, 계면막(interfacial layer, 120) 및 게이트 유전막(150)을 형성한다. 게이트 유전막(150) 상에 제1 층 도전막(310)과 제2 층 도전막(315)의 적층 구조로 이루어지는 다층 도전막(300)을 형성한다. 제1 층 도전막(310)은 200Å 이하의 두께로 형성한다. 제2 층 도전막(315)은 제1 층 도전막(310)과는 다른 물질로 형성하며, 제1 층 도전막(310)의 일함수(work function)를 변경(modulation)하는 역할을 수행한다. 제1 층 도전막(310)과 제2 층 도전막(315)은 W, Mo, Ti, Ta, Al, Hf, Zr, Pt, Ru, Rd, Ni, Co 또는 이들의 혼합물로 형성된 금속막, 이들의 전도성 금속 산화막, 이들의 전도성 금 속 질화막 및 이들의 금속 실리사이드막으로 형성된 그룹으로부터 선택된 도전체로 형성된다.
도 3b를 참조하면, 상부 도전막(315) 상에 포토레지스트(200)를 코팅하고 노광(exposure) 및 현상(develop) 공정을 진행하여 마스크 패턴을 형성한다. 형성된 포토레지스트(200)를 마스크 패턴으로 하여 NMOS 영역(100)의 상기 제2 층 도전막(315)을 선택적으로 식각한다. 식각 공정 진행 후 NMOS 영역(100)에는 제1 층 도전막(310)만이 남아있게 되고, PMOS 영역(110)에는 제1 층 도전막(310)과 제2 층 도전막(315)의 적층 구조가 형성된다. 게이트 유전막(150)에 고유전율 유전막인 하프늄 산화막을 적용하였을 경우, NMOS 영역(100)에는 하프늄 산화막과 제1 층 도전막(310)이, PMOS 영역(110)에는 하프늄 산화막, 제1 층 도전막(310), 제2 층 도전막(315)의 적층 구조가 형성된다. 그러나, 포토레지스트(200) 패턴 형성 시 NMOS 영역(100)을 상기 포토레지스트(100)로 가리고 PMOS(110) 영역을 노출하여 제2 층 도전막(315)을 식각하면 NMOS 영역(100)에는 하프늄 산화막, 제1 층 도전막(310), 제2 층 도전막(315)의 적층구조가 형성되고, PMOS 영역(110)에는 하프늄 산화막과 제1 층 도전막(310)의 적층구조를 형성할 수도 있다.
도 3c를 참조하면, 애싱 공정을 진행하여 포토레지스트(200)를 제거하고, 게이트 전극(320) 및 게이트 마스크(400)를 형성한다. 상기 애싱 공정은 반응가스로 산소가 포함되지 않은 수소, 질소, 암모니아, 헬륨 및 아르곤으로 이루어진 그룹으로부터 선택된 적어도 하나의 가스를 반응가스로 하여 플라즈마를 형성시키고, 상 기 플라즈마에 의해서 포토레지스트(200)가 제거된다. 또한 상기 반응가스에 CF4 등의 불소를 포함하는 가스를 추가로 혼합하여 포토레지스트(200)의 제거율을 증가시킬 수 있다. 애싱 공정에서 산소를 사용하지 않기 때문에 게이트 유전막(150)은 두께 증가나 열화 없이 형성된다. 특히, 게이트 유전막(150)에 산소의 확산도(diffusivity)가 큰 하프늄 산화막 계열을 사용하는 경우에도 열화를 최소화 할 수 있다. 게이트 전극(320)은 전도성 실리콘막, 금속막, 전도성 금속 산화막, 전도성 금속 질화막 및 금속 실리사이드막으로 이루어진 그룹으로부터 선택된 적어도 하나의 도전체를 포함한다. 상기 전도성 실리콘막은 붕소(B), 인(P), 비소(As), 인듐(In) 또는 이들의 혼합물이 첨가된 실리콘막이며, 상기 금속막은 W, Mo, Ti, Ta, Al, Hf, Zr, Pt, Ru, Rd, Ni, Co 또는 이들의 혼합물로 형성된다. 상기 전도성 금속 산화막은 상기 금속막과 산소의 조합으로 형성되며, 상기 전도성 금속 질화막은 상기 금속막과 질소의 조합으로 형성된다. 또한 상기 금속 실리사이드막은 상기 금속막과 실리콘과의 조합으로 형성될 수 있다. 게이트 마스크(400)는 게이트를 패터닝 하기 위한 패터닝 마스크로, 절연막과 도전막 모두 사용될 수 있다.
도 3d를 참조하면, 게이트 마스크(400)를 패터닝하고 식각 공정을 진행하여 NMOS 영역(100)과 PMOS 영역(110)에 게이트 패턴을 형성한다. 상기 식각 공정은 건식과 습식 모두 적용 가능하다.
후속 공정은 도 1a 내지 도 1f를 참고하여 설명한 공정과 실질적으로 동일하게 진행될 수 있으므로 이에 대한 설명은 생략하도록 한다.
도 4는 NMOS에서 본 발명의 일 실시예에 따른 게이트 유전막의 두께와 종래 기술에 따른 유전막의 두께를 비교하여 나타낸 결과이다. 게이트 유전막으로 NMOS에는 하프늄 산화막을 사용하였고, PMOS에는 하프늄 산화막과 알루미늄 산화막의 적층구조를 적용하였다. 게이트 유전막 형성 후 산소를 이용하여 애싱 공정을 진행할 경우 하프늄 산화막의 두께가 애싱 공정 진행 전 두께 대비 약 2.5Å 정도 증가하였으나, 산소를 이용하지 않고 질소 또는 질소와 CF4를 이용하여 애싱 공정을 진행할 경우 두께 증가가 0.5Å 이하로 산소를 이용한 공정 대비 현저히 개선됨을 확인하였다.
지금까지, 본 발명을 도면에 도시된 도면을 참고하여 본 발명의 실시예들을 설명하였으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 상세히 설명한 바와 같이 본 발명은 트랜지스터의 게이트 유전막 형성시 포토레지스트를 무산소 애싱(ashing) 공정을 적용하여 제거함으로써 게이트 유전막의 두께 증가와 신뢰성 및 누설특성 열화 문제를 방지할 수 있다.
또한, 트랜지스터의 게이트 전극 형성 시 포토레지스트를 무산소 애싱 공정을 적용하여 제거함으로써 게이트 유전막의 두께 증가와 신뢰성 및 누설특성 열화 문제를 방지할 수 있다.

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  25. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고,
    상기 고유전율막 상에 일함수가 4.0 내지 4.4eV인 하부층과, 일함수가 4.8 내지 5.1eV인 상부층을 포함하는 이층 도전막을 형성하고,
    상기 이층 도전막 상에 상기 NMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 상기 상부층을 식각하고,
    무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트패턴을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  26. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고,
    상기 고유전율막 상에 일함수가 4.8 내지 5.1eV인 하부층과, 일함수가 4.0 내지 4.4eV인 상부층을 포함하는 이층 도전막을 형성하고,
    상기 이층 도전막 상에 상기 PMOS 영역을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 상기 상부층을 식각하고,
    무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트패턴을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  27. 제 25항 또는 제 26항에 있어서,
    상기 고유전율막은 하프늄을 포함하는 유전막인 반도체 소자 제조 방법.
  28. 제 25항 또는 제 26항에 있어서,
    상기 반응가스는 수소, 질소, 암모니아, 헬륨 및 아르곤으로 이루어진 그룹으로부터 선택된 적어도 하나의 가스 또는 상기 선택된 적어도 하나의 가스에 불소 함유 가스를 더 포함하는 가스인 반도체 소자 제조 방법.
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