JP2001351987A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【課題】異なるゲート絶縁膜厚を搭載するプロセスにイ
ンジウムを効果的に注入することができる半導体装置の
製造方法を提供すること。 【解決手段】複数の異なるゲート絶縁膜厚を搭載すると
ともにＭＯＳＦＥＴの所定の領域にインジウムを用いて
Ｎチャンネル領域を形成した半導体装置の製造方法にお
いて、Ｐウェル領域及びインジウム以外の成分から成る
第１のＮチャンネル領域を形成する工程と、第１のゲー
ト絶縁膜を形成する工程と、前記第１のＮチャンネル領
域以外の所定領域の前記第１のゲート絶縁膜を除去する
工程と、前記第１のゲート絶縁膜を除去した領域内にＰ
ウェル領域及び前記インジウム成分を含む第２のＮチャ
ンネル領域を形成する工程と、前記第２のＮチャンネル
領域の表面に第２のゲート絶縁膜を形成する工程と、を
含むことを特徴とする。
ンジウムを効果的に注入することができる半導体装置の
製造方法を提供すること。 【解決手段】複数の異なるゲート絶縁膜厚を搭載すると
ともにＭＯＳＦＥＴの所定の領域にインジウムを用いて
Ｎチャンネル領域を形成した半導体装置の製造方法にお
いて、Ｐウェル領域及びインジウム以外の成分から成る
第１のＮチャンネル領域を形成する工程と、第１のゲー
ト絶縁膜を形成する工程と、前記第１のＮチャンネル領
域以外の所定領域の前記第１のゲート絶縁膜を除去する
工程と、前記第１のゲート絶縁膜を除去した領域内にＰ
ウェル領域及び前記インジウム成分を含む第２のＮチャ
ンネル領域を形成する工程と、前記第２のＮチャンネル
領域の表面に第２のゲート絶縁膜を形成する工程と、を
含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】複数の異なるゲート絶縁膜厚
を搭載するとともにＭＯＳＦＥＴの所定の領域にインジ
ウムを用いてＮチャンネル領域を形成した半導体装置の
製造方法に関し、特に、インジウムを効果的に注入する
ことができる半導体装置の製造方法に関する。
を搭載するとともにＭＯＳＦＥＴの所定の領域にインジ
ウムを用いてＮチャンネル領域を形成した半導体装置の
製造方法に関し、特に、インジウムを効果的に注入する
ことができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ(Metal Oxide Semiconduct
or Field Effect Transistor)の微細化に伴って、０．
１μｍ以下のような超微細デバイスを形成する必要性が
生じている。それに従って、短チャンネル効果や逆短チ
ャンネル効果といった微細化につれて顕著に現れる短チ
ャンネル特性劣化を如何に抑えるかが問題となってい
る。逆短チャンネル効果はチャンネル不純物濃度が拡散
によって再分布を起こすことによって現れる。このた
め、ＮＭＯＳＦＥＴでは、チャンネル不純物を不純物再
分布量の大きいボロンから、原子量が大きく拡散量の少
なくて不純物再分布量の小さいインジウムのような元素
に代替されている。
or Field Effect Transistor)の微細化に伴って、０．
１μｍ以下のような超微細デバイスを形成する必要性が
生じている。それに従って、短チャンネル効果や逆短チ
ャンネル効果といった微細化につれて顕著に現れる短チ
ャンネル特性劣化を如何に抑えるかが問題となってい
る。逆短チャンネル効果はチャンネル不純物濃度が拡散
によって再分布を起こすことによって現れる。このた
め、ＮＭＯＳＦＥＴでは、チャンネル不純物を不純物再
分布量の大きいボロンから、原子量が大きく拡散量の少
なくて不純物再分布量の小さいインジウムのような元素
に代替されている。
【０００３】一方、ＭＯＳＦＥＴの微細化と同時に、一
つの半導体チップ上にコア用ＭＯＳＦＥＴ、低消費電力
用ＭＯＳＦＥＴ、周辺入出力回路用ＭＯＳＦＥＴ、高速
ＳＲＡＭ（Static Random Access Memory）用高密度Ｍ
ＯＳＦＥＴといった、ゲート絶縁膜厚の異なる多様のＭ
ＯＳＦＥＴを搭載するＳＯＣ（System On a Chip）プロ
セスが必要となっている。異なるゲート絶縁膜厚を形成
するために、例えば、Ｉ／Ｏ(Input-Output)用ＭＯＳＦ
ＥＴのゲート絶縁膜は熱酸化法といった酸化炉を用いた
方法で形成し、コア用ＭＯＳＦＥＴはＲＴＰ（Rapid Th
ermal Process）法で形成するといった手法が用いられ
ている。ここで、ＲＴＰ法の一例として、ＮＨ3ガスを
用いて所定の温度（例えば、８００℃）で所定時間（例
えば、１分間）アニ−ル処理する方法がある。
つの半導体チップ上にコア用ＭＯＳＦＥＴ、低消費電力
用ＭＯＳＦＥＴ、周辺入出力回路用ＭＯＳＦＥＴ、高速
ＳＲＡＭ（Static Random Access Memory）用高密度Ｍ
ＯＳＦＥＴといった、ゲート絶縁膜厚の異なる多様のＭ
ＯＳＦＥＴを搭載するＳＯＣ（System On a Chip）プロ
セスが必要となっている。異なるゲート絶縁膜厚を形成
するために、例えば、Ｉ／Ｏ(Input-Output)用ＭＯＳＦ
ＥＴのゲート絶縁膜は熱酸化法といった酸化炉を用いた
方法で形成し、コア用ＭＯＳＦＥＴはＲＴＰ（Rapid Th
ermal Process）法で形成するといった手法が用いられ
ている。ここで、ＲＴＰ法の一例として、ＮＨ3ガスを
用いて所定の温度（例えば、８００℃）で所定時間（例
えば、１分間）アニ−ル処理する方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、インジ
ウムは、熱酸化法でゲート絶縁膜を形成するときに、チ
ャンネル領域からゲート絶縁膜中に吸い出されやすいと
いった特性がある。よって、せっかくイオン注入しても
インジウムの効果が低減してしまうという問題が発生す
る。
ウムは、熱酸化法でゲート絶縁膜を形成するときに、チ
ャンネル領域からゲート絶縁膜中に吸い出されやすいと
いった特性がある。よって、せっかくイオン注入しても
インジウムの効果が低減してしまうという問題が発生す
る。
【０００５】本発明の目的は、０．１μｍ以下のような
微細デバイスを、インジウムを用いて形成するととも
に、異なるゲート絶縁膜厚を搭載するプロセスにインジ
ウムを効果的に注入することができる半導体装置の製造
方法を提供することである。
微細デバイスを、インジウムを用いて形成するととも
に、異なるゲート絶縁膜厚を搭載するプロセスにインジ
ウムを効果的に注入することができる半導体装置の製造
方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の第１の視点にお
いては、複数の異なるゲート絶縁膜厚を搭載するととも
にＭＯＳＦＥＴの所定の領域にインジウムを用いてＮチ
ャンネル領域を形成した半導体装置の製造方法におい
て、（１）素子分離領域を形成したＰ型シリコン基板上
の所定の領域に第１のレジストマスクを形成してＰウェ
ル領域を形成した後、このＰウェル領域上にインジウム
以外の成分から成る第１のＮチャンネル領域を形成する
第１工程と、（２）前記第１のレジストマスクを除去し
た後、基板表面に第１のゲート絶縁膜を形成する第２工
程と、（３）前記第１のゲート絶縁膜を形成した後、前
記第１のＮチャンネル領域以外の所定領域上に第２のレ
ジストマスクを形成して前記第１のゲート絶縁膜を部分
的に除去する第３工程と、（４）前記第１のゲート絶縁
膜を部分的に除去した領域内にＰウェル領域を形成した
後、このＰウェル領域上に前記インジウム成分を含む第
２のＮチャンネル領域を形成する第４工程と、（５）前
記第２のレジストマスクを除去した後、前記第２のＮチ
ャンネル領域の表面に第２のゲート絶縁膜を形成する第
５工程と、を含むことを特徴とする。
いては、複数の異なるゲート絶縁膜厚を搭載するととも
にＭＯＳＦＥＴの所定の領域にインジウムを用いてＮチ
ャンネル領域を形成した半導体装置の製造方法におい
て、（１）素子分離領域を形成したＰ型シリコン基板上
の所定の領域に第１のレジストマスクを形成してＰウェ
ル領域を形成した後、このＰウェル領域上にインジウム
以外の成分から成る第１のＮチャンネル領域を形成する
第１工程と、（２）前記第１のレジストマスクを除去し
た後、基板表面に第１のゲート絶縁膜を形成する第２工
程と、（３）前記第１のゲート絶縁膜を形成した後、前
記第１のＮチャンネル領域以外の所定領域上に第２のレ
ジストマスクを形成して前記第１のゲート絶縁膜を部分
的に除去する第３工程と、（４）前記第１のゲート絶縁
膜を部分的に除去した領域内にＰウェル領域を形成した
後、このＰウェル領域上に前記インジウム成分を含む第
２のＮチャンネル領域を形成する第４工程と、（５）前
記第２のレジストマスクを除去した後、前記第２のＮチ
ャンネル領域の表面に第２のゲート絶縁膜を形成する第
５工程と、を含むことを特徴とする。
【０００７】また、前記半導体装置の製造方法におい
て、前記第２のゲート絶縁膜の膜厚は、前記第１のゲー
ト絶縁膜の膜厚より薄いことが好ましい。
て、前記第２のゲート絶縁膜の膜厚は、前記第１のゲー
ト絶縁膜の膜厚より薄いことが好ましい。
【０００８】また、前記半導体装置の製造方法におい
て、前記第２のゲート絶縁膜は、ＲＴＰ法で形成される
ことが好ましい。
て、前記第２のゲート絶縁膜は、ＲＴＰ法で形成される
ことが好ましい。
【０００９】本発明の第２の視点においては、複数の異
なるゲート絶縁膜厚を搭載するとともにＭＯＳＦＥＴの
所定の領域にインジウムを用いてＮチャンネル領域を形
成した半導体装置の製造方法において、（１）素子分離
領域を形成したＰ型シリコン基板上の所定の領域に第１
のレジストマスクを形成してＰウェル領域を形成した
後、このＰウェル領域上にインジウム以外の成分から成
る第１のＮチャンネル領域を形成する第１工程と、
（２）前記第１のレジストマスクを除去した後、基板表
面に第１のゲート絶縁膜を形成する第２工程と、（３）
前記ゲート絶縁膜を形成した後、前記第１のＮチャンネ
ル領域以外の所定領域上に第２のレジストマスクを形成
し、前記ゲート絶縁膜をスルー絶縁膜として前記第１の
Ｎチャンネル領域以外の所定領域にＰウェル領域を形成
した後、このＰウェル領域上にインジウム成分を含む第
２のＮチャンネル領域を形成する第３工程と、（４）前
記第２のＮチャンネル領域上のゲート絶縁膜を表面から
薄く除去する第４工程と、を含むことを特徴とする。
なるゲート絶縁膜厚を搭載するとともにＭＯＳＦＥＴの
所定の領域にインジウムを用いてＮチャンネル領域を形
成した半導体装置の製造方法において、（１）素子分離
領域を形成したＰ型シリコン基板上の所定の領域に第１
のレジストマスクを形成してＰウェル領域を形成した
後、このＰウェル領域上にインジウム以外の成分から成
る第１のＮチャンネル領域を形成する第１工程と、
（２）前記第１のレジストマスクを除去した後、基板表
面に第１のゲート絶縁膜を形成する第２工程と、（３）
前記ゲート絶縁膜を形成した後、前記第１のＮチャンネ
ル領域以外の所定領域上に第２のレジストマスクを形成
し、前記ゲート絶縁膜をスルー絶縁膜として前記第１の
Ｎチャンネル領域以外の所定領域にＰウェル領域を形成
した後、このＰウェル領域上にインジウム成分を含む第
２のＮチャンネル領域を形成する第３工程と、（４）前
記第２のＮチャンネル領域上のゲート絶縁膜を表面から
薄く除去する第４工程と、を含むことを特徴とする。
【００１０】また、前記半導体装置の製造方法におい
て、前記第２のＮチャンネル領域上のゲート絶縁膜の膜
厚は、２０Å以下であることが好ましい。
て、前記第２のＮチャンネル領域上のゲート絶縁膜の膜
厚は、２０Å以下であることが好ましい。
【００１１】
【発明の実施の形態】複数の異なるゲート絶縁膜厚を搭
載するとともにＭＯＳＦＥＴの所定の領域にインジウム
を用いてＮチャンネル領域を形成した半導体装置の製造
方法において、（１）素子分離領域を形成したＰ型シリ
コン基板上の所定の領域に第１のレジストマスクを形成
してＰウェル領域を形成した後、このＰウェル領域上に
インジウム以外の成分から成る第１のＮチャンネル領域
を形成する第１工程と、（２）前記第１のレジストマス
クを除去した後、基板表面に第１のゲート絶縁膜を形成
する第２工程と、（３）前記第１のゲート絶縁膜を形成
した後、前記第１のＮチャンネル領域以外の所定領域上
に第２のレジストマスクを形成して前記第１のゲート絶
縁膜を部分的に除去する第３工程と、（４）前記第１の
ゲート絶縁膜を部分的に除去した領域内にＰウェル領域
を形成した後、このＰウェル領域上に前記インジウム成
分を含む第２のＮチャンネル領域を形成する第４工程
と、（５）前記第２のレジストマスクを除去した後、前
記第２のＮチャンネル領域の表面に第２のゲート絶縁膜
を形成する第５工程と、を含むことによって、ゲート絶
縁膜中にインジウムが吸い出されることを最小限にし、
インジウムの効果が低減することを防ぐことができる。
載するとともにＭＯＳＦＥＴの所定の領域にインジウム
を用いてＮチャンネル領域を形成した半導体装置の製造
方法において、（１）素子分離領域を形成したＰ型シリ
コン基板上の所定の領域に第１のレジストマスクを形成
してＰウェル領域を形成した後、このＰウェル領域上に
インジウム以外の成分から成る第１のＮチャンネル領域
を形成する第１工程と、（２）前記第１のレジストマス
クを除去した後、基板表面に第１のゲート絶縁膜を形成
する第２工程と、（３）前記第１のゲート絶縁膜を形成
した後、前記第１のＮチャンネル領域以外の所定領域上
に第２のレジストマスクを形成して前記第１のゲート絶
縁膜を部分的に除去する第３工程と、（４）前記第１の
ゲート絶縁膜を部分的に除去した領域内にＰウェル領域
を形成した後、このＰウェル領域上に前記インジウム成
分を含む第２のＮチャンネル領域を形成する第４工程
と、（５）前記第２のレジストマスクを除去した後、前
記第２のＮチャンネル領域の表面に第２のゲート絶縁膜
を形成する第５工程と、を含むことによって、ゲート絶
縁膜中にインジウムが吸い出されることを最小限にし、
インジウムの効果が低減することを防ぐことができる。
【００１２】
【実施例】０．１μｍデザインルールで電源電圧Ｖｄｄ
＝１．２Ｖで駆動されるＮチャンネルＭＯＳＦＥＴ(Met
al Oxide Semiconductor Field Effect Transistor)を
コア用ＮＭＯＳＦＥＴとして、周辺Ｉ／Ｏ(Input-Outpu
t)用ＮＭＯＳＦＥＴと複数のゲート絶縁膜厚を持つＮＭ
ＯＳＦＥＴを搭載するデバイスを例に図面を用いて説明
する。図１及び図２は、本発明の実施例１に係る半導体
装置の製造方法の工程を模式的に示した部分断面図であ
る。
＝１．２Ｖで駆動されるＮチャンネルＭＯＳＦＥＴ(Met
al Oxide Semiconductor Field Effect Transistor)を
コア用ＮＭＯＳＦＥＴとして、周辺Ｉ／Ｏ(Input-Outpu
t)用ＮＭＯＳＦＥＴと複数のゲート絶縁膜厚を持つＮＭ
ＯＳＦＥＴを搭載するデバイスを例に図面を用いて説明
する。図１及び図２は、本発明の実施例１に係る半導体
装置の製造方法の工程を模式的に示した部分断面図であ
る。
【００１３】まず、従来のプロセスに従い、Ｐ型シリコ
ン基板１に素子分離領域２を形成する（図１（Ａ）参
照）。
ン基板１に素子分離領域２を形成する（図１（Ａ）参
照）。
【００１４】次に、フォトレジストでパターニングし
（レジストマスク１０形成）、Ｉ／Ｏ用ＮＭＯＳＦＥＴ
形成領域にボロンなどのＰ型不純物２×１０1 ３／ｃｍ2
を１５０ｋｅＶでイオン注入し、Ｐウェル領域３を形成
し、ボロンなどのＰ型不純物１×１０13／ｃｍ2を３０
ｋｅＶでイオン注入し、Ｎチャンネル領域４を形成する
（図１（Ｂ）参照）。
（レジストマスク１０形成）、Ｉ／Ｏ用ＮＭＯＳＦＥＴ
形成領域にボロンなどのＰ型不純物２×１０1 ３／ｃｍ2
を１５０ｋｅＶでイオン注入し、Ｐウェル領域３を形成
し、ボロンなどのＰ型不純物１×１０13／ｃｍ2を３０
ｋｅＶでイオン注入し、Ｎチャンネル領域４を形成する
（図１（Ｂ）参照）。
【００１５】次に、レジストマスク１０を剥離して表面
を洗浄した後、熱酸化法により、全面にＩ／Ｏ用となる
厚膜ゲート絶縁膜５を厚さ２６Å形成する（図１（Ｃ）
参照）。
を洗浄した後、熱酸化法により、全面にＩ／Ｏ用となる
厚膜ゲート絶縁膜５を厚さ２６Å形成する（図１（Ｃ）
参照）。
【００１６】次に、フォトレジストでパターニングし
（レジストマスク２０形成）、コア用ＮＭＯＳＦＥＴ形
成領域上のゲート絶縁膜をウェットエッチ法で除去する
（図１（Ｄ）参照）。
（レジストマスク２０形成）、コア用ＮＭＯＳＦＥＴ形
成領域上のゲート絶縁膜をウェットエッチ法で除去する
（図１（Ｄ）参照）。
【００１７】続けて、ボロンなどのＰ型不純物２×１０
13／ｃｍ2を１５０ｋｅＶでイオン注入し、Ｐウェル領
域６を形成し、更にインジウムのＰ型不純物１×１０13
／ｃｍ2を１５０ｋｅＶでイオン注入し、Ｎチャンネル
領域７を形成する（図２（Ｅ）参照）。
13／ｃｍ2を１５０ｋｅＶでイオン注入し、Ｐウェル領
域６を形成し、更にインジウムのＰ型不純物１×１０13
／ｃｍ2を１５０ｋｅＶでイオン注入し、Ｎチャンネル
領域７を形成する（図２（Ｅ）参照）。
【００１８】次に、レジストマスク２０を剥離して表面
を洗浄した後、ＲＴＰ（Rapid Thermal Process）法で
全面にゲート絶縁膜８を厚さ１６Å形成する。従ってＩ
／Ｏ用ＮＭＯＳＦＥＴ領域ではゲート絶縁膜５が厚く、
コア用ＮＭＯＳＦＥＴ領域ではゲート絶縁膜８が薄くな
るように、異なるゲート絶縁膜厚を持つＮＭＯＳＦＥＴ
を形成できる（図２（Ｆ）参照）。
を洗浄した後、ＲＴＰ（Rapid Thermal Process）法で
全面にゲート絶縁膜８を厚さ１６Å形成する。従ってＩ
／Ｏ用ＮＭＯＳＦＥＴ領域ではゲート絶縁膜５が厚く、
コア用ＮＭＯＳＦＥＴ領域ではゲート絶縁膜８が薄くな
るように、異なるゲート絶縁膜厚を持つＮＭＯＳＦＥＴ
を形成できる（図２（Ｆ）参照）。
【００１９】次に、ＣＶＤ（Chemical Vapor Depositio
n）法でポリシリコンなどのゲート電極９を厚さ約１５
００Å形成する（図２（Ｇ）参照）。
n）法でポリシリコンなどのゲート電極９を厚さ約１５
００Å形成する（図２（Ｇ）参照）。
【００２０】以降のプロセスは従来と同じであり、Ｐチ
ャンネルについても同様である。
ャンネルについても同様である。
【００２１】コア用ＭＯＳＦＥＴとＩ／Ｏ用ＭＯＳＦＥ
Ｔといった異なるゲート絶縁膜厚を搭載するＭＯＳＦＥ
Ｔにインジウムを用いてＮチャンネル領域を形成するに
あたり、熱酸化法によるＩ／Ｏ用ゲート絶縁膜形成後に
コア用ＮＭＯＳＦＥＴ領域にインジウムをイオン注入す
ることで、インジウムがＩ／Ｏ用ゲート絶縁膜へ吸い出
されることがなく、インジウムを用いた効果が低減する
ことを防ぐことができる。
Ｔといった異なるゲート絶縁膜厚を搭載するＭＯＳＦＥ
Ｔにインジウムを用いてＮチャンネル領域を形成するに
あたり、熱酸化法によるＩ／Ｏ用ゲート絶縁膜形成後に
コア用ＮＭＯＳＦＥＴ領域にインジウムをイオン注入す
ることで、インジウムがＩ／Ｏ用ゲート絶縁膜へ吸い出
されることがなく、インジウムを用いた効果が低減する
ことを防ぐことができる。
【００２２】つまり、図１（Ｃ）のゲート絶縁膜５を形
成した後にインジウムをイオン注入することによって、
熱酸化プロセスによってゲート絶縁膜５中にインジウム
が吸い出されることがない。よって、インジウムの効果
が低減することが防げる。
成した後にインジウムをイオン注入することによって、
熱酸化プロセスによってゲート絶縁膜５中にインジウム
が吸い出されることがない。よって、インジウムの効果
が低減することが防げる。
【００２３】次に、他の実施例を図面を用いて説明す
る。ここでは、ゲート絶縁膜厚の異なるコア用ＮＭＯＳ
ＦＥＴとＩ／Ｏ用ＮＭＯＳＦＥＴを搭載したＮＭＯＳＦ
ＥＴを例に説明する。図３及び図４は、本発明の実施例
２に係る半導体装置の製造方法の工程を模式的に示した
部分断面図である。
る。ここでは、ゲート絶縁膜厚の異なるコア用ＮＭＯＳ
ＦＥＴとＩ／Ｏ用ＮＭＯＳＦＥＴを搭載したＮＭＯＳＦ
ＥＴを例に説明する。図３及び図４は、本発明の実施例
２に係る半導体装置の製造方法の工程を模式的に示した
部分断面図である。
【００２４】まず、従来のプロセスに従い、Ｐ型シリコ
ン基板１に素子分離領域２を形成する（図３（Ａ）参
照）。
ン基板１に素子分離領域２を形成する（図３（Ａ）参
照）。
【００２５】次に、フォトレジストでパターニングし
（レジストマスク１０形成）、Ｉ／Ｏ用ＮＭＯＳＦＥＴ
形成領域にボロンなどのＰ型不純物２×１０1 ３／ｃｍ2
を１５０ｋｅＶでイオン注入し、Ｐウェル領域３を形成
し、ボロンなどのＰ型不純物１×１０13／ｃｍ2を３０
ｋｅＶでイオン注入し、その後Ｎチャンネル領域４を形
成する（図３（Ｂ）参照）。
（レジストマスク１０形成）、Ｉ／Ｏ用ＮＭＯＳＦＥＴ
形成領域にボロンなどのＰ型不純物２×１０1 ３／ｃｍ2
を１５０ｋｅＶでイオン注入し、Ｐウェル領域３を形成
し、ボロンなどのＰ型不純物１×１０13／ｃｍ2を３０
ｋｅＶでイオン注入し、その後Ｎチャンネル領域４を形
成する（図３（Ｂ）参照）。
【００２６】次に、レジストマスクを剥離して表面を洗
浄した後、熱酸化法により、全面にＩ／Ｏ用となる厚膜
ゲート絶縁膜５を厚さ２６Å形成する（図３（Ｃ）参
照）。ここまでは、実施例１と同様である。
浄した後、熱酸化法により、全面にＩ／Ｏ用となる厚膜
ゲート絶縁膜５を厚さ２６Å形成する（図３（Ｃ）参
照）。ここまでは、実施例１と同様である。
【００２７】次に、フォトレジストでパターニングし
（レジストマスク２０形成）、コア用ＮＭＯＳＦＥＴを
形成する際に形成した際のゲート絶縁膜５をスルー絶縁
膜として利用して、ボロンなどのＰ型不純物２×１０13
／ｃｍ2を１５０ｋｅＶでイオン注入し、Ｐウェル領域
６を形成し、インジウム１×１０13／ｃｍ2を１５０ｋ
ｅＶでイオン注入し、Ｎチャンネル領域７を形成する
（図３（Ｄ）参照）。このようにゲート絶縁膜５をスル
ー絶縁膜として活用することにより、イオン注入装置内
での金属汚染からデバイス表面を保護できるといった利
点がある。
（レジストマスク２０形成）、コア用ＮＭＯＳＦＥＴを
形成する際に形成した際のゲート絶縁膜５をスルー絶縁
膜として利用して、ボロンなどのＰ型不純物２×１０13
／ｃｍ2を１５０ｋｅＶでイオン注入し、Ｐウェル領域
６を形成し、インジウム１×１０13／ｃｍ2を１５０ｋ
ｅＶでイオン注入し、Ｎチャンネル領域７を形成する
（図３（Ｄ）参照）。このようにゲート絶縁膜５をスル
ー絶縁膜として活用することにより、イオン注入装置内
での金属汚染からデバイス表面を保護できるといった利
点がある。
【００２８】次に、レジストマスクを残したまま、コア
用ＮＭＯＳＦＥＴ形成領域上のゲート絶縁膜５をウェッ
トエッチ法で部分的に薄く除去する（図４（Ｅ）参
照）。
用ＮＭＯＳＦＥＴ形成領域上のゲート絶縁膜５をウェッ
トエッチ法で部分的に薄く除去する（図４（Ｅ）参
照）。
【００２９】次に、レジストマスクを除去して全面を洗
浄した後（図４（Ｆ）参照）、実施例１と同様に、ＣＶ
Ｄ（Chemical Vapor Deposition）法でポリシリコンな
どのゲート電極９を厚さ約１５００Å形成する（図４
（Ｇ）参照）。以降のプロセスは従来と同じであり、Ｐ
チャンネルについても同様である。
浄した後（図４（Ｆ）参照）、実施例１と同様に、ＣＶ
Ｄ（Chemical Vapor Deposition）法でポリシリコンな
どのゲート電極９を厚さ約１５００Å形成する（図４
（Ｇ）参照）。以降のプロセスは従来と同じであり、Ｐ
チャンネルについても同様である。
【００３０】本実施例２においては、コア用ＭＯＳＦＥ
ＴとＩ／Ｏ用ＭＯＳＦＥＴといった異なるゲート絶縁膜
厚を搭載するＭＯＳＦＥＴにインジウムを用いてＮチャ
ンネル領域を形成するにあたり、熱酸化法によるＩ／Ｏ
用ゲート絶縁膜形成後に、ゲート絶縁膜をスルー絶縁膜
として利用して、コア用ＮＭＯＳＦＥＴ領域にインジウ
ムをイオン注入することで、インジウムがＩ／Ｏ用ゲー
ト絶縁膜へ吸い出されることがなく、インジウムを用い
た効果が低減することを防ぐことができるとともに、イ
オン注入装置内での金属汚染からデバイス表面を保護で
きる。
ＴとＩ／Ｏ用ＭＯＳＦＥＴといった異なるゲート絶縁膜
厚を搭載するＭＯＳＦＥＴにインジウムを用いてＮチャ
ンネル領域を形成するにあたり、熱酸化法によるＩ／Ｏ
用ゲート絶縁膜形成後に、ゲート絶縁膜をスルー絶縁膜
として利用して、コア用ＮＭＯＳＦＥＴ領域にインジウ
ムをイオン注入することで、インジウムがＩ／Ｏ用ゲー
ト絶縁膜へ吸い出されることがなく、インジウムを用い
た効果が低減することを防ぐことができるとともに、イ
オン注入装置内での金属汚染からデバイス表面を保護で
きる。
【００３１】つまり、図３（Ｄ）のゲート絶縁膜５を形
成した後にゲート絶縁膜を介してインジウムをイオン注
入することによって、熱酸化プロセスによるゲート絶縁
膜中にインジウムが吸い出されることがない。よって、
インジウムの効果が低減することが防げる。
成した後にゲート絶縁膜を介してインジウムをイオン注
入することによって、熱酸化プロセスによるゲート絶縁
膜中にインジウムが吸い出されることがない。よって、
インジウムの効果が低減することが防げる。
【００３２】次に、本発明の実施例を従来のプロセスと
比較して図面を用いて説明する。ここでは、従来例とし
てＩ／Ｏ用ＮＭＯＳＦＥＴとコア用ＮＭＯＳＦＥＴとい
った異なるゲート絶縁膜厚を搭載するプロセスを例にす
る。図５は、従来の一例に係る半導体装置の製造方法の
プロセスを模式的に示した断面図である。
比較して図面を用いて説明する。ここでは、従来例とし
てＩ／Ｏ用ＮＭＯＳＦＥＴとコア用ＮＭＯＳＦＥＴとい
った異なるゲート絶縁膜厚を搭載するプロセスを例にす
る。図５は、従来の一例に係る半導体装置の製造方法の
プロセスを模式的に示した断面図である。
【００３３】従来においては、２回のフォトレジストに
よってＩ／Ｏ用ＮＮＭＯＳＦＥＴのＰウェル領域１０３
とＮチャンネル領域１０４、コア用ＮＮＭＯＳＦＥＴの
Ｐウェル領域１０６とインジウムＮチャンネル領域１０
７を形成していた（図５（Ａ）参照）。
よってＩ／Ｏ用ＮＮＭＯＳＦＥＴのＰウェル領域１０３
とＮチャンネル領域１０４、コア用ＮＮＭＯＳＦＥＴの
Ｐウェル領域１０６とインジウムＮチャンネル領域１０
７を形成していた（図５（Ａ）参照）。
【００３４】次に、シリコン基板上全面に熱酸化法によ
るＩ／Ｏ用となる厚いゲート絶縁膜１０５を厚さ２６Å
形成する（図５（Ｂ）参照）。この際、インジウムＮチ
ャンネル領域中のインジウムがゲート絶縁膜に吸い出さ
れてしまい、インジウムのチャンネル濃度が減少し、イ
ンジウムＮチャンネル領域におけるインジウムの効果が
少なくなっている。
るＩ／Ｏ用となる厚いゲート絶縁膜１０５を厚さ２６Å
形成する（図５（Ｂ）参照）。この際、インジウムＮチ
ャンネル領域中のインジウムがゲート絶縁膜に吸い出さ
れてしまい、インジウムのチャンネル濃度が減少し、イ
ンジウムＮチャンネル領域におけるインジウムの効果が
少なくなっている。
【００３５】次に、フォトレジストでパターニングして
（レジストマスク１１０）、コア用ＮＮＭＯＳＦＥＴ領
域のゲート絶縁膜をウェットエッチで除去する（図５
（Ｃ）参照）。
（レジストマスク１１０）、コア用ＮＮＭＯＳＦＥＴ領
域のゲート絶縁膜をウェットエッチで除去する（図５
（Ｃ）参照）。
【００３６】レジストマスク１１０を剥離した後、全面
にＲＴＰ法により薄いゲート絶縁膜１０８を１６Å形成
する（図５（Ｄ）参照）。これにより、コア用ＮＭＯＳ
ＦＥＴ領域では薄膜のゲート絶縁膜１６Åが形成され、
Ｉ／Ｏ用ＮＭＯＳＦＥＴ領域では厚膜のゲート絶縁膜１
０５が形成されている。
にＲＴＰ法により薄いゲート絶縁膜１０８を１６Å形成
する（図５（Ｄ）参照）。これにより、コア用ＮＭＯＳ
ＦＥＴ領域では薄膜のゲート絶縁膜１６Åが形成され、
Ｉ／Ｏ用ＮＭＯＳＦＥＴ領域では厚膜のゲート絶縁膜１
０５が形成されている。
【００３７】次に、ゲート電極となるポリシリコン層１
０９をＣＶＤで堆積し（図５（Ｅ）参照）、以降のプロ
セスは本発明の実施例と同じである。
０９をＣＶＤで堆積し（図５（Ｅ）参照）、以降のプロ
セスは本発明の実施例と同じである。
【００３８】以上、従来の方法では、図５（Ｂ）で示し
たゲート絶縁膜１０５を炉などを用いた熱酸化法で形成
する際にインジウムＮチャンネル領域１０７におけるイ
ンジウムがゲート絶縁膜１０５に吸い出されてしまう。
従ってインジウムＮチャンネル領域１０７におけるイン
ジウムのチャンネル濃度が減少し、インジウムの効果が
少なくなっている。
たゲート絶縁膜１０５を炉などを用いた熱酸化法で形成
する際にインジウムＮチャンネル領域１０７におけるイ
ンジウムがゲート絶縁膜１０５に吸い出されてしまう。
従ってインジウムＮチャンネル領域１０７におけるイン
ジウムのチャンネル濃度が減少し、インジウムの効果が
少なくなっている。
【００３９】一方、本発明の実施例１では、ゲート絶縁
膜５を形成した後にインジウムを注入しているので（図
１（Ｄ）から図２（Ｅ）へのプロセスを参照）、酸化炉
でゲート絶縁膜を形成する際（図１（Ｃ）参照）にもイ
ンジウムが存在しないためゲート絶縁膜中に吸い出され
ることはない。実施例２でも同様である。
膜５を形成した後にインジウムを注入しているので（図
１（Ｄ）から図２（Ｅ）へのプロセスを参照）、酸化炉
でゲート絶縁膜を形成する際（図１（Ｃ）参照）にもイ
ンジウムが存在しないためゲート絶縁膜中に吸い出され
ることはない。実施例２でも同様である。
【００４０】
【発明の効果】本発明よれば、コア用ＭＯＳＦＥＴとＩ
／Ｏ用ＭＯＳＦＥＴといった異なるゲート絶縁膜厚を搭
載するＭＯＳＦＥＴにインジウムを用いてＮチャンネル
領域を形成するにあたり、熱酸化法によるＩ／Ｏ用ゲー
ト絶縁膜形成後にコア用ＮＭＯＳＦＥＴ領域にインジウ
ムをイオン注入することで、インジウムがＩ／Ｏ用ゲー
ト絶縁膜へ吸い出されることがなく、インジウムを用い
た効果が低減することを防ぐことができる。
／Ｏ用ＭＯＳＦＥＴといった異なるゲート絶縁膜厚を搭
載するＭＯＳＦＥＴにインジウムを用いてＮチャンネル
領域を形成するにあたり、熱酸化法によるＩ／Ｏ用ゲー
ト絶縁膜形成後にコア用ＮＭＯＳＦＥＴ領域にインジウ
ムをイオン注入することで、インジウムがＩ／Ｏ用ゲー
ト絶縁膜へ吸い出されることがなく、インジウムを用い
た効果が低減することを防ぐことができる。
【００４１】つまり、ゲート絶縁膜を形成した後にイン
ジウムをイオン注入することによって、熱酸化プロセス
によってゲート絶縁膜中にインジウムが吸い出されるこ
とがない。よって、インジウムの効果が低減することが
防げる。
ジウムをイオン注入することによって、熱酸化プロセス
によってゲート絶縁膜中にインジウムが吸い出されるこ
とがない。よって、インジウムの効果が低減することが
防げる。
【００４２】また、ゲート絶縁膜をスルー絶縁膜として
活用することにより、イオン注入装置内での金属汚染か
らデバイス表面を保護できる。
活用することにより、イオン注入装置内での金属汚染か
らデバイス表面を保護できる。
【図１】本発明の実施例１に係る半導体装置の製造方法
の工程を模式的に示した部分断面図である。
の工程を模式的に示した部分断面図である。
【図２】本発明の実施例１に係る半導体装置の製造方法
の工程を模式的に示した部分断面図である。
の工程を模式的に示した部分断面図である。
【図３】本発明の実施例２に係る半導体装置の製造方法
の工程を模式的に示した部分断面図である。
の工程を模式的に示した部分断面図である。
【図４】本発明の実施例２に係る半導体装置の製造方法
の工程を模式的に示した部分断面図である。
の工程を模式的に示した部分断面図である。
【図５】従来の一例に係る半導体装置の製造方法の工程
を模式的に示した部分断面図である。
を模式的に示した部分断面図である。
１、１０１ シリコン基板 ２、１０２ 素子分離 ３、１０３ Ｐウェル領域（Ｉ／Ｏ用） ４、１０４ Ｎチャンネル領域（インジウム以外） ５、１０５ ゲート絶縁膜（スルー絶縁膜） ６、１０６ Ｐウェル領域（コア用） ７、１０７ インジウムＮチャンネル領域 ８、１０８ ゲート絶縁膜 ９、１０９ ポリシリコン層 １０、２０、１１０ レジストマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F040 DA06 DA18 DB01 EA08 EA09 EE05 EK05 FC14 5F048 AB01 AB06 AB07 BA01 BB05 BB15 BB16 BD04 BE04 BG14 5F058 BA20 BC02 BE03 BF52 BJ01 5F083 BS18 GA25 LA07 NA03 PR36 ZA04 ZA07
Claims (5)
- 【請求項１】複数の異なるゲート絶縁膜厚を搭載すると
ともにＭＯＳＦＥＴの所定の領域にインジウムを用いて
Ｎチャンネル領域を形成した半導体装置の製造方法にお
いて、（１）素子分離領域を形成したＰ型シリコン基板
上の所定の領域に第１のレジストマスクを形成してＰウ
ェル領域を形成した後、このＰウェル領域上にインジウ
ム以外の成分から成る第１のＮチャンネル領域を形成す
る第１工程と、（２）前記第１のレジストマスクを除去
した後、基板表面に第１のゲート絶縁膜を形成する第２
工程と、（３）前記第１のゲート絶縁膜を形成した後、
前記第１のＮチャンネル領域以外の所定領域上に第２の
レジストマスクを形成して前記第１のゲート絶縁膜を部
分的に除去する第３工程と、（４）前記第１のゲート絶
縁膜を部分的に除去した領域内にＰウェル領域を形成し
た後、このＰウェル領域上に前記インジウム成分を含む
第２のＮチャンネル領域を形成する第４工程と、（５）
前記第２のレジストマスクを除去した後、前記第２のＮ
チャンネル領域の表面に第２のゲート絶縁膜を形成する
第５工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】前記第２のゲート絶縁膜の膜厚は、前記第
１のゲート絶縁膜の膜厚より薄いことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】前記第２のゲート絶縁膜は、ＲＴＰ法で形
成されることを特徴とする請求項１又は２記載の半導体
装置の製造方法。 - 【請求項４】複数の異なるゲート絶縁膜厚を搭載すると
ともにＭＯＳＦＥＴの所定の領域にインジウムを用いて
Ｎチャンネル領域を形成した半導体装置の製造方法にお
いて、（１）素子分離領域を形成したＰ型シリコン基板
上の所定の領域に第１のレジストマスクを形成してＰウ
ェル領域を形成した後、このＰウェル領域上にインジウ
ム以外の成分から成る第１のＮチャンネル領域を形成す
る第１工程と、（２）前記第１のレジストマスクを除去
した後、基板表面に第１のゲート絶縁膜を形成する第２
工程と、（３）前記ゲート絶縁膜を形成した後、前記第
１のＮチャンネル領域以外の所定領域上に第２のレジス
トマスクを形成し、前記ゲート絶縁膜をスルー絶縁膜と
して前記第１のＮチャンネル領域以外の所定領域にＰウ
ェル領域を形成した後、このＰウェル領域上にインジウ
ム成分を含む第２のＮチャンネル領域を形成する第３工
程と、（４）前記第２のＮチャンネル領域上のゲート絶
縁膜を表面から薄く除去する第４工程と、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項５】前記第２のＮチャンネル領域上のゲート絶
縁膜の膜厚は、２０Å以下であることを特徴とする請求
項１乃至４のいずれか一に記載の半導体装置の製造方法
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174075A JP2001351987A (ja) | 2000-06-09 | 2000-06-09 | 半導体装置の製造方法 |
| US09/876,072 US6362059B2 (en) | 2000-06-09 | 2001-06-08 | Production of a semiconductor device having a P-well |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174075A JP2001351987A (ja) | 2000-06-09 | 2000-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001351987A true JP2001351987A (ja) | 2001-12-21 |
Family
ID=18676185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000174075A Withdrawn JP2001351987A (ja) | 2000-06-09 | 2000-06-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6362059B2 (ja) |
| JP (1) | JP2001351987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214578B2 (en) | 2004-01-20 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7309629B2 (en) | 2002-01-02 | 2007-12-18 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399356B1 (ko) * | 2001-04-11 | 2003-09-26 | 삼성전자주식회사 | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 |
| JP3506694B1 (ja) * | 2002-09-02 | 2004-03-15 | 沖電気工業株式会社 | Ｍｏｓｆｅｔデバイス及びその製造方法 |
| US6706581B1 (en) * | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
| FR2847077B1 (fr) * | 2002-11-12 | 2006-02-17 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| KR100496551B1 (ko) * | 2002-11-20 | 2005-06-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6946349B1 (en) * | 2004-08-09 | 2005-09-20 | Chartered Semiconductor Manufacturing Ltd. | Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses |
| KR100827435B1 (ko) * | 2006-01-31 | 2008-05-06 | 삼성전자주식회사 | 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법 |
| US9373501B2 (en) * | 2013-04-16 | 2016-06-21 | International Business Machines Corporation | Hydroxyl group termination for nucleation of a dielectric metallic oxide |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960319A (en) * | 1995-10-04 | 1999-09-28 | Sharp Kabushiki Kaisha | Fabrication method for a semiconductor device |
| US6080682A (en) * | 1997-12-18 | 2000-06-27 | Advanced Micro Devices, Inc. | Methodology for achieving dual gate oxide thicknesses |
-
2000
- 2000-06-09 JP JP2000174075A patent/JP2001351987A/ja not_active Withdrawn
-
2001
- 2001-06-08 US US09/876,072 patent/US6362059B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7309629B2 (en) | 2002-01-02 | 2007-12-18 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7214578B2 (en) | 2004-01-20 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6362059B2 (en) | 2002-03-26 |
| US20010051401A1 (en) | 2001-12-13 |
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| Date | Code | Title | Description |
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