KR20090067543A - 금속 게이트 전극 및 전기 퓨즈를 포함하는 반도체 소자 및그 제조방법 - Google Patents

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KR20090067543A
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김진우
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Abstract

금속 게이트 전극 및 전기 퓨즈를 채용한 반도체 소자 및 그 형성 방법을 개시한다. 본 발명에 의한 반도체 소자는 반도체 기판; 상기 반도체 기판 상의 게이트 유전막; 상기 게이트 유전막 상의 제1 금속 게이트 전극을 포함하는 제1 소자 영역; 상기 게이트 유전막 상의 제2 금속 게이트 전극을 포함하는 제2 소자 영역; 상기 게이트 유전막 위의 저저항층을 포함하는 퓨즈 영역;을 포함한다. 본 발명의 반도체 소자는 금속 게이트 전극을 사용하여 소자의 성능을 향상시면서 게이트 전극과 동시에 형성되는 퓨즈 패턴에서는 금속층을 배제하여 전기 퓨즈의 작동이 가능하도록 한다.
금속 게이트 전극, 전기 퓨즈

Description

금속 게이트 전극 및 전기 퓨즈를 포함하는 반도체 소자 및 그 제조방법{Semiconductor device and fabrication method for the same having metal gate electrode and electronic fuse}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히 금속 게이트 전극과 전기 퓨즈를 채용한 반도체 소자에 관한 것이다.
MOSFET의 크기가 꾸준히 작아짐에 따라 (scale down), 게이트 유전막의 두께도 얇아지고 있다. 그런데 게이트 유전막으로 사용되는 SiO2의 두께가 일정한 게이트 산화막 등가 두께(gate oxide equivalent thickness) (toxeq<1.5nm) 보다 작아지면 직접 터널링(direct tunneling)이 지수함수적으로 증가하는 문제가 발생한다. 따라서 게이트 유전막의 두께를 두껍게 사용할 수 있으면서 동일한 MOSFET 구동 전류 용량을 유지할 수 있는 고 유전상수를 갖는 유전막(high k dielectric)으로 SiO2를 대체하기 위한 연구가 계속되어 왔다.
그런데 게이트 전극으로 다결정 실리콘이 사용되고 게이트 유전막으로 고 유전상수를 갖는 물질이 사용될 경우 다결정 실리콘과 고 유전상수 물질과의 계면에 생기는 중간 물질에 의하여 소자의 특성이 열화되는 문제가 발생한다. 그러나 고 유전상수의 게이트 유전막과 함께 게이트 전극으로 금속 물질을 채용함으로써 계면의 중간 물질의 생성을 막을 수 있고, 온-전류(on-current)를 증가시키고 오프-전류(off-current)를 감소시켜서 소자의 특성을 향상시킬 수 있다.
도 1에 고 유전상수의 게이트 유전막과 금속 게이트를 채용한 게이트 전극 구조를 도시하였다. 도 1의 게이트 전극(20)은 반도체 기판(10) 위에 고 유전상수의 게이트 유전막(22), 게이트 전극층(24) 및 저저항 게이트 전극층(26)으로 이루어져 있다. 게이트 전극(20)의 양쪽으로 반도체 기판(10)에 소스/드레인 영역(12)이 형성되어 있다. 그런데 금속 게이트 전극을 채용할 경우 금속 게이트 전극과 동시에 형성되는 전기 퓨즈(electrically programmable fuse)도 금속층을 포함하게 되므로 퓨즈의 저항을 높일 수 없어 퓨즈 작동에 문제가 생길 수 있다.
먼저, 일반적인 전기 퓨즈의 동작 원리를 도 2 내지 도 4를 참조하여 살펴 본다. 도 2는 전기 퓨즈 블록의 개략적인 회로도이고, 도 3은 종래의 퓨즈의 단면도이고, 도 4는 퓨즈의 개략적인 상면도이다. 도 2를 참조하면, 전기 퓨즈 블록은 트랜지스터(1)와 퓨즈(3)가 직렬로 구성되어 있다. 도 3에서 퓨즈(3)는 도핑된 다결정 실리콘(34) 및 그 위의 실리사이드층(36)의 적층구조로 이루어져 있다. 도 4에서 퓨즈(3)는 캐소드(4), 퓨즈 링크(5) 및 애노드(6)로 이루어져 있다. 캐소드(4)는 트랜지스터(1)의 드레인에 연결되어 있다. 트랜지스터(1)가 켜지면, 과도 전류가 퓨즈(3)로 흐르게 되며, 과도 전류에 의하여 실리사이드층(36)의 전자이동으로 퓨즈 링크(5) 부분의 실리사이드가 제거되고 다결정 실리콘층(36)만 남아서 저항이 크게 상승되어 퓨즈(3)가 실질적으로 오픈된다. 그런데 도 1과 같이 게이트 전극 구조를 채용할 경우 퓨즈 상부의 실리사이드층이 과도 전류에 의하여 블로잉되어도 남아있는 퓨즈 하부의 금속층에 의하여 퓨즈의 저항이 높아지지 않으므로 퓨즈가 오픈되지 않는다.
본 발명의 일 목적은 금속 게이트 전극 및 전기 퓨즈를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 금속 게이트 전극 및 전기 퓨즈를 포함하는 반도체 소자의 형성방법을 제공하는데 있다.
본 발명에서는 금속 게이트 전극과 동시에 형성되는 퓨즈에 금속층이 포함되지 않도록 한다.
본 발명에 의하면 금속 게이트 전극을 채용하여 반도체 소자의 전기적 성능을 향상시키면서, 금속 게이트 전극과 동시에 형성되는 퓨즈에는 전도성이 높은 금속층을 포함하지 않도록 함으로써 전기 퓨징이 가능하도록 한다.
본 발명의 일 목적을 달성하기 위한 반도체 소자의 일 태양은 반도체 기판; 상기 반도체 기판 상의 게이트 유전막; 상기 게이트 유전막 상의 제1 금속 게이트 전극을 포함하는 제1 소자 영역; 상기 게이트 유전막 상의 제2 금속 게이트 전극을 포함하는 제2 소자 영역; 상기 게이트 유전막 위의 저저항층을 포함하는 퓨즈 영역; 을 포함한다.
상기 제1 금속 게이트 전극은 제1 금속층, 상기 제1 금속층 위의 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하고, 상기 제2 금속 게이트 전극은 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함할 수 있다.
또는 상기 제1 금속 게이트 전극은 제3 금속층, 상기 제3 금속층 위의 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하고, 상기 제2 금속 게이트 전극은 제1 금속층, 상기 제1 금속층 위의 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함할 수 있다.
다르게는, 상기 제1 금속 게이트 전극은 제1 금속층 및 상기 제1 금속층 위의 저저항층을 포함하고, 상기 제2 금속 게이트 전극은 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함할 수 있다.
상기 게이트 유전막은 유전 상수(dielectric constant)가 7 이상인 고 유전상수의 유전물질을 포함할 수 있다. 한편, 상기 저저항층은 실리사이드를 포함할 수 있다.
상기 제1 소자영역은 PMOS 소자영역이고, 상기 제2 소자영역은 NMOS 소자영역이거나 또는상기 제1 소자영역은 NMOS 소자영역이고, 상기 제2 소자영역은 PMOS 소자영역일 수 있다.
본 발명의 일 목적을 달성하기 위한 반도체 소자의 다른 태양은 반도체 기 판; 상기 반도체 기판 상의 게이트 유전막; 상기 게이트 유전막 상의 금속 게이트 전극을 포함하는 소자 영역; 및 상기 게이트 유전막 위의 저저항층을 포함하는 퓨즈 영역을 포함한다.
본 발명의 다른 목적을 달성하기 위한 반도체 소자의 형성방법의 일 태양은 제1 소자 영역, 제2 소자 영역 및 퓨즈 영역을 포함하는 반도체 소자의 형성방법으로서 반도체 기판 상에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 제1 금속층을 형성하는 단계; 상기 제1 소자 영역에 제1 금속층 패턴을 형성하는 단계; 상기 제1 금속층 패턴이 형성된 상기 반도체 기판 위로 제2 금속층을 형성하는 단계; 상기 제2 소자 영역에 제2 금속층 패턴을 형성하는 단계; 상기 제1 금속층 패턴과 상기 제2 금속층 패턴이 형성된 반도체 기판 위로 저저항층을 형성하는 단계; 및 상기 저저항층을 패터닝하여 상기 제1 소자 영역에 상기 제1 금속층 패턴과 상기 저저항층 패턴으로 이루어진 제1 게이트 전극을 형성하고, 상기 제2 소자영역에 상기 제2 금속층 패턴과 상기 저저항층 패턴으로 이루어진 제2 게이트 전극을 형성하고, 상기 퓨즈영역에 저저항층의 퓨즈 패턴을 형성하는 단계;를 포함한다.
이때 상기 제2 소자영역의 제2 금속층 패턴의 형성시 상기 제1 소자영역의 상기 제1 금속층 패턴 위에도 제2 금속층 패턴을 형성하는 단계를 더 포함할 수 있다. 그러면 상기 제1 소자영역의 상기 제1 게이트 전극은 상기 제1 금속층 패턴과 상기 저저항층 패턴 사이에 상기 제2 금속층 패턴을 더 포함하도록 형성된다.
본 발명의 다른 목적을 달성하기 위한 반도체 소자의 형성방법의 다른 태양 은 제1 소자 영역, 제2 소자 영역 및 퓨즈 영역을 포함하는 반도체 소자를 형성하는 방법으로서, 상기 반도체 기판 상에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 제1 금속층과 제2 금속층을 순차적으로 형성하는 단계; 상기 제1 소자 영역에 제2 금속층 패턴을 형성하는 단계; 상기 제2 금속층 패턴이 형성된 상기 반도체 기판 위로 제3 금속층을 형성하는 단계; 상기 제1 소자영역에 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층으로 이루어진 적층 패턴을, 상기 제2 소자영역에 상기 제1 금속층 및 상기 제3 금속층으로 이루어진 적층 패턴을 형성하는 단계: 상기 적층 패턴들이 형성된 상기 반도체 기판 위로 저저항층을 형성하는 단계; 및 상기 저저항층을 패터닝하여 상기 제1 소자 영역에 제1 게이트 전극을, 상기 제2 소자영역에 제2 게이트 전극을, 상기 퓨즈영역에 저저항층의 퓨즈 패턴을 형성하는 단계;를 포함한다.
여기서 상기 적층 패턴들을 형성한 후 열처리에 의하여 상기 제1 소자영역의 상기 제1 금속층과 상기 제2 금속층의 합금으로 구성된 제4 금속층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자의 형성방법의 각 태양에서 상기 게이트 유전막은 유전상수가 7이상인 고 유전상수의 유전물질로 형성할 수 있고, 상기 저저항층은 실리사이드로 형성하는 것을 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철 저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5a 내지 도 5e, 도 6a 내지 도 6f 및 도 7a 내지 도 7e는 본 발명의 실시예들에 따른 금속 게이트 전극과 전기 퓨즈를 포함하는 반도체 소자의 형성 방법을 설명하기 위한 공정 단계별 단면도들이다.
먼저, 도 5e 및 도 6f를 참조하여 본 발명의 실시예들에 따른 반도체 소자의게이트 전극과 전기 퓨즈를 설명한다.
도 5e의 반도체 소자는 제1 소자영역과 제2 소자영역 및 퓨즈영역을 포함한다. 제1 소자영역은 NMOS 소자영역, 제2 소자영역은 PMOS 소자영역이거나 또는 반대로 제1 소자영역이 PMOS 소자영역, 제2 소자영역이 NMOS 소자영역일 수 있다. 제1 소자영역과 제2 소자영역에서 게이트 전극은 서로 다른 일함수를 갖는 금속 물질을 사용한다. 제1 소자영역에는 제1 게이트 전극(120a)이 형성되어 있고, 제2 소자영역에는 제2 게이트 전극(120b)이 형성되어 있다. 제1 게이트 전극(120a)은 제1 금속층(122a)과 실리사이드층(126a)의 적층구조로 이루어져 있고, 제2 게이트 전극(120b)는 제2 금속층(122b)과 실리사이드층(126b)의 적층구조로 이루어져 있다. 제2 금속층(122b)은 제1 금속층(122a)과 다른 물질로 이루어져 있다.
퓨즈영역에는 퓨즈 패턴(126c)이 형성되어 있으며, 퓨즈 패턴(126c)은 게이트 전극(120a, 120b)과 동일한 층에 형성되나 금속층을 포함하지 않고 실리사이드 층만으로 형성되어 있다. 따라서 퓨즈 프로그램에 의하여 퓨즈 패턴(126c)에 과전류가 흐르면 실리사이드층에서 원자들의 이동현상이 일어나서 퓨즈가 끊어지게 된다.
도 6e의 반도체 소자는 도 5e의 반도체 소자와 마찬가지로 제1 소자영역과 제2 소자영역에서 다른 금속 물질을 사용하여 게이트 전극을 형성하고 있다. 도 6e의 게이트 전극이 도 5e의 게이트 전극과 다른 점은 제1 게이트 전극(120a')이 제1 금속층(122a'), 제2 금속층(124a') 및 실리사이드층(126a')의 적층구조로 이루어져 있고, 제2 게이트 전극(120b')는 제2 금속층(124b') 및 실리사이드층(126b')의 적층구조로 이루어져 있는 점이다. 도 6e의 반도체 소자의 퓨즈영역에는 도 5e의 퓨즈 패턴과 동일한 구조의 퓨즈 패턴(126c')이 형성되어 있다. 퓨즈 패턴(126c')은 게이트 전극(120a', 120b')과 동일한 층에 형성되어 있으나 금속층을 포함하지 않고 실리사이드층만으로 형성되어 있다. 따라서 퓨즈 프로그램에 의하여 퓨즈 패턴(126c')에 과전류가 흐르면 실리사이드층에 실리사이드층을 형성하는 원자들의 전기적인 이동현상이 일어나서 퓨즈가 끊어지게 된다.
본 발명의 실시예들에 의한 반도체 소자는 금속 게이트 전극 구조를 채용하여 낮은 저항을 확보할 수 있고, 고 유전상수의 게이트 유전막에 적합하는 등 반도체 소자의 고집적화에 기여할 수 있다. 한편, 게이트 전극 구조와 함께 형성되는 퓨즈 패턴에서는 금속층을 배제하고 실리사이층만으로 구성됨으로써 전기적인 퓨징이 일어날 수 있다.
다음으로 도 5a 내지 도 5e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극과 전기 퓨즈의 형성 방법을 설명한다.
먼저 도 5a를 참조하면, 반도체 기판(100) 위에 게이트 유전막(110)을 형성한다. 기판(100)은 벌크 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator) 하부구조를 포함할 수 있다. 게이트 유전막(110)은 고 유전상수를 갖는 물질로 형성할 수 있다. 예를 들면, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide) 등을 게이트 유전막(110)으로 사용할 수 있다. 이어서 게이트 유전막(110) 위에 제1 금속층(122)을 형성한다.
도 5b를 참조하면, 제2 소자영역과 퓨즈영역의 제1 금속층(122)을 제거하고,제1 소자영역에만 게이트 전극을 위한 제1 금속층 패턴(122a)을 형성한다. 이어서 제1 금속층 패턴(122a)이 형성된 반도체 기판 위로 제2 금속층(124)을 형성한다.
도 5c를 참조하면, 제1 소자영역과 퓨즈영역의 제2 금속층(124)를 제거하고, 제2 소자영역에만 게이트 전극을 위한 제2 금속층 패턴(124b)을 형성한다.
제2 금속층(124)은 제1 금속층(122)과 일함수가 다른 금속이다. 제1 소자영역이 NMOS 영역일 경우, 제1 금속층(122)은 예를 들면, 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄 및 이들의 합금들 을 사용할 수 있다. 제2 소자영역이 PMOS 영역일 경우 제2 금속층(124)은 예를 들면, 루테늄(ruthenium), 팔라듐(palladium), 백금(platium), 티타늄 질화물(titanium nitride), 텅스텐 질화물(tungsten nitride), 탄탈륨 질화물(tantalum nitride), 루테늄 질화물(ruthenium nitride) 또는 티타늄 알루미늄 질화물(titanium aluminum nitride) 등을 사용할 수 있다.
도 5d를 참조하면, 제1 소자영역에 제1 금속층 패턴(122a)이, 제2 소자영역에 제2 금속층 패턴(124b)이 형성되어 있고, 퓨즈영역 전체에 게이트 유전막(110)이 노출되어 있는 반도체 기판 위로 저저항층(126)을 형성한다. 저저항층은 예를 들면 실리사이드층으로 형성할 수 있다.
도 5e를 참조하면, 저저항층(126)을 패터닝하여 게이트 전극 구조(120a, 120b)와 퓨즈 패턴(126c)을 형성한다. 즉, 제1 소자영역에는 제1 금속층 패턴(122a)과 저저항층 패턴(126a)으로 이루어진 제1 게이트 전극 구조(120a)를 형성하고, 제2 소자영역에는 제2 금속층 패턴(124b)과 저저항층 패턴(126b)으로 이루어진 제2 게이트 전극 구조(120b)를 형성한다. 그리고 퓨즈영역에는 금속층 없이 저저항층으로 이루어진 퓨즈 패턴(126c)를 형성한다. 이와 같이 게이트 전극은 금속층을 포함하고 퓨즈는 금속층을 포함하지 않고 저저항층으로만 이루어진 반도체 소자를 형성할 수 있다.
도 6a 내지 도 6e를 참조하여 본 발명의 다른 실시예에 반도체 소자의 게이트 전극과 전기 퓨즈의 형성 방법을 설명한다.
도 6a에서 도 6b의 단계는 도 5a에서 도 5b의 단계와 마찬가지로 반도체 기 판(100) 위에 게이트 유전막(122)을 형성하고 제1 금속층 패턴(122'a)과 제2 금속층(124')를 형성한다.
도 6c를 참조하면, 퓨즈영역의 제2 금속층(124')를 제거하고, 제1 소자영역의 제1 금속층 패턴(122'a) 위에는 제2 금속층 패턴(124'a)을, 제2 소자영역의 게이트 유전막(110) 위에는 제2 금속층 패턴(124'b)을 형성한다.
도 6d를 참조하면, 제1 금속층 패턴(122'a)과 제2 금속층 패턴(124'b)이 형성된 반도체 기판 위로 저저항층(126')을 형성한다. 저저항층(126')은 예를 들면 실리사이드층으로 형성할 수 있다.
도 6e를 참조하면, 저저항층(126')을 패터닝하여 게이트 전극(120'a, 120'b)과 퓨즈 패턴(126'c)을 형성한다. 즉, 제1 소자영역에는 제1 금속층 패턴(122'a), 제2 금속층 패턴(124'a)과 저저항층 패턴(126'a)으로 이루어진 제1 게이트 전극(120'a)을 형성하고, 제2 소자영역에는 제2 금속층 패턴(124'b)과 저저항층 패턴(126'b)으로 이루어진 제2 게이트 전극(120'b)을 형성한다. 그리고 퓨즈영역에는 금속층 없이 저저항층으로 이루어진 퓨즈 패턴(126'c)을 형성한다. 도 6e의 제1 소자영역의 게이트 전극은 금속층이 2층으로 형성된다.
도 7a 내지 도 7f를 참조하여 본 발명의 또 다른 실시예에 반도체 소자의 게이트 전극과 전기 퓨즈의 형성 방법을 설명한다.
도 7a를 참조하면, 반도체 기판(100) 위에 게이트 유전막(110), 제1 금속층(122") 및 중간 금속층(123")을 순차적으로 형성한다. 앞에서 설명한 바와 같이 반도체 기판(100)은 벌크 기판 또는 SOI 기판을 사용할 수 있고, 게이트 유전 막(110)은 고 유전상수를 갖는 유전막으로 형성할 수 있다. 중간 금속층(123")은 제1 금속층(122")보다 얇게 형성하는 것이 바람직하다.
도 7b를 참조하면, 제1 금속층(122")이 노출되도록 제2 소자영역과 퓨즈영역의 중간 금속층(123")을 제거하고, 제1 소자영역에만 중간 금속층 패턴(123"a)을 형성한다. 이어서 중간 금속층 패턴(123"a)이 형성된 반도체 기판 위로 제2 금속층(124")을 형성한다.
도 7c를 참조하면, 퓨즈영역의 제1 금속층(122")과 제2 금속층(124")을 제거하고, 제1 소자영역에 제1 금속층(122"a), 중간 금속층(123"a) 및 제2 금속층(124"a)의 적층패턴을 형성하고, 제2 소자영역에 제1 금속층(122"b) 및 제2 금속층(124"b)의 적층패턴을 형성하도록 금속 적층막들(122", 124")을 패터닝한다.
도 7d를 참조하면, 적층 패턴들이 형성되어 있는 반도체 기판 위로 저저항층(126")을 형성한다. 저저항층은 앞에서 설명한 바와 같이 실리사이드층으로 형성할 수 있다.
도 7e를 참조하면, 저저항층(126")을 패터닝하여 게이트 전극(120"a, 120"b)과 퓨즈 패턴(126"c)을 형성한다. 즉, 제1 소자영역에는 제1 금속층 패턴(122"a), 중간 금속층 패턴(123"a) 및 저저항층 패턴(126"a)으로 이루어진 제1 게이트 전극(120"a)을 형성하고, 제2 소자영역에는 제1 금속층 패턴(122"b), 제2 금속층 패턴(124"b) 및 저저항층 패턴(126"b)으로 이루어진 제2 게이트 전극(120"b)을 형성한다. 그리고 퓨즈영역에는 금속층 없이 저저항층으로 이루어진 퓨즈 패턴(126"c)을 형성한다.
도 7f를 참조하면, 게이트 전극 구조(120"a, 120"b)와 퓨즈 패턴(126"c)이 형성된 반도체 기판을 열처리하여 제1 소자영역의 제1 게이트 전극(120"a)의 제1 금속층 패턴(122"a)과 중간 금속층 패턴(123"a)이 제3 금속층 패턴(123""a)으로 전환되도록 한다.
위에서 설명한 바와 같이 본 발명의 실시예들에 의하면 제1 소자영역과 제2 소자영역에 (또는 NMOS 영역과 PMOS 영역에) 각기 다른 물질로 이루어진 게이트 전극을 형성하는 한편, 게이트 전극과 같은 층에 형성되는 퓨즈 영역에는 금속층 없이 실리사이드와 같은 저저항층 물질만으로 퓨즈 패턴과 퓨즈 트랜지스터를 형성할 수 있다. 즉, 금속 듀얼 게이트 전극을 채용하여 반도체 소자의 전기적인 특성과 집적화를 더욱 향상시키면서, 퓨즈 패턴이 전도성이 높은 금속층을 포함하지 않으므로 전기적인 퓨징이 가능하다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 고 유전상수의 게이트 유전막과 금속 게이트를 채용한 게이트 전극을 도시한 단면도이다.
도 2는 전기 퓨즈 블록의 개략적인 회로도이다.
도 3은 종래의 전기 퓨즈의 단면도이다.
도 4는 종래의 전기퓨즈의 개략적인 상면도이다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따른 금속 게이트 전극과 전기 퓨즈를 채용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단계별 단면도들이다.
도 6a 내지 도 6e는 본 발명의 실시예들에 따른 금속 게이트 전극과 전기 퓨즈를 채용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단계별 단면도들이다.
도 7a 내지 도 7f는 본 발명의 실시예들에 따른 금속 게이트 전극과 전기 퓨즈를 채용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단계별 단면도들이다.

Claims (18)

  1. 반도체 기판;
    상기 반도체 기판 상의 게이트 유전막;
    상기 게이트 유전막 상의 제1 금속 게이트 전극을 포함하는 제1 소자 영역;
    상기 게이트 유전막 상의 제2 금속 게이트 전극을 포함하는 제2 소자 영역;
    상기 게이트 유전막 위의 저저항층을 포함하는 퓨즈 영역; 을 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 제1 금속 게이트 전극은 제1 금속층, 상기 제1 금속층 위의 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하는 반도체 소자.
  3. 제2 항에 있어서, 상기 제2 금속 게이트 전극은 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제1 금속 게이트 전극은 제3 금속층, 상기 제3 금속층 위의 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하는 반도체 소자.
  5. 제4 항에 있어서, 상기 제2 금속 게이트 전극은 제1 금속층, 상기 제1 금속층 위의 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하는 반도체 소자.
  6. 제1 항에 있어서, 상기 제1 금속 게이트 전극은 제1 금속층 및 상기 제1 금속층 위의 저저항층을 포함하는 반도체 소자.
  7. 제6 항에 있어서, 상기 제2 금속 게이트 전극은 제2 금속층 및 상기 제2 금속층 위의 저저항층을 포함하는 반도체 소자.
  8. 제1 항에 있어서, 상기 게이트 유전막은 유전 상수(dielectric constant)가 7 이상인 고 유전상수의 유전물질을 포함하는 반도체 소자.
  9. 제1 항에 있어서, 상기 저저항층은 실리사이드를 포함하는 반도체 소자.
  10. 제1 항에 있어서, 상기 제1 소자영역은 PMOS 소자영역이고, 상기 제2 소자영역은 NMOS 소자영역이거나 상기 제1 소자영역은 NMOS 소자영역이고, 상기 제2 소자영역은 PMOS 소자영역인 반도체 소자.
  11. 반도체 기판;
    상기 반도체 기판 상의 게이트 유전막;
    상기 게이트 유전막 상의 금속 게이트 전극을 포함하는 소자 영역; 및
    상기 게이트 유전막 위의 저저항층을 포함하는 퓨즈 영역; 을 포함하는 반도 체 소자.
  12. 제1 소자 영역, 제2 소자 영역 및 퓨즈 영역을 포함하는 반도체 소자를 형성하는 방법에 있어서,
    반도체 기판 상에 게이트 유전막을 형성하는 단계;
    상기 게이트 유전막 상에 제1 금속층을 형성하는 단계;
    상기 제1 소자 영역에 제1 금속층 패턴을 형성하는 단계;
    상기 제1 금속층 패턴이 형성된 상기 반도체 기판 위로 제2 금속층을 형성하는 단계;
    상기 제2 소자 영역에 제2 금속층 패턴을 형성하는 단계;
    상기 제1 금속층 패턴과 상기 제2 금속층 패턴이 형성된 반도체 기판 위로 저저항층을 형성하는 단계; 및
    상기 저저항층을 패터닝하여 상기 제1 소자 영역에 상기 제1 금속층 패턴과 상기 저저항층 패턴으로 이루어진 제1 게이트 전극을 형성하고, 상기 제2 소자영역에 상기 제2 금속층 패턴과 상기 저저항층 패턴으로 이루어진 제2 게이트 전극을 형성하고, 상기 퓨즈영역에 저저항층의 퓨즈 패턴을 형성하는 단계;를 포함하는 반도체 소자의 형성방법.
  13. 제12 항에 있어서, 상기 제2 소자영역의 제2 금속층 패턴의 형성시 상기 제1 소자영역의 상기 제1 금속층 패턴 위에도 제2 금속층 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  14. 제13 항에 있어서, 상기 제1 소자영역의 상기 제1 게이트 전극은 상기 제1 금속층 패턴과 상기 저저항층 패턴 사이에 상기 제2 금속층 패턴을 더 포함하도록 형성되는 반도체 소자의 형성방법.
  15. 제1 소자 영역, 제2 소자 영역 및 퓨즈 영역을 포함하는 반도체 소자를 형성하는 방법에 있어서,
    상기 반도체 기판 상에 게이트 유전막을 형성하는 단계;
    상기 게이트 유전막 상에 제1 금속층과 제2 금속층을 순차적으로 형성하는 단계;
    상기 제1 소자 영역에 제2 금속층 패턴을 형성하는 단계;
    상기 제2 금속층 패턴이 형성된 상기 반도체 기판 위로 제3 금속층을 형성하는 단계;
    상기 제1 소자영역에 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층으로 이루어진 적층 패턴을, 상기 제2 소자영역에 상기 제1 금속층 및 상기 제3 금속층으로 이루어진 적층 패턴을 형성하는 단계:
    상기 적층 패턴들이 형성된 상기 반도체 기판 위로 저저항층을 형성하는 단계;
    상기 저저항층을 패터닝하여 상기 제1 소자 영역에 제1 게이트 전극을, 상기 제2 소자영역에 제2 게이트 전극을, 상기 퓨즈영역에 저저항층의 퓨즈 패턴을 형성 하는 단계;를 포함하는 반도체 소자의 형성방법.
  16. 제15 항에 있어서, 상기 적층 패턴들을 형성한 후 열처리에 의하여 상기 제1 소자영역의 상기 제1 금속층과 상기 제2 금속층의 합금으로 구성된 제4 금속층을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  17. 제12항 또는 제15 항에 있어서, 상기 게이트 유전막은 유전상수가 7이상인 고 유전상수의 유전물질로 형성하는 것을 포함하는 반도체 소자의 형성방법.
  18. 제12항 또는 제15 항에 있어서, 상기 저저항층은 실리사이드로 형성하는 것을 포함하는 반도체 소자의 형성방법.
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