JP4995187B2 - 電力用半導体装置 - Google Patents

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Description

この発明は、パワーデバイスたる電力用半導体装置に関する。
近年、省エネルギーの観点から、パワーデバイスの特性改善が求められている。そこで、従来のSi(シリコン)を用いたパワーデバイス以外にも、次世代の高耐圧・低損失パワースイッチング素子として、SiC(炭化シリコン)を用いたパワーデバイスが有望視されている。なお、パワーデバイスには、金属・絶縁体(例えばシリコン酸化物)・半導体(Metal Insulator(例えばOxide)Semiconductor:MIS(例えばMOS))構造の電界効果トランジスタ(Field Effect Transistor:FET)や、ショットキーダイオード等がある。
例えばSiCを用いたMOSFETでは、従来のSiを用いたMOSFETの素子構造に準じた素子構造が採用される。SiCはSiよりもバンドギャップが大きいため、SiC−MOSFETでは、200℃未満で動作させていた従来のSi−MOSFETよりも高温での動作が可能となる。特許文献1〜5には、SiCを用いた半導体装置に関する技術が開示されている。
特開2005−310902号公報 特開平9−22922号公報 特開2006−32456号公報 特開2000−101099号公報 特開2005−268430号公報
パワーデバイスにおいては、配線の金属材料として従来、Al(アルミニウム)、あるいは、AlとSi、Cu(銅)、Ti(チタン)、Pd(パラジウム)等との合金も含めた、Alを主成分としたAl系材料が用いられていた。しかし、Al系材料を配線の金属材料に採用した場合、200℃を越える高温動作においては、その金属材料と半導体基板内の半導体領域に接続する電極や半導体基板表面に形成されたシリコン膜等との反応が生じたり、その金属材料表面の酸化が生じたりして素子の信頼性が劣化しやすい。
上記のようなAl系材料の問題を考慮し、SiCパワーデバイスにおける配線金属としてCu系材料を用いることが上記特許文献1にて提案されている。しかし、Cuの熱膨張係数は17×10-6-1である。この値は、Si(熱膨張係数は4.2×10-6-1)やSiC(熱膨張係数は3.7×10-6-1)などの半導体材料とは大きく異なっている。そのため、SiやSiCを用いたパワーデバイスにおける配線の金属材料としてCu系材料を用いると、高温動作の際にパワーデバイスに歪みが発生し、素子の信頼性が問題となる場合がある。
この発明は、上記事情に鑑みてなされたもので、パワーデバイスたる電力用半導体装置であって、高温動作において配線の金属材料と半導体領域に接続する電極との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を実現することを目的とする。
本発明の電力用半導体装置は、表面を有する半導体層と、前記半導体層の前記表面の少なくとも一部に露出するように前記半導体層内に形成された、所定の導電型の半導体領域と、前記半導体領域上に形成された第1絶縁膜と、前記半導体領域上に形成された電極と、前記電極上に形成され、かつ、Pt,Ti,Mo,W,Taのうち少なくとも1種を含み、かつ前記電極を構成する金属を含まない第1金属層と、前記第1金属層上に形成され、かつ、Mo,W,Cuのうち少なくとも1種を含み、かつ前記電極を構成する金属及び前記第1金属層を構成する金属を含まない第2金属層と、前記半導体層の前記表面上および/または前記第1絶縁膜の表面上であって前記電極が形成された領域以外の領域において、形成された第2絶縁膜とを備え、前記第1および第2金属層は、前記第2絶縁膜上に延在しており、前記電極と前記第2絶縁膜とが接触しないように、それらの間に前記第1金属層が存在する。
本発明によれば、Pt,Ti,Mo,W,Taのうち少なくとも1種を含む第1金属層と、Mo,W,Cuのうち少なくとも1種を含む第2金属層とを備える。反応性の小さい材料であるMo,W,Cuのいずれかを第2金属層に用いることで、第2金属層を配線金属として用いた際に、高温動作であっても半導体領域上または第1絶縁膜上に形成された電極と第2金属層との反応を生じにくくすることができる。また、電極と第2金属層との間に、より反応性の小さい材料であるPt,Ti,Mo,W,Taのいずれかを含む第1金属層を介在させることによって、高温動作であっても電極への別の金属種の混入などの現象を防止することができる。また、第2金属層にCuを含んだ金属層を用いる場合には、第1金属層を介在させることによって、半導体領域と第2金属層との間での熱膨張係数の違いによる歪みを緩和させることができる。よって、高温動作において配線の金属材料と半導体領域に接続する電極との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を実現することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態1に係る電力用半導体装置の一部を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の各製造工程を示す図である。 実施の形態1に係る電力用半導体装置の変形例を示す図である。 実施の形態1に係る電力用半導体装置の変形例を示す図である。 実施の形態1に係る電力用半導体装置の変形例を示す図である。 実施の形態1に係る電力用半導体装置の変形例を示す図である。 実施の形態2に係る電力用半導体装置の一部を示す図である。 実施の形態2に係る電力用半導体装置の一部を示す図である。 実施の形態2に係る電力用半導体装置の一部を示す図である。
<実施の形態1>
本実施の形態は、半導体領域上または半導体領域上の絶縁膜上に形成された電極上に、Pt,Ti,Mo,W,Taのうち少なくとも1種を含む第1金属層を形成し、第1金属層上に、Mo,W,Cuのうち少なくとも1種を含む第2金属層を形成し、第2金属層上に、Pt,Mo,Wのうち少なくとも1種を含む第3金属層を形成した、SiCパワーデバイスたる電力用半導体装置である。
図1は、本実施の形態に係る電力用半導体装置の一部を示す図である。なお、図1はSiCパワーデバイス(例としてnチャネルSiCMOSFET)の、素子構造の最小単位(本願では素子単位構造と称する)の断面を示し、本実施の形態に係る電力用半導体装置は、この素子単位構造が図1の左右両方向に折り返されて連続した構造となっている。
図1に示すように、半導体基板たるn型低抵抗SiC基板1の表面には、耐圧を保持するための、半導体層たるn型SiCドリフト層2が、エピタキシャル成長により形成されている。n型SiCドリフト層2の層厚は3〜20μm程度、ドーピング濃度は1×1015〜15×1015/cm3程度である。
n型SiCドリフト層2の表面には、p型SiC領域13およびn型SiCデプレッション領域6が形成されている。p型SiC領域13には、p型SiCベース領域3及びp型SiCコンタクト領域5が含まれる。なお、n型SiCデプレッション領域6は、p型SiCベース領域3に隣接している。p型SiCコンタクト領域5は、p型SiC領域13のうち後述のソース電極と接触する部分である。また、p型SiCベース領域3の表面には、n型SiCデプレッション領域6からは離隔しつつp型SiCコンタクト領域5に隣接した、半導体領域たるn型SiCソース領域4が形成されている。
p型SiC領域13およびn型SiCソース領域4は、n型SiCドリフト層2にイオン注入および活性化熱処理を行うことによって、選択的に形成される。すなわち、半導体領域たるp型SiC領域13およびn型SiCソース領域4は、半導体層たるn型SiCドリフト層2の表面の一部に露出するように、n型SiCドリフト層2内に形成される。
p型SiC領域13の層厚は0.5〜2μm程度、そのドーピング濃度は3×1017〜20×1017/cm3程度である。n型SiCソース領域4の層厚は0.3〜1μm程度、そのドーピング濃度は5×1018〜50×1018/cm3程度である。また、p型SiC領域13のうちソース電極と接触するp型コンタクト領域5の形成においては、5×1018〜50×1018/cm3程度と、他の部分(p型SiCベース領域3)よりも高濃度のドーピングとなるように別途、選択的にイオン注入を行うことで形成する。
なお、n型SiCドリフト層2のうち、p型SiC領域13が形成されないn型領域はn型SiCデプレッション領域6となる。n型SiCデプレッション領域6におけるドーピング濃度は、n型SiCドリフト層2のドーピング濃度のままでも良い。一方、別途、イオン注入を施すか、または、n型SiCドリフト層2の成長時にドーピングプロファイルを成長とともに変えることによって、n型SiCデプレッション領域6におけるドーピング濃度を3×1016〜30×1016/cm3程度に高めてもよい。このようにドーピング濃度を高めれば、素子抵抗を下げることが可能である。
n型SiCソース領域4およびp型SiCコンタクト領域5上には、n型SiCソース領域4に電気的に接続するソース電極11が形成されている。また、n型低抵抗SiC基板1の下面には、ドレイン電極12が形成されている。また、n型SiCソース領域4とn型SiCデプレッション領域6とに挟まれた部分のp型SiCベース領域3上、および、n型SiCデプレッション領域6上、および、n型SiCソース領域4の一部の上には、シリコン酸化膜やシリコン酸化窒化膜等のゲート絶縁膜8とポリシリコン膜や金属膜等のゲート電極9との積層構造が形成されている。ゲート絶縁膜8の層厚は、例えば10〜100nm程度である。
ゲート絶縁膜8およびゲート電極9の積層構造と、n型SiCソース領域4との上には、シリコン酸化膜等の層間絶縁膜10が形成されている。なお、層間絶縁膜10は、ゲート絶縁膜8およびゲート電極9の積層構造の形成後に、n型SiCドリフト層2の表面上に全面に形成される。その後、層間絶縁膜10のうちソース電極11の形成予定領域の部分が除去される。その除去部分の内部に、ソース電極11が形成される。すなわち、n型SiCドリフト層2の表面上であってソース電極11が形成された領域以外の領域において、層間絶縁膜10が存在する。また、ソース電極11およびドレイン電極12は、NiあるいはNiを含んだ金属層で形成される。また、図1に示すように、第1乃至第3金属層14〜16は、層間絶縁膜10上に延在して形成されている。
ソース電極11上には、第1金属層14が形成されている。また、第1金属層14上には、第2金属層15が形成されている。また、第2金属層15上には、第3金属層16が形成されている。これら第1乃至第3金属層14〜16は、相まって配線金属層として機能する。
第2金属層15は、配線としての主機能を担う部分である。反応性が小さく、かつ、電気伝導度の大きいCu(銅)、Mo(モリブデン)、W(タングステン)のうち少なくとも1種を含んだ金属膜で、第2金属層15は構成される。また、これらの金属の単層膜でも良いし、これら3種の金属のうちの少なくとも1種を含む多層膜や合金膜でも良い。層厚は例えば100〜700nm程度である。
また、第1金属層14は、層間絶縁膜10(構成材料がシリコン酸化膜)やソース電極11(構成材料がNi系金属)と、配線たる第2金属層15とが、高温動作において反応して素子特性の劣化を招くことを防止する機能を有する。また、第1金属層14は、第2金属層15とゲート電極9の構成材料たるポリシリコンとの反応も防止する機能を有する。
第1金属層14は、反応性の小さい材料たるTi(チタン)、Pt(白金)、Ta(タンタル)の3種、または、熱膨張係数がSiやSiCなどの半導体材料と近い、Mo(モリブデン、その熱膨張係数は5.1×10-6-1)、W(タングステン、その熱膨張係数は4.5×10-6-1)の2種、の計5種の金属のうち少なくとも1種を含む。具体的には、第1金属層14として、上記5種の金属の各単層膜や5種の金属のいずれかを含んだ合金膜、または、5種の金属のいずれかの単層膜を含む多層膜を用いることができる。
例えば合金膜としては、TiWやWSiのような金属同士の合金膜に加えて、TiN、WN、WSiN、TaNのような窒化物も用いることができる。また、多層膜としては、例えばPtとTiとの積層構造を何周期にも積層したPt/Ti/Pt/Ti…Pt/Tiのような構成も用いることができる。また、先述の合金膜または窒化物と金属膜とを積層構造とした、Ti/TiN、TaN/Taのような構成も用いることができる。
第1金属層14の層厚は、単層膜では例えば5〜100nm程度とし、積層構造では10〜200nm程度である。熱膨張係数がSiやSiCなどの半導体材料と近い、MoやWを主成分とする場合には、比較的厚い層厚にすることができる。
なお、第2金属層15と第1金属層14との積層構造の組み合わせとしては、例えばCu/Ti/TiN、Cu/WSiN、Cu/WSi、Cu/TaN/Ta、Cu/Pt/Ti、W/WN、W/Pt/Ti、W/TiN、Mo/TiN、Mo/Pt/Tiなど様々な構成をとることができる。
また、配線としての主機能を担う第2金属層15がCuを主成分とする場合には、SiCと第2金属層15との熱膨張係数の違いを考慮すると、第1金属層14としては、Wを含んだ合金膜を用いること、あるいは反応性のより小さいTiを含んだ5〜20nm程度の薄膜をソース電極11と接する最下層膜とした積層膜を用いることが望ましい。これに対して、配線としての主機能を担う第2金属層15がMoやWを主成分とする場合には、SiCと第2金属層15との熱膨張係数の差が小さいので、第1金属層14を、反応性の小さいTi、Pt、Taを含んだ単層膜、合金膜を適宜組み合わせて構成することができる。Wを含んだ合金膜としては、TiW、WSi、WN、WSiNがある。反応性のより小さいTiを含んだ5〜20nm程度の薄膜をソース電極11と接する最下層膜とした積層膜としては、TiN/Ti(Tiが5〜20nm厚)、Ti/TiN(TiNが5〜20nm厚)、Pt/Ti(Tiが5〜20nm厚)がある。Pt/Tiでは各層厚を5〜20nmとして何周期にも積層した構造をとることで高温動作時の反応を防ぐことができる。反応性の小さいTi、Pt、Taを含んだ単層膜、合金膜を適宜組み合わせたものとしては、TiN/Ti、Ti/TiN、Pt/Ti、TaN/Ta、Ta/TaNがある。
また、層間絶縁膜10は図1において幅が3〜10μm、厚さは1〜3μm程度であって、ソース電極11よりも幅、厚さとも大きいために、層間絶縁膜10と第1金属層14との反応や応力も考慮する必要がある。したがって、この観点からも、配線としての主機能を担う第2金属層15がCuを主成分とする場合には、第1金属層14としてWを含んだ合金膜を用いること、あるいは反応性のより小さいTiを含む5〜20nm程度の薄膜を層間絶縁膜10と接する最下層膜とした積層膜を用いることが望ましい。また、配線としての主機能を担う第2金属層15がMoやWを主成分とし、第1金属層14を、反応性の小さいTi、Pt、Taを含んだ単層膜、合金膜を適宜組み合わせて構成する場合にも、第1金属層14を、5〜20nm程度の薄膜を層間絶縁膜10と接する最下層膜とした積層膜とすることが望ましい。
第3金属層16は、配線としての第2金属層15にCuが含まれる場合に、高温動作時に第2金属層15の表面が酸化することを防止する機能を有する。第3金属層16は、Pt、Mo,Wのうち少なくとも1種を含む金属膜である。このような膜を採用することにより、第2金属層15の表面の酸化を防止することができる。第3金属層16としては、Mo、W、Ptの単層膜の他、TiW、WNの合金膜、Pt/Tiのような積層膜を用いることができる。
なお、n型SiCドリフト層2、p型SiCベース領域3、n型SiCデプレッション領域6、n型SiCソース領域4、p型SiCコンタクト領域5、ソース電極11、ゲート絶縁膜8およびゲート電極9の積層構造、層間絶縁膜10、第1乃至第3金属層14〜16、並びに、ゲート電極9上に形成された金属配線層が、一つの素子単位構造を構成する。
以下に、図1の電力用半導体装置の製造方法について説明する。図2〜図13は、本実施の形態に係る電力用半導体装置の各製造工程を示す図である。
まず、図2に示すように、n型低抵抗SiC基板1上にn型SiCドリフト層2を、エピタキシャル成長技術により形成する。次に、図3に示すように、n型SiCドリフト層2の表面に不純物イオン注入および活性化熱処理を行うことにより、p型SiC領域13を選択的に形成する。なお、p型SiC領域13の層厚は0.5〜2μm程度、また、そのドーピング濃度は3×1017〜2×1018/cm3程度、となるようにすればよい。
次に、図4に示すように、p型SiC領域13の表面に不純物イオン注入および活性化熱処理を行うことにより、n型SiCソース領域4を形成する。続いて、選択的にイオン注入を行うことにより、図5に示すようにp型SiCコンタクト領域5を形成する。
次に、n型SiCデプレッション領域6におけるドーピング濃度を、n型SiCドリフト層2のドーピング濃度とは異なる値にする場合には、例えば選択的にイオン注入を行うことにより、図6に示すようにn型SiCデプレッション領域6を形成する。
次に、図7に示すように、n型SiCソース領域4の一部、p型SiCベース領域3およびn型SiCデプレッション領域6の表面に、ゲート絶縁膜8(例えばシリコン酸化膜もしくはシリコン酸化窒化膜)を、熱酸化法やCVD(Chemical Vapor Deposition)法により形成する。
次に、図8に示すように、ゲート絶縁膜8上にCVD法等によりゲート電極9(例えばポリシリコン膜)を形成する。続いて、図9に示すように、シリコン酸化膜等の層間絶縁膜10を形成する。層間絶縁膜10のうちソース電極11の形成予定領域の部分は、上述の通り除去される。その後、図10に示すように、ソース電極11およびドレイン電極12として、金属蒸着法等によりNiあるいはNiを含んだ金属層が形成される。
次に、図11に示すように、ソース電極11および層間絶縁膜10上に第1金属層14を、金属蒸着法等により形成する。次に、図12に示すように、第1金属層14上に第2金属層15を、金属蒸着法等により形成する。そして、図13に示すように、第2金属層15上に第3金属層16を、金属蒸着法等により形成する。
なお、各層におけるイオン注入種の活性化熱処理は、ゲート絶縁膜8およびゲート電極9の形成の直前にまとめて行ってもよいし、そのつど行ってもよい。
本実施の形態に係る電力用半導体装置によれば、Pt,Ti,Mo,W,Taのうち少なくとも1種を含む第1金属層14と、Mo,W,Cuのうち少なくとも1種を含む第2金属層15とを備える。反応性の小さい材料であるMo,W,Cuのいずれかを第2金属層15に用いることで、第2金属層15を配線金属として用いた際に、高温動作であっても半導体領域たるn型SiCソース領域4上に形成されたソース電極11と第2金属層15との反応を生じにくくすることができる。また、ソース電極11と第2金属層15との間に、より反応性の小さい材料であるPt,Ti,Mo,W,Taのいずれかを含む第1金属層14を介在させることによって、高温動作であってもソース電極11への別の金属種の混入などの現象を防止することができる。また、第2金属層15にCuを含んだ金属層を用いる場合には、第1金属層14を介在させることによって、半導体領域たるn型SiCソース領域4と第2金属層15との間での熱膨張係数の違いによる歪みを緩和させることができる。よって、高温動作において配線の金属材料と半導体領域に接続する電極等との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を実現することができる。
また、本実施の形態に係る電力用半導体装置によれば、第2金属層15上に形成され、かつ、Pt,Mo,Wのうち少なくとも1種を含む第3金属層16を更に備える。第2金属層15の表面に、反応性の小さい材料であるPt,Mo,Wのうち少なくとも1種を含む第3金属層16を形成することで、高温動作における酸化などによる第2金属層15表面の劣化を防止することができる。
このように、ソース電極11上および層間絶縁膜10上に第1金属層14、第2金属層15、第3金属層16を配することによって、配線として機能する第2金属層15と、ソース電極11やソース領域4、p型SiC領域13、層間絶縁膜10との高温動作時の反応や応力発生を防止することができ、かつ金属層表面の酸化を防止することができる。
また、本実施の形態に係る電力用半導体装置によれば、半導体層たるn型SiCドリフト層2の表面上であってソース電極11が形成された領域以外の領域に、形成された層間絶縁膜10を更に備え、第1および第2金属層14,15は、層間絶縁膜10上に延在している。よって、第2金属層15を配線金属として用いた際に、高温動作であっても、n型SiCドリフト層2の表面上に形成されたゲート絶縁膜8や層間絶縁膜10下の各種の膜(例えばゲート電極9)と第2金属層15との反応を生じにくくすることができる。
なお、上記においては、ソース電極11上に第1乃至第3金属層14〜16を形成していた。これとは別個に、あるいは、これに加えて、ゲート電極9上にも第1乃至第3金属層を形成した構造を採用しても良い。その場合は、半導体領域たるp型SiCベース領域3上に第1絶縁膜たるゲート絶縁膜8が形成され、ゲート電極9はその上に形成され、ゲート電極9上に第1乃至第3金属層が形成された構造となる。そして、層間絶縁膜10が、n型SiCドリフト層2の表面上およびゲート絶縁膜8の表面上であって、ゲート電極9が形成された領域以外の領域に形成された第2絶縁膜として機能する。
この場合の製法として、ソース電極11形成のために層間絶縁膜10を部分的に除去する際に、あるいは別途に、ゲート電極9上の配線(第1乃至第3金属層)形成部分の層間絶縁膜10を除去すればよい。ソース電極11および/またはゲート電極9上に、第1乃至第3金属層14〜16を形成してMOSFETを作製することになるが、ゲート電極9上の配線(第1乃至第3金属層)形成部分の層間絶縁膜10の除去を、ソース電極11形成のための層間絶縁膜10の部分的除去と同時に行う場合には、ゲート電極9上にはソース電極11の構成材料と第1乃至第3金属層14〜16とが形成されることになる。一方、ゲート電極9上の配線(第1乃至第3金属層)形成部分の層間絶縁膜10の除去を、ソース電極11形成のための層間絶縁膜10の部分的除去とは別途に、ソース電極11の形成後に行う場合には、ゲート電極9上の配線部分には第1乃至第3金属層14〜16のみが形成されることになる。図14は、後者の方法でゲート電極9上に第1乃至第3金属層14〜16を形成した場合の本電力用半導体装置の構造を示す図である。
上記においては、p型SiCベース領域3のうちゲート絶縁膜8との接触面付近を、チャネル領域としている。しかし、このチャネル領域付近にイオン注入を別途、行ってチャネル層を追加形成しても良い。
図15および図16は、本実施の形態に係る電力用半導体装置の変形例を示す図である。図15においては、チャネル層7が、p型SiCベース領域3の表面内、n型SiCソース領域4の一部の表面内、および、n型SiCデプレッション領域6の表面内、にまたがって形成されている。このチャネル層7は、ゲート絶縁膜8の形成前に、半導体層たるn型SiCドリフト層2の表面に、選択的にイオン注入することにより形成すればよい。その点以外、装置構成およびその製造方法は、図1の場合と同じである。
また、図16においては、チャネル層7が、p型SiCベース領域3の表面上、n型SiCソース領域4の一部の表面上、および、n型SiCデプレッション領域6の表面上、にまたがって形成されている。このチャネル層7は、ゲート絶縁膜8の形成前にシリコン膜等の半導体膜をエピタキシャル成長により形成し、ゲート絶縁膜8と同じパターニングとなるようにフォトリソグラフィ技術により形成すればよい。その点以外、装置構成およびその製造方法は、図1の場合と同じである。
チャネル層7はなくてもよく、図1の場合はチャネル層7がない場合に相当する。上記のようにチャネル層7を設ける場合、その導電型はn型でもp型でもよい。また、イオン注入種の活性化熱処理によって生じた表面荒れを改善するには、図16に示す構造となるエピタキシャル成長による形成が望ましいが、活性化熱処理によって生じる表面荒れが少なければ、図15に示す選択的なイオン注入によってチャネル層を形成した構造としてもよい。
なお、本実施の形態においては、n型低抵抗SiC基板1やn型SiCドリフト層2、p型SiC領域13、n型SiCソース領域4等をSiCで構成したが、これら各部の構成元素は必ずしもSiCに限られるものではない。例えばSi等の他の半導体を、これら各部の構成元素として採用しても良い。
また、以上においては電力用半導体装置の一例としてMOSFETを採りあげ、そのソース電極11への配線金属について説明したが、MOSFETに限らず、スイッチング素子やダイオード素子における、半導体領域へと接続するあらゆる電極への配線金属においても同様に、本発明を用いることができる。
また、以上においては、ソース電極11の電極の材料として、Ni系電極を採用する場合について説明したが、AlやTi、多結晶シリコン膜などをはじめとして、Ni系以外の材料が電極の材料として用いられる場合についても同様に、本発明を用いることができる。
また、以上においては、ソース電極11が層間絶縁膜10と接している構成のものを示したが、ソース電極11の材料種によりソース電極11と層間絶縁膜10との反応が高温動作時に懸念される場合には、図17に示すように、第1金属層14がソース電極11と層間絶縁膜10との間に存在し、ソース電極11が層間絶縁膜10と接することなく、層間絶縁膜10及びソース電極11が第1金属層14に覆われた構成のものであっても本発明を用いることができる。
<実施の形態2>
本実施の形態は、実施の形態1に係る電力用半導体装置の変形例であって、上述の第3金属膜16を省略した構造の電力用半導体装置である。
図18、図19、図20はそれぞれ、図1、図15、図16の各電力用半導体装置の構造から第3金属層16を除いた構造の、本実施の形態に係る電力用半導体装置を示す図である。
実施の形態1においては、第2金属層15としてCuを含んだ膜を採用する場合について言及し、第2金属層15の表面が高温動作時に酸化などによって劣化することを防止するため、第3金属層16を設けていた。しかし、第2金属層15として、Mo、Wの少なくとも一方を含み、Cuを含まない場合には、図18〜図20に示すように、第3金属層16を省略した構成としてもよい。
第2金属層15にCuを含まない構成としたことで、半導体材料と熱膨張係数の比較的近い材料で第2金属層15を構成することができ、高温動作時の歪みの発生を防ぐことができる。すなわち、配線金属層をこのような構成にすることによって、200℃以上の高温においても電極や配線部分の金属の部分から劣化が生じることなく、素子を安定に動作させることができる。

Claims (1)

  1. 表面を有する半導体層(2)と、
    前記半導体層の前記表面の少なくとも一部に露出するように前記半導体層内に形成された、所定の導電型の半導体領域(13)と、
    前記半導体領域上に形成された第1絶縁膜(8)と、
    前記半導体領域上に形成された電極(11)と、
    前記電極上に形成され、かつ、Pt,Ti,Mo,W,Taのうち少なくとも1種を含み、かつ前記電極を構成する金属を含まない第1金属層(14)と、
    前記第1金属層上に形成され、かつ、Mo,W,Cuのうち少なくとも1種を含み、かつ前記電極を構成する金属及び前記第1金属層を構成する金属を含まない第2金属層(15)と
    前記半導体層の前記表面上および/または前記第1絶縁膜の表面上であって前記電極が形成された領域以外の領域において、形成された第2絶縁膜(10)と
    を備え
    前記第1および第2金属層は、前記第2絶縁膜上に延在しており、
    前記電極と前記第2絶縁膜とが接触しないように、それらの間に前記第1金属層が存在する、電力用半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5211666B2 (ja) * 2007-12-06 2013-06-12 株式会社デンソー 絶縁ゲートトランジスタ
WO2010073991A1 (ja) * 2008-12-23 2010-07-01 三菱電機株式会社 半導体装置およびその製造方法
JP2014225692A (ja) * 2008-12-25 2014-12-04 ローム株式会社 半導体装置および半導体装置の製造方法
JP5558392B2 (ja) 2011-03-10 2014-07-23 株式会社東芝 半導体装置とその製造方法
JP2012253108A (ja) 2011-06-01 2012-12-20 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2012176503A1 (ja) * 2011-06-23 2012-12-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
JP5889171B2 (ja) * 2012-12-04 2016-03-22 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP6125420B2 (ja) * 2013-12-26 2017-05-10 株式会社豊田中央研究所 半導体装置
WO2015115202A1 (ja) * 2014-01-28 2015-08-06 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP6246617B2 (ja) * 2014-02-27 2017-12-13 株式会社豊田中央研究所 表面電極を備えている半導体チップ
US9721915B2 (en) 2014-04-16 2017-08-01 Mitsubishi Electric Corporation Semiconductor device
JP6347442B2 (ja) * 2014-08-19 2018-06-27 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP6772495B2 (ja) * 2016-03-16 2020-10-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11869840B2 (en) 2018-07-03 2024-01-09 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US11367683B2 (en) 2018-07-03 2022-06-21 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
KR102199957B1 (ko) 2019-10-11 2021-01-07 김현욱 파이프 자동 천공장치

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689906A (ja) * 1992-09-08 1994-03-29 Fuji Electric Co Ltd 絶縁ゲート電界効果トランジスタの製造方法
JPH06326105A (ja) * 1993-05-14 1994-11-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の積層配線構造
JPH08139090A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体集積回路装置
JPH1012571A (ja) * 1996-06-26 1998-01-16 Hitachi Ltd 半導体装置
JP2000012846A (ja) * 1998-06-22 2000-01-14 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000323436A (ja) * 1999-03-02 2000-11-24 Motorola Inc 銅相互接続部に用いるバリア層の形成方法
JP2002158354A (ja) * 2000-11-17 2002-05-31 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2003152182A (ja) * 2001-11-14 2003-05-23 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2003318395A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 半導体装置の製造方法
JP2005311284A (ja) * 2004-03-23 2005-11-04 Fuji Electric Holdings Co Ltd パワー半導体素子およびこれを用いた半導体装置
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006032457A (ja) * 2004-07-13 2006-02-02 Shindengen Electric Mfg Co Ltd SiC半導体装置およびSiC半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5385855A (en) * 1994-02-24 1995-01-31 General Electric Company Fabrication of silicon carbide integrated circuits
US5510281A (en) * 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
JPH0922922A (ja) 1995-07-04 1997-01-21 Mitsubishi Materials Corp SiC上のPt電極への配線構造
US5929523A (en) * 1996-03-07 1999-07-27 3C Semiconductor Corporation Os rectifying Schottky and ohmic junction and W/WC/TiC ohmic contacts on SiC
US6020640A (en) * 1996-12-19 2000-02-01 Texas Instruments Incorporated Thick plated interconnect and associated auxillary interconnect
JP3361061B2 (ja) 1998-09-17 2003-01-07 株式会社東芝 半導体装置
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
KR100939560B1 (ko) * 2003-06-30 2010-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP2005268430A (ja) 2004-03-17 2005-09-29 Nissan Motor Co Ltd オーミック電極構造体およびその製造方法
JP2005310902A (ja) 2004-04-19 2005-11-04 Sumitomo Electric Ind Ltd 半導体装置と半導体装置の製造方法
JP4038498B2 (ja) 2004-07-13 2008-01-23 新電元工業株式会社 半導体素子および半導体素子の製造方法
DE102004036140A1 (de) * 2004-07-26 2006-03-23 Infineon Technologies Ag Halbleiterbauelement
US7348672B2 (en) * 2005-07-07 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with improved reliability

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689906A (ja) * 1992-09-08 1994-03-29 Fuji Electric Co Ltd 絶縁ゲート電界効果トランジスタの製造方法
JPH06326105A (ja) * 1993-05-14 1994-11-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の積層配線構造
JPH08139090A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体集積回路装置
JPH1012571A (ja) * 1996-06-26 1998-01-16 Hitachi Ltd 半導体装置
JP2000012846A (ja) * 1998-06-22 2000-01-14 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000323436A (ja) * 1999-03-02 2000-11-24 Motorola Inc 銅相互接続部に用いるバリア層の形成方法
JP2002158354A (ja) * 2000-11-17 2002-05-31 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2003152182A (ja) * 2001-11-14 2003-05-23 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2003318395A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 半導体装置の製造方法
JP2005311284A (ja) * 2004-03-23 2005-11-04 Fuji Electric Holdings Co Ltd パワー半導体素子およびこれを用いた半導体装置
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006032457A (ja) * 2004-07-13 2006-02-02 Shindengen Electric Mfg Co Ltd SiC半導体装置およびSiC半導体装置の製造方法

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