本発明の半導体装置に係る一実施の形態の第1例を、図1の概略構成断面図によって説明する。
図1に示すように、半導体基板11には第1導電型(例えばp型とする)MOSトランジスタの形成領域と第1導電型とは逆導電型である第2導電型(例えばn型とする)MOSトランジスタの形成領域とを分離する素子分離領域12が形成されている。上記半導体基板11には、例えばシリコン基板が用いられる、上記素子分離領域12は例えばSTI(Shallow Trench Isolation)構造で形成されている。
上記半導体基板11上には、層間絶縁膜13が形成されている。この層間絶縁膜13には、p型MOSトランジスタの形成領域上に第1溝15が形成され、NMOSトランジスタの形成領域上に第2溝16が形成されている。上記第1溝15の内面にはゲート絶縁膜17が形成され、このゲート絶縁膜17を介して上記第1溝15を埋め込むように金属膜からなる第1ゲート電極25が形成されている。また、上記第2溝16の内面にはゲート絶縁膜17が形成され、このゲート絶縁膜17を介して上記第2溝16を埋め込むように金属シリサイド膜からなる第2ゲート電極26が形成されている。
したがって、上記第1ゲート電極25、第2ゲート電極26は、それらの上面が上記層間絶縁膜13表面に露出されるように形成されている。
上記ゲート絶縁膜17は、例えば、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成され、例えば2nm〜5nmの厚さに形成される。
上記第1ゲート電極25は、第1導電型(p型)に適合した仕事関数値を有する金属膜からなり、例えば、鉄、コバルト、ニッケル、銅、ルテニウム、ロジウム、パラジウム、銀、オスミウム、イリジウム、白金もしくは金からなる。なお、上記第1ゲート電極25は、上記金属膜で埋め込む用に形成しても、また、所望の仕事関数が得られるように膜厚を調整して形成し、第1溝15内部に空洞が生じる場合には電極膜23が形成されていてもよい。この電極膜23には、例えばタングステン(W)、窒化チタン(TiN)等の金属もしくは金属化合物を用いる。その成膜方法は、例えばCVD法、PVD法等、種々の成膜方法を採用することができる。この電極膜23の代わりに、上記第2金属膜22を厚く形成することにより、代用することも可能である。
上記第2ゲート電極26は第2導電型(n型)に適合した仕事関数値を有する金属シリサイド膜からなり、例えば、チタンシリサイド、バナジウムシリサイド、クロムシリサイド、ジルコニウムシリサイド、ニオブシリサイド、モリブデンシリサイド、ハフニウムシリサイド、タンタルシリサイドもしくはタングステンシリサイドからなる。例えば、ハフニウムシリサイドの仕事関数値は4.2eVであり、タンタルシリサイドの仕事関数値は4.2eVである。これは、n型不純物をドーピングしたポリシリコンゲートの仕事関数とほぼ同等な値となっている。
上記第1ゲート電極25の両側における上記半導体基板11上にはPMOSトランジスタのエクステンション領域41、42が形成されている。また、上記第2ゲート電極26の両側における上記半導体基板11上にはNMOSトランジスタのエクステンション領域51、52が形成されている。さらに、上記第1ゲート電極25の両側でかつ上記第1ゲート電極25から所定距離の上記エクステンション領域41、42上にはスペーサー絶縁膜43、44が形成されている。このスペーサー絶縁膜43、44の端部より上記エクステンション領域41、42上にはソース・ドレイン領域45、46が形成されている。一方、NMOSトランジスタ領域においても、第2ゲート電極26の両側および第2ゲート電極26から所定距離の上記エクステンション領域51、52上にはスペーサー絶縁膜53、54が形成されている。このスペーサー絶縁膜53、54の端部より上記エクステンション領域51、52上にはソース・ドレイン領域55、56が形成されている。各ソース・ドレイン領域45、46、55、56表面にはシリサイド層が形成されている。
図示はしないが、上記層間絶縁膜13上に上層配線等を形成するための層間絶縁膜が形成され、その層間絶縁膜にコンタクトホールが形成され、そのコンタクトホール内部にプラグの形成等が行われている。
上記半導体装置1では、第1導電型MOSトランジスタの第1ゲート電極25が金属膜で形成され、第2導電型MOSトランジスタの第2ゲート電極26が金属シリサイド膜で形成されていることから、第1ゲート電極25と第2ゲート電極26との仕事関数値の差を確保しつつ、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にする。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第1例を、図2〜図3の製造工程断面図によって説明する。
図2(1)に示すように、半導体基板11には第1導電型(p型)MOSトランジスタの形成領域と第1導電型とは逆導電型である第2導電型(n型)MOSトランジスタの形成領域とを分離する素子分離領域12が形成されている。上記半導体基板11には、例えばシリコン基板が用いられる、上記素子分離領域12は例えばSTI(Shallow Trench Isolation)構造で形成されている。
上記半導体基板11上にダミーゲート絶縁膜61を介してダミーゲート63、64が形成されている。上記ダミーゲート63の両側における上記半導体基板11上にはPMOSトランジスタのエクステンション領域41、42が形成されている。また、上記ダミーゲート64の両側における上記半導体基板11上にはNMOSトランジスタのエクステンション領域51、52が形成されている。さらに、ダミーゲート63の両側およびダミーゲート63から所定距離の上記エクステンション領域41、42上にはスペーサー絶縁膜43、44が形成されている。このスペーサー絶縁膜43、44の端部より上記エクステンション領域41、42上にはソース・ドレイン領域45、46が形成されている。一方、NMOSトランジスタ領域においても、ダミーゲート64の両側およびダミーゲート64から所定距離の上記エクステンション領域51、52上にはスペーサー絶縁膜53、54が形成されている。このスペーサー絶縁膜53、54の端部より上記エクステンション領域51、52上にはソース・ドレイン領域55、56が形成されている。各ソース・ドレイン領域45、46、55、56表面にはシリサイド層が形成されている。
上記半導体基板11上には上記ダミーゲート63、64の上面を露出させるようにして上記ダミーゲート63、64を埋め込む層間絶縁膜13が形成されている。上記ダミーゲート63、64の上部を露出させるのは、上記層間絶縁膜13を例えばCMPによって研磨することによりできる。
次に、上記ダミーゲート63、64を除去する。さらに上記ダミーゲート絶縁膜61を除去する。この結果、図2(2)に示すように、層間絶縁膜13にPMOSトランジスタのゲート電極が形成される第1溝15とNMOSトランジスタのゲート電極が形成される第2溝16が形成される。次に、上記第1溝15および第2溝16の内面を含む上記層間絶縁膜13上にゲート絶縁膜17を形成する。このゲート絶縁膜17は、例えば原子層蒸着法(ALD(Atomic Layer Deposition)法)などの成膜方法により、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成され、例えば2nm〜5nmの厚さに形成される。
図2(3)に示すように、上記ゲート絶縁膜17上にシリコン系膜18を形成する。ここでは、シリコン系膜18にポリシリコン膜を用い、例えば5nm〜10nmの厚さに形成した。
次に、図2(4)に示すように、上記第1溝15、第2溝16を埋め込むように上記シリコン系膜18上に、NMOSトランジスタのゲート電極に適する第1金属膜19を形成する。この第1金属膜19の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第1金属膜19は、例えばハフニウム(Hf)やタンタル(Ta)などのシリサイド化しても仕事関数的にNMOSトランジスタのゲート電極に適する金属が用いられ、20nm〜40nmの厚さに形成される。
次に、上記第1金属膜19上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、PMOSトランジスタの形成領域上のレジスト膜を除去し、NMOSトランジスタの形成領域上に上記レジスト膜を残す。この結果、図2(5)に示すように、残したレジスト膜からなるマスク層20が形成される。上記マスク層20をエッチングマスクに用いて、上記第1金属膜19をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、NMOSトランジスタの形成領域に上記第1金属膜19が残される。
次に、図3(6)に示すように、上記マスク層20〔前記図1(5)参照〕を除去する。この除去加工は、SHもしくは硫酸(H2SO4)を用いたウエット処理により行うことができる。さらに高温SC1もしくは水酸化アンモニウム(NH4OH)により、ハフニウム(Hf)やタンタル(Ta)などからなる上記第1金属膜19をハードマスクとしてPMOSトランジスタの形成領域側のポリシリコンからなるシリコン系膜18を除去する。よってNMOSトランジスタの形成領域にはシリコン系膜18が残される。ここで、層間絶縁膜13上の剥離する材料がポリシリコンであるのでSC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜17への影響が小さいエッチャントでのエッチングが可能となる。
次いで、図3(7)に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、300℃〜900℃に加熱して、上記第1金属膜19〔前記図2(6)参照〕とその下層のシリコン系膜18〔前記図2(6)参照〕とを反応させて、金属シリサイド膜21を形成する。このシリサイド化反応では、第2溝16の内部をシリサイド膜21で埋め込む。上記第1金属膜19は、チタン(Ti)、バナジウム(V)、クロム(Cr)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ハフニウム(Hf)、タンタル(Ta)もしくはタングステン(W)で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第1金属膜19をハフニウムで形成していた場合にはハフニウムシリサイドが形成され、第1金属膜19をタンタルで形成していた場合にはタンタルシリサイドが形成される。例えば、ハフニウムシリサイドの仕事関数値は4.2eVであり、タンタルシリサイドの仕事関数値は4.2eVである。これは、n型不純物をドーピングしたポリシリコンゲートの仕事関数とほぼ同等な値となっている。
次に、図3(8)に示すように、上記金属シリサイド膜21を被覆するように上記層間絶縁膜13(実質的にはゲート絶縁膜17)上に、PMOSトランジスタのゲート電極に適する第2金属膜22を形成する。この第2金属膜22の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第2金属膜22は、例えば鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)などの仕事関数的にPMOSトランジスタのゲート電極に適する金属が用いられ、例えばPVD法もしくはCVD法によって、例えば10nm〜100nmの厚さに形成される。
次に、図3(9)に示すように、上記第2金属膜22上に第1溝15を埋め込むように、また第2溝16が上記金属シリサイド膜21で埋め込まれていない場合には、第2溝16も埋め込むように、電極膜23を形成する。この電極膜23には、例えばタングステン(W)、窒化チタン(TiN)等の金属もしくは金属化合物を用いる。その成膜方法は、例えばCVD法、PVD法等、種々の成膜方法を採用することができる。この電極膜23の代わりに、上記第2金属膜22を厚く形成することにより、代用することも可能である。
次に、図3(10)に示すように、上記層間絶縁膜13上の余剰な金属シリサイド膜21、第2金属膜22、電極膜23を除去する。上記除去加工には、例えばCMPを用いることができる。このCMPは、例えば層間絶縁膜13上面が露出するまで行い、第1溝15内部にゲート絶縁膜17を介して第2第2金属膜22、電極膜23からなるPMOSトランジスタのゲート電極25が形成され、第2溝16内部にゲート絶縁膜17を介してシリサイド膜21からなるNMOSトランジスタのゲート電極26が形成される。
その後は、図示はしないが、上記層間絶縁膜13上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、BEOL(バックエンドオブライン)工程となる。
上記半導体装置の製造方法では、ゲート絶縁膜17表面にシリコン系膜18を形成した後、金属シリサイドとなる第1金属膜19を形成し、第1導電型MOSトランジスタのゲート電極25が形成される第1溝15内の第1金属膜19およびシリコン系膜18を除去している。このため、ゲート絶縁膜17上にはゲート絶縁膜17を損傷することなくエッチング除去できるシリコン系膜18が成膜されているので、第1溝15内の第1金属膜19を除去する際には、シリコン系膜18がゲート絶縁膜16の損傷を防止し、シリコン系膜18を除去する際にはゲート絶縁膜17を損傷することなくシリコン系膜18の除去が行える。通常、ゲート絶縁膜17上のシリコン系膜18、例えばポリシリコン膜の除去は、SC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第1溝15内の第1金属膜19を除去した後に第2溝16内を含む第1金属膜19とシリコン系膜18とをシリサイド反応させて、金属シリサイド膜21を形成した後に第1溝15内に第2金属膜22を形成し、その後、層間絶縁膜13上の余剰な金属シリサイド膜21、第2金属膜22等を除去することから、容易に仕事関数値の異なる材料、すなわち、第2金属膜22で第1導電型MOSトランジスタの第1ゲート電極25を形成することができ、金属シリサイド膜21で第2導電型MOSトランジスタの第2ゲート電極26を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜17を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜21に過剰な熱工程の負荷がかからない。
このように、上記製造方法は、ゲート絶縁膜17へのダメージを最小に抑えつつ、NMOSトランジスタとPMOSトランジスタの第1、第2ゲート電極25、26に異なる材料の金属ゲートを形成することができるので、電気的なゲート絶縁膜17の薄膜化が達成でき、半導体装置1の高性能化が図れるという利点がある。また、この製造方法は、いわゆるダマシン(Damascene)構造であっても、コンベンショナル(Conventional)構造であっても、どちらにでも対応することが可能であるという利点がある。
本発明の半導体装置に係る一実施の形態の第2例を、図4の概略構成断面図によって説明する。
図4に示すように、半導体基板11には第1導電型(例えばp型とする)MOSトランジスタの形成領域と第1導電型とは逆導電型である第2導電型(例えばn型とする)MOSトランジスタの形成領域とを分離する素子分離領域12が形成されている。上記半導体基板11には、例えばシリコン基板が用いられる、上記素子分離領域12は例えばSTI(Shallow Trench Isolation)構造で形成されている。
上記半導体基板11上には、層間絶縁膜13が形成されている。この層間絶縁膜13には、p型MOSトランジスタの形成領域上に第1溝15が形成され、NMOSトランジスタの形成領域上に第2溝16が形成されている。上記第1溝15の内面にはゲート絶縁膜17が形成され、このゲート絶縁膜17を介して上記第1溝15を埋め込むように金属シリサイド膜からなる第1ゲート電極35が形成されている。また、上記第2溝16の内面にはゲート絶縁膜17が形成され、このゲート絶縁膜17を介して上記第2溝16を埋め込むように金属膜からなる第2ゲート電極36が形成されている。
したがって、上記第1ゲート電極35、第2ゲート電極36は、それらの上面が上記層間絶縁膜13表面に露出されるように形成されている。
上記ゲート絶縁膜17は、例えば、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成され、例えば2nm〜5nmの厚さに形成される。
上記第1ゲート電極35は、第1導電型(p型)に適合した仕事関数値を有する金属シリサイド膜からなり、例えば、鉄シリサイド、コバルトシリサイド、ニッケルシリサイド、銅シリサイド、ルテニウムシリサイド、ロジウムシリサイド、パラジウムシリサイド、銀シリサイド、オスミウムシリサイド、イリジウムシリサイド、白金シリサイドもしくは金シリサイドからなる。例えば、白金シリサイドの仕事関数値は4.9eV〜5.0eV、ニッケルシリサイドの仕事関数値は4.7eV、コバルトシリサイドの仕事関数値は4.7eV、タングステンシリサイドの仕事関数値は4.7eVである。
上記第2ゲート電極36は第2導電型(n型)に適合した仕事関数値を有する金属膜からなり、例えば、チタン、バナジウム、クロム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタルもしくはタングステンからなる。なお、上記第2ゲート電極36は、上記金属膜で埋め込むように形成する際に、所望の仕事関数値が得られるように膜厚を調整して形成し、第2溝16内部に空洞が生じる場合には電極膜23が形成されていてもよい。この電極膜23には、例えばタングステン(W)、窒化チタン(TiN)等の金属もしくは金属化合物を用いる。その成膜方法は、例えばCVD法、PVD法等、種々の成膜方法を採用することができる。この電極膜23の代わりに、上記金属膜を厚く形成することにより、代用することも可能である。
上記第1ゲート電極35の両側における上記半導体基板11上にはPMOSトランジスタのエクステンション領域41、42が形成されている。また、上記第2ゲート電極36の両側における上記半導体基板11上にはNMOSトランジスタのエクステンション領域51、52が形成されている。さらに、上記第1ゲート電極35の両側でかつ上記第1ゲート電極35から所定距離の上記エクステンション領域41、42上にはスペーサー絶縁膜43、44が形成されている。このスペーサー絶縁膜43、44の端部より上記エクステンション領域41、42上にはソース・ドレイン領域45、46が形成されている。一方、NMOSトランジスタ領域においても、第2ゲート電極36の両側および第2ゲート電極36から所定距離の上記エクステンション領域51、52上にはスペーサー絶縁膜53、54が形成されている。このスペーサー絶縁膜53、54の端部より上記エクステンション領域51、52上にはソース・ドレイン領域55、56が形成されている。上記各ソース・ドレイン領域45、46、55、56上にはシリサイド層が形成されている。
図示はしないが、上記層間絶縁膜13上に上層配線等を形成するための層間絶縁膜が形成され、その層間絶縁膜にコンタクトホールが形成され、そのコンタクトホール内部にプラグの形成等が行われている。
上記半導体装置2では、PMOSトランジスタの第1ゲート電極35が金属シリサイド膜で形成され、NMOSトランジスタの第2ゲート電極36が金属膜で形成されていることから、第1ゲート電極35と第2ゲート電極36との仕事関数値の差を確保しつつ、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にする。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第2例を、図5〜図6の製造工程断面図によって説明する。なお、前記第1例と同様なる構成部品には同一符号を付与した。
図5(1)に示すように、半導体基板11には第1導電型(p型)MOSトランジスタの形成領域と第1導電型とは逆導電型である第2導電型(p型)MOSトランジスタの形成領域とを分離する素子分離領域12が形成されている。上記半導体基板11には、例えばシリコン基板が用いられる、上記素子分離領域12は例えばSTI(Shallow Trench Isolation)構造で形成されている。
上記半導体基板11上にダミーゲート絶縁膜61を介してダミーゲート63、64が形成されている。上記ダミーゲート63の両側における上記半導体基板11上にはPMOSトランジスタのエクステンション領域41、42が形成されている。また、上記ダミーゲート64の両側における上記半導体基板11上にはNMOSトランジスタのエクステンション領域51、52が形成されている。さらに、ダミーゲート63の両側およびダミーゲート63から所定距離の上記エクステンション領域41、42上にはスペーサー絶縁膜43、44が形成されている。このスペーサー絶縁膜43、44の端部より上記エクステンション領域41、42上にはソース・ドレイン領域45、46が形成されている。一方、NMOSトランジスタ領域においても、ダミーゲート64の両側およびダミーゲート64から所定距離の上記エクステンション領域51、52上にはスペーサー絶縁膜53、54が形成されている。このスペーサー絶縁膜53、54の端部より上記エクステンション領域51、52上にはソース・ドレイン領域55、56が形成されている。
上記半導体基板11上には上記ダミーゲート63、64の上面を露出させるようにして上記ダミーゲート63、64を埋め込む層間絶縁膜13が形成されている。上記ダミーゲート63、64の上部を露出させるのは、上記層間絶縁膜13を例えばCMPによって研磨することによりできる。
次に、上記ダミーゲート63、64を除去する。さらに上記ダミーゲート絶縁膜61を除去する。この結果、図5(2)に示すように、層間絶縁膜13にPMOSトランジスタのゲート電極が形成される第1溝15とNMOSトランジスタのゲート電極が形成される第2溝16が形成される。次に、上記第1溝15および第2溝16の内面を含む上記層間絶縁膜13上にゲート絶縁膜17を形成する。このゲート絶縁膜17は、例えば原子層蒸着法(ALD(Atomic Layer Deposition)法)などの成膜方法により、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成され、例えば2nm〜5nmの厚さに形成される。
図5(3)に示すように、上記ゲート絶縁膜17上にシリコン系膜18を形成する。ここでは、シリコン系膜18にポリシリコン膜を用い、例えば5nm〜10nmの厚さに形成した。
次に、図5(4)に示すように、上記第1溝15、第2溝16を埋め込むように上記シリコン系膜18上に、PMOSトランジスタのゲート電極に適する第1金属膜31を形成する。この第1金属膜31の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第1金属膜31は、前記第1例で記載した第1金属膜19と同様な金属材料、例えば鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)などの仕事関数的にPMOSトランジスタのゲート電極に適する金属が用いられ、例えばPVD法もしくはCVD法によって、例えば20nm〜40nmの厚さに形成される。
次に、上記第1金属膜31上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、NMOSトランジスタの形成領域上のレジスト膜を除去し、PMOSトランジスタの形成領域上に上記レジスト膜を残す。この結果、図5(5)に示すように、残したレジスト膜からなるマスク層32が形成される。上記マスク層32をエッチングマスクに用いて、上記第1金属膜31をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、PMOSトランジスタの形成領域に上記第1金属膜31が残される。
次に、図6(6)に示すように、上記マスク層25〔前記図5(5)参照〕を除去する。この除去加工は、SHもしくは硫酸(H2SO4)を用いたウエット処理により行うことができる。さらに高温SC1もしくは水酸化アンモニウム(NH4OH)により、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)などからなる上記第1金属膜31をハードマスクとしてNMOSトランジスタの形成領域側のポリシリコンからなるシリコン系膜18を除去する。ここで、層間絶縁膜13上の剥離する材料がポリシリコンであるのでSC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜17への影響が小さいエッチャントでのエッチングが可能となる。
次いで、図6(7)に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、300℃〜900℃に加熱して、上記第1金属膜31〔前記図6(6)参照〕とその下層のシリコン系膜18〔前記図6(6)参照〕とを反応させて、金属シリサイド膜33を形成する。このシリサイド化反応では、第1溝15の内部を金属シリサイド膜33で埋め込む。上記第1金属膜31は、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)もしくは金(Au)で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第1金属膜31を白金で形成していた場合には白金シリサイドが形成され、第1金属膜31をニッケルで形成していた場合にはニッケルシリサイドが形成され、第1金属膜31をコバルトで形成していた場合にはコバルトシリサイドが形成され、第1金属膜31をタングステンで形成していた場合にはタングステンシリサイドが形成される。例えば、白金シリサイドの仕事関数値は4.9eV〜5.0eV、ニッケルシリサイドの仕事関数値は4.7eV、コバルトシリサイドの仕事関数値は4.7eV、タングステンシリサイドの仕事関数値は4.7eVとなる。
次に、図6(8)に示すように、上記金属シリサイド膜33を被覆するように上記層間絶縁膜13(実質的にはゲート絶縁膜17)上に、NMOSトランジスタのゲート電極に適する第2金属膜34を形成する。この第2金属膜34の形成方法は、種々の成膜方法を用いることができ、例えばPVD法、CVD法等の成膜方法を用いることができる。上記第2金属膜34は、例えばチタン(Ti)、バナジウム(V)、クロム(Cr)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ハフニウム(Hf)、タンタル(Ta)もしくはタングステン(W)等の仕事関数的にNMOSトランジスタのゲート電極に適する金属が用いられ、20nm〜40nmの厚さに形成される。
次に、図6(9)に示すように、上記第2金属膜34上に第2溝16を埋め込むように電極膜23を形成する。この電極膜23には、例えばタングステン(W)、窒化チタン(TiN)等の金属もしくは金属化合物を用いる。その成膜方法は、例えばCVD法、PVD法等、種々の成膜方法を採用することができる。この電極膜23の代わりに、上記第2金属膜34を厚く形成することにより、代用することも可能である。
次に、図6(10)に示すように、上記層間絶縁膜13上の余剰な金属シリサイド膜33、第2金属膜34、電極膜23を除去する。上記除去加工には、例えばCMPを用いることができる。このCMPは、例えば層間絶縁膜13上面が露出するまで行い、第1溝15内部にゲート絶縁膜17を介して金属シリサイド膜33からなるPMOSトランジスタの第1ゲート電極35が形成され、第2溝16内部にゲート絶縁膜17を介して第2金属膜34、電極膜23からなるNMOSトランジスタの第2ゲート電極36が形成される。
その後は、図示はしないが、上記層間絶縁膜13上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、BEOL(バックエンドオブライン)工程となる。
上記半導体装置の製造方法では、ゲート絶縁膜17表面にシリコン系膜18を形成した後、金属シリサイドとなる第1金属膜31を形成し、第1導電型MOSトランジスタの第1ゲート電極35が形成される第1溝15内の第1金属膜31およびシリコン系膜18を除去している。このため、ゲート絶縁膜17上にはゲート絶縁膜17を損傷することなくエッチング除去できるシリコン系膜18が成膜されているので、第1溝15内の第1金属膜31を除去する際には、シリコン系膜18がゲート絶縁膜17の損傷を防止し、シリコン系膜18を除去する際にはゲート絶縁膜17を損傷することなくシリコン系膜18の除去が行える。通常、ゲート絶縁膜17上のシリコン系膜18、例えばポリシリコン膜の除去は、SC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第1溝15内の第1金属膜31を除去した後に第2溝16内を含む第1金属膜31とシリコン系膜18とをシリサイド反応させて、金属シリサイド膜33を形成した後に第1溝15内に第2金属膜34を形成し、その後、層間絶縁膜13上の余剰な金属シリサイド膜33、第2金属膜34等を除去することから、容易に仕事関数値の異なる材料、すなわち、第2金属膜34で第1導電型MOSトランジスタの第1ゲート電極35を形成することができ、金属シリサイド膜33で第2導電型MOSトランジスタの第2ゲート電極36を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜17を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜21に過剰な熱工程の負荷がかからない。
このように、上記製造方法は、ゲート絶縁膜17へのダメージを最小に抑えつつ、NMOSトランジスタとPMOSトランジスタの第1、第2ゲート電極35、36に異なる材料の金属ゲートを形成することができるので、電気的なゲート絶縁膜17の薄膜化が達成でき、半導体装置1の高性能化が図れるという利点がある。また、この製造方法は、いわゆるダマシン(Damascene)構造であっても、コンベンショナル(Conventional)構造であっても、どちらにでも対応することが可能であるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第3例を、図7〜図8の製造工程断面図によって説明する。
図7(1)に示すように、半導体基板11には第1導電型(p型)MOSトランジスタの形成領域と第1導電型とは逆導電型である第2導電型(p型)MOSトランジスタの形成領域とを分離する素子分離領域12が形成されている。上記半導体基板11には、例えばシリコン基板が用いられる、上記素子分離領域12は例えばSTI(Shallow Trench Isolation)構造で形成されている。
上記半導体基板11上にゲート絶縁膜17を介して第1、第2ダミーゲート63、64が形成されている。このゲート絶縁膜17は、例えば原子層蒸着法(ALD(Atomic Layer Deposition)法)などの成膜方法により、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成され、例えば2nm〜5nmの厚さに形成される。
上記第1ダミーゲート63の両側における上記半導体基板11上にはPMOSトランジスタのエクステンション領域41、42が形成されている。また、上記第2ダミーゲート64の両側における上記半導体基板11上にはNMOSトランジスタのエクステンション領域51、52が形成されている。さらに、第1ダミーゲート63の両側および第1ダミーゲート63から所定距離の上記エクステンション領域41、42上にはスペーサー絶縁膜43、44が形成されている。このスペーサー絶縁膜43、44の端部より上記エクステンション領域41、42上にはソース・ドレイン領域25、36が形成されている。一方、NMOSトランジスタ領域においても、第2ダミーゲート64の両側および第2ダミーゲート64から所定距離の上記エクステンション領域51、52上にはスペーサー絶縁膜53、54が形成されている。このスペーサー絶縁膜53、54の端部より上記エクステンション領域51、52上にはソース・ドレイン領域55、56が形成されている。
そして、上記のように構成された半導体基板11上に上記第1、第2ダミーゲート63、64等を埋め込む層間絶縁膜13を形成する。
次に、図7(2)に示すように、上記層間絶縁膜13を例えばCMPによって研磨することにより、上記第1、第2ダミーゲート63、64の上部を露出させる。
次に、図7(3)に示すように、上記第1、第2ダミーゲート63、64上を被覆するように上記層間絶縁膜13上に、NMOSトランジスタのゲート電極に適する第1金属膜19を形成する。この第1金属膜19の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第1金属膜19は、例えばハフニウム(Hf)やタンタル(Ta)などのシリサイド化しても仕事関数的にNMOSトランジスタのゲート電極に適する金属が用いられ、20nm〜40nmの厚さに形成される。
次に、図7(4)に示すように、上記第1金属膜19上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、PMOSトランジスタの形成領域上のレジスト膜を除去し、NMOSトランジスタの形成領域上に上記レジスト膜を残す。この結果、残したレジスト膜からなるマスク層20が形成される。上記マスク層20をエッチングマスクに用いて、上記第1金属膜19をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、NMOSトランジスタの形成領域に上記第1金属膜19が残される。
次に、図7(5)に示すように、上記マスク層20〔前記図7(4)参照〕を除去する。この除去加工は、SHもしくは硫酸(H2SO4)を用いたウエット処理により行うことができる。さらに高温SC1もしくは水酸化アンモニウム(NH4OH)により、ハフニウム(Hf)やタンタル(Ta)などからなる上記第1金属膜19をハードマスクとしてPMOSトランジスタの形成領域側のポリシリコンからなる第1ダミーゲート63〔前記図7(3)参照〕を除去して第1溝15を形成する。ここで、層間絶縁膜13上の剥離する材料がポリシリコンであるのでSC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜17への影響が小さいエッチャントでのエッチングが可能となる。
次いで、図8(6)に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、300℃〜900℃に加熱して、上記第1金属膜19〔前記図7(4)参照〕とその下層の第2ダミーゲート64〔前記図7(3)参照〕とを反応させて、金属シリサイド膜21を形成する。このシリサイド化反応では、第2溝16(第2ダミーゲート64が形成されていた部分)の内部をシリサイド膜21で埋め込む。上記第1金属膜19は、チタン(Ti)、バナジウム(V)、クロム(Cr)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ハフニウム(Hf)、タンタル(Ta)もしくはタングステン(W)で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第1金属膜19をハフニウムで形成していた場合にはハフニウムシリサイドが形成され、第1金属膜19をタンタルで形成していた場合にはタンタルシリサイドが形成される。例えば、ハフニウムシリサイドの仕事関数値は4.2eVであり、タンタルシリサイドの仕事関数値は4.2eVである。これは、n型不純物をドーピングしたポリシリコンゲートの仕事関数とほぼ同等な値となっている。
次に、図8(7)に示すように、上記第1溝15内部に形成されるように上記層間絶縁膜13上に、PMOSトランジスタのゲート電極に適する第2金属膜22を形成する。その際、第2金属膜22は金属シリサイド膜21を被覆する。この第2金属膜22の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第2金属膜22は、例えば鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)などの仕事関数的にPMOSトランジスタのゲート電極に適する金属が用いられ、例えばPVD法もしくはCVD法によって、例えば10nm〜100nmの厚さに形成される。
次に、図8(8)に示すように、上記第2金属膜22上に第1溝15を埋め込むように電極膜23を形成する。この電極膜23には、例えばタングステン(W)、窒化チタン(TiN)等の金属もしくは金属化合物を用いる。その成膜方法は、例えばCVD法、PVD法等、種々の成膜方法を採用することができる。この電極膜23の代わりに、上記第2金属膜22を厚く形成することにより、代用することも可能である。
次に、図8(9)に示すように、上記層間絶縁膜13上の余剰な金属シリサイド膜21、第2金属膜22、電極膜23を除去する。上記除去加工には、例えばCMPを用いることができる。このCMPは、例えば層間絶縁膜13上面が露出するまで行い、第1溝15内部にゲート絶縁膜17を介して第2金属膜22、電極膜23からなるPMOSトランジスタのゲート電極25が形成され、第2溝16底部にゲート絶縁膜17を介して金属シリサイド膜21からなるNMOSトランジスタのゲート電極26が形成される。
その後は、図示はしないが、上記層間絶縁膜13上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、BEOL(バックエンドオブライン)工程となる。
上記半導体装置の製造方法では、ゲート絶縁膜17表面にシリコン系膜からなる第1ダミーゲート63と第2ダミーゲート64とを形成した後、金属シリサイドとなる第1金属膜19を形成し、第1導電型MOSトランジスタのゲート電極が形成される領域の第1金属膜19と第1ダミーゲート63を除去している。このとき、ゲート絶縁膜上にはゲート絶縁膜を損傷することなくエッチング除去できるシリコン系膜の第1ダミーゲート63が成膜されているので、第1金属膜19を除去する際には、シリコン系膜の第1ダミーゲート63がゲート絶縁膜17の損傷を防止し、シリコン系膜を除去する際にはゲート絶縁膜17を損傷することなくシリコン系膜の除去が行える。通常、ゲート絶縁膜17上のシリコン系膜、例えばポリシリコン膜の除去は、SC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第1ゲート電極25が形成される第1溝15の第1金属膜19を除去した後に、第2ゲート電極22を形成するために、第1金属膜19とシリコン系膜とをシリサイド反応させて、金属シリサイド膜21を形成した後に第1溝15内に第2金属膜22を形成し、その後、層間絶縁膜13上の余剰な金属シリサイド膜21、第2金属膜22等を除去することから、容易に仕事関数値の異なる材料、すなわち、第2金属膜22で第1導電型MOSトランジスタの第1ゲート電極25を形成することができ、金属シリサイド膜21で第2導電型MOSトランジスタの第2ゲート電極26を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜17を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜21に過剰な熱工程の負荷がかからないという特徴を有する。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第4例を、図9〜図10の製造工程断面図によって説明する。
図9(1)に示すように、半導体基板11には第1導電型(p型)MOSトランジスタの形成領域と第1導電型とは逆導電型である第2導電型(n型)MOSトランジスタの形成領域とを分離する素子分離領域12が形成されている。上記半導体基板11には、例えばシリコン基板が用いられる、上記素子分離領域12は例えばSTI(Shallow Trench Isolation)構造で形成されている。
上記半導体基板11上にゲート絶縁膜17を介して第1、第2ダミーゲート63、64が形成されている。このゲート絶縁膜17は、例えば原子層蒸着法(ALD(Atomic Layer Deposition)法)などの成膜方法により、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成され、例えば2nm〜5nmの厚さに形成される。
上記第1ダミーゲート63の両側における上記半導体基板11上にはPMOSトランジスタのエクステンション領域41、42が形成されている。また、上記第2ダミーゲート64の両側における上記半導体基板11上にはNMOSトランジスタのエクステンション領域51、52が形成されている。さらに、第1ダミーゲート63の両側およびダミーゲート63から所定距離の上記エクステンション領域41、42上にはスペーサー絶縁膜43、44が形成されている。このスペーサー絶縁膜43、44の端部より上記エクステンション領域41、42上にはソース・ドレイン領域25、36が形成されている。一方、NMOSトランジスタ領域においても、ダミーゲート64の両側および第2ダミーゲート64から所定距離の上記エクステンション領域51、52上にはスペーサー絶縁膜53、54が形成されている。このスペーサー絶縁膜53、54の端部より上記エクステンション領域51、52上にはソース・ドレイン領域55、56が形成されている。
そして、上記のように構成された半導体基板11上に上記第1、第2ダミーゲート63、64等を埋め込む層間絶縁膜13を形成する。
次に、図9(2)に示すように、上記層間絶縁膜13を例えばCMPによって研磨することにより、上記第1、第2ダミーゲート63、64の上部を露出させる。
次に、図9(3)に示すように、上記第1、第2ダミーゲート63、64上を被覆するように上記層間絶縁膜13上に、PMOSトランジスタのゲート電極に適する第1金属膜31を形成する。この第1金属膜31の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第1金属膜31は、例えば鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)などの仕事関数的にPMOSトランジスタのゲート電極に適する金属が用いられ、20nm〜40nmの厚さに形成される。
次に、図9(4)に示すように、上記第1金属膜31上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、PMOSトランジスタの形成領域上のレジスト膜を除去し、PMOSトランジスタの形成領域上に上記レジスト膜を残す。この結果、残したレジスト膜からなるマスク層32が形成される。上記マスク層32をエッチングマスクに用いて、上記第1金属膜31をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、PMOSトランジスタの形成領域に上記第1金属膜31が残される。
次に、図9(5)に示すように、上記マスク層32〔前記図9(4)参照〕を除去する。この除去加工は、SHもしくは硫酸(H2SO4)を用いたウエット処理により行うことができる。さらに高温SC1もしくは水酸化アンモニウム(NH4OH)により、ハフニウム(Hf)やタンタル(Ta)などからなる上記第1金属膜31をハードマスクとしてNMOSトランジスタの形成領域側のポリシリコンからなる第2ダミーゲート64〔前記図9(3)参照〕を除去して第2溝16を形成する。ここで、層間絶縁膜13上の剥離する材料がポリシリコンであるのでSC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜17への影響が小さいエッチャントでのエッチングが可能となる。
次いで、図10(6)に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、300℃〜900℃に加熱して、上記第1金属膜31〔前記図9(4)参照〕とその下層のシリコン系膜からなる第1ダミーゲート63〔前記図9(3)参照〕とを反応させて、金属シリサイド膜33を形成する。このシリサイド化反応では、第1溝15の内部を金属シリサイド膜33で埋め込む。上記第1金属膜31は、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)もしくは金(Au)で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第1金属膜31を白金で形成していた場合には白金シリサイドが形成され、第1金属膜31をニッケルで形成していた場合にはタニッケルシリサイドが形成され、第1金属膜31をコバルトで形成していた場合にはコバルトシリサイドが形成され、第1金属膜31をタングステンで形成していた場合にはタングステンシリサイドが形成される。例えば、白金シリサイドの仕事関数値は4.9eV〜5.0eV、ニッケルシリサイドの仕事関数値は4.7eV、コバルトシリサイドの仕事関数値は4.7eV、タングステンシリサイドの仕事関数値は4.7eVとなる。
次に、図10(7)に示すように、上記第2溝16内部とともに上記層間絶縁膜13上に、NMOSトランジスタのゲート電極に適する第2金属膜34を形成する。このとき、上記金属シリサイド膜33は第2金属膜34により被覆される。この第2金属膜34の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第2金属膜34は、例えばチタン(Ti)、バナジウム(V)、クロム(Cr)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ハフニウム(Hf)、タンタル(Ta)もしくはタングステン(W)などの仕事関数的にNMOSトランジスタのゲート電極に適する金属が用いられ、例えばPVD法もしくはCVD法によって、例えば10nm〜100nmの厚さに形成される。
次に、図10(8)に示すように、上記第2金属膜34上に第2溝16を埋め込むように電極膜23を形成する。この電極膜23には、例えばタングステン(W)、窒化チタン(TiN)等の金属もしくは金属化合物を用いる。その成膜方法は、例えばCVD法、PVD法等、種々の成膜方法を採用することができる。この電極膜23の代わりに、上記第2金属膜34を厚く形成することにより、代用することも可能である。
次に、図10(9)に示すように、上記層間絶縁膜13上の余剰な金属シリサイド膜33、第2金属膜33、電極膜23を除去する。上記除去加工には、例えばCMPを用いることができる。このCMPは、例えば層間絶縁膜13上面が露出するまで行い、第2溝16内部にゲート絶縁膜17を介して第2金属膜34、電極膜23からなるNMOSトランジスタのゲート電極36が形成され、第1溝15底部にゲート絶縁膜17を介してシリサイド膜33からなるPMOSトランジスタのゲート電極35が形成される。
その後は、図示はしないが、上記層間絶縁膜13上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、BEOL(バックエンドオブライン)工程となる。
上記半導体装置の製造方法では、ゲート絶縁膜17表面にシリコン系膜からなる第1ダミーゲート63と第2ダミーゲート64とを形成した後、金属シリサイドとなる第1金属膜31を形成し、第2導電型MOSトランジスタのゲート電極が形成される領域の第1金属膜31と第2ダミーゲート64を除去している。このとき、ゲート絶縁膜17上にはゲート絶縁膜17を損傷することなくエッチング除去できるシリコン系膜の第2ダミーゲート64が成膜されているので、第1金属膜31を除去する際には、シリコン系膜の第2ダミーゲート64がゲート絶縁膜17の損傷を防止し、シリコン系膜を除去する際にはゲート絶縁膜17を損傷することなくシリコン系膜の除去が行える。通常、ゲート絶縁膜上のシリコン系膜、例えばポリシリコン膜の除去は、SC1や水酸化アンモニウム(NH4OH)などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第1ゲート電極31が形成される第2溝15の第1金属膜を除去した後に、第2ゲート電極34を形成するために、第1金属膜31とシリコン系膜とをシリサイド反応させて、金属シリサイド膜33を形成した後に第2溝16内に第2金属膜34を形成し、その後、層間絶縁膜13上の余剰な金属シリサイド膜33、第2金属膜34等を除去することから、容易に仕事関数値の異なる材料、すなわち、第2金属膜34でNMOSトランジスタの第2ゲート電極36を形成することができ、金属シリサイド膜33でPMOSトランジスタの第1ゲート電極35を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜33に過剰な熱工程の負荷がかからないという特徴を有する。
上記各製造方法において、金属膜のエッチングで用いるエッチング種は、上記記載したフッ酸の他に、金属材料によって適宜選択される。例えば、クロム(Cr)、鉄(Fe)、モリブデン(Mo)等は、硫酸と過酸化水素水の混合溶液(例えばSPM)、塩酸と過酸化水素水の混合溶液(例えばHPM)を用いることができ、金(Au)、白金(Pt)、イリジウム(Ir)、ロジウム(Rh)等では王水(塩酸と硝酸を規定割合で混合した混合溶液)を用いることができる。
上記各実施の形態において、各トランジスタのエクステンション領域、ソース・ドレイン領域の構成は、第1、第2例の構成であっても、第3、第4例の構成であってもよい。すなわち、いずれの構成も適用されることができる。