JP2000012846A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 層間絶縁膜を通じてゲート電極と他の電極と
が短絡することを防止すると共に、コンタクト領域との
コンタクト抵抗を低減できるようにする。 【解決手段】 コンタクトホール１１ａを介して、ｐ型
領域６（ｐ型ベース領域３）に接続される電極をＡｌ膜
２２で構成し、このＡｌ膜２２をコンタクトホール１１
ａの側面から離間した位置にのみ形成する。これによ
り、Ａｌが層間絶縁膜１１と反応するのを防止でき、ゲ
ート電極層８とソース電極１２が短絡してしまわないよ
うにできる。また、ｐ型領域６と接続される電極をＡｌ
膜２２で構成することにより、ｎ+ 型ソース領域５に接
続されるＮｉ膜２３とＡｌ膜２２がオーバラップしても
Ａｌ膜２２とｐ型領域６とがオーミック接触するように
できる。これにより、コンタクト領域とのコンタクト抵
抗を低減できる。
が短絡することを防止すると共に、コンタクト領域との
コンタクト抵抗を低減できるようにする。 【解決手段】 コンタクトホール１１ａを介して、ｐ型
領域６（ｐ型ベース領域３）に接続される電極をＡｌ膜
２２で構成し、このＡｌ膜２２をコンタクトホール１１
ａの側面から離間した位置にのみ形成する。これによ
り、Ａｌが層間絶縁膜１１と反応するのを防止でき、ゲ
ート電極層８とソース電極１２が短絡してしまわないよ
うにできる。また、ｐ型領域６と接続される電極をＡｌ
膜２２で構成することにより、ｎ+ 型ソース領域５に接
続されるＮｉ膜２３とＡｌ膜２２がオーバラップしても
Ａｌ膜２２とｐ型領域６とがオーミック接触するように
できる。これにより、コンタクト領域とのコンタクト抵
抗を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素単結晶材
料を使用して形成される炭化珪素半導体装置及びその製
造方法に関する。
料を使用して形成される炭化珪素半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用して作製されるパワーＭＯＳＦＥＴ
が提案されており、特開平９−１９９７２４号公報に
て、高耐圧及びオン抵抗の低減の図れる構造が提案され
ている。この構造を図６に示す。この図に示されるＭＯ
ＳＦＥＴは、チャネル形成面を［１１−２０］と平行に
しており、単位セルが主表面から見ると六角形となる
点、及びｐ型層３の上に不純物濃度の低いｎ型薄膜層８
を形成してチャネルとしている点に特徴がある。
素単結晶材料を使用して作製されるパワーＭＯＳＦＥＴ
が提案されており、特開平９−１９９７２４号公報に
て、高耐圧及びオン抵抗の低減の図れる構造が提案され
ている。この構造を図６に示す。この図に示されるＭＯ
ＳＦＥＴは、チャネル形成面を［１１−２０］と平行に
しており、単位セルが主表面から見ると六角形となる
点、及びｐ型層３の上に不純物濃度の低いｎ型薄膜層８
を形成してチャネルとしている点に特徴がある。
【０００３】パワーＭＯＳＦＥＴ等では、オン抵抗低減
のため単位面積当たりのチャネル幅を大きくする様々な
工夫がなされている。具体的には、図６に示すＭＯＳＦ
ＥＴにおいては、構造上の工夫点としては、ｐ型ベース
コンタクト部６をコンタクトホール中央部に配置すると
共に、その外側にｎ+ 型ソース領域を配置し、それを囲
むように各内角が略同等な六角形状のチャネルを配置す
ることで、単位面積当たりのチャネル幅を効果的に増加
できるようにしている。
のため単位面積当たりのチャネル幅を大きくする様々な
工夫がなされている。具体的には、図６に示すＭＯＳＦ
ＥＴにおいては、構造上の工夫点としては、ｐ型ベース
コンタクト部６をコンタクトホール中央部に配置すると
共に、その外側にｎ+ 型ソース領域を配置し、それを囲
むように各内角が略同等な六角形状のチャネルを配置す
ることで、単位面積当たりのチャネル幅を効果的に増加
できるようにしている。
【０００４】プロセス上の工夫点としては、ゲート電極
１０とコンタクトホール端までの距離、ｐ型ベースコン
タクト部６の径、ｎ+ 型ソースコンタクト部５の径を縮
小することにより、単位面積当たりのチャネル幅の増大
を図っている。さらに、図６では、ｐ型ベース領域３の
上に不純物濃度の低いｎ型薄膜層８を形成しているた
め、トランジスタのオン時にはｎ型薄膜層８の全域をチ
ャネルとして用い、さらなるオン抵抗低減が図られてい
る。
１０とコンタクトホール端までの距離、ｐ型ベースコン
タクト部６の径、ｎ+ 型ソースコンタクト部５の径を縮
小することにより、単位面積当たりのチャネル幅の増大
を図っている。さらに、図６では、ｐ型ベース領域３の
上に不純物濃度の低いｎ型薄膜層８を形成しているた
め、トランジスタのオン時にはｎ型薄膜層８の全域をチ
ャネルとして用い、さらなるオン抵抗低減が図られてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者らのシミュレーション実験により、ｎ型薄膜層８を形
成したＭＯＳＦＥＴは従来のｎ型薄膜層のないＭＯＳＦ
ＥＴに比べて、耐圧のｐ型ベースコンタクト抵抗率依存
性が大きいことが判明した。これは、オフ時に、ｐ型ベ
ース領域３から伸びる空乏層とゲート酸化膜９を介して
ゲート電極１０側から伸びる空乏層とがつながることで
ｎ型薄膜層８が完全空乏化された状態であり、バンドの
エネルギー準位がｐ型ベース領域３に比べて下がってお
り、ｐ型ベース領域３のコンタクト抵抗率が大きいと、
オフ時にドレイン１３に高電圧が印加された場合、ｐ型
ベース領域３の電位が上昇し、それに伴って、完全空乏
化されているｎ型薄膜層８のバンドのエネルギー準位が
引き下げられることによって、チャネルがオン状態とな
ってｎ型薄膜層８を通じて電流が流れてしまうからであ
る。
者らのシミュレーション実験により、ｎ型薄膜層８を形
成したＭＯＳＦＥＴは従来のｎ型薄膜層のないＭＯＳＦ
ＥＴに比べて、耐圧のｐ型ベースコンタクト抵抗率依存
性が大きいことが判明した。これは、オフ時に、ｐ型ベ
ース領域３から伸びる空乏層とゲート酸化膜９を介して
ゲート電極１０側から伸びる空乏層とがつながることで
ｎ型薄膜層８が完全空乏化された状態であり、バンドの
エネルギー準位がｐ型ベース領域３に比べて下がってお
り、ｐ型ベース領域３のコンタクト抵抗率が大きいと、
オフ時にドレイン１３に高電圧が印加された場合、ｐ型
ベース領域３の電位が上昇し、それに伴って、完全空乏
化されているｎ型薄膜層８のバンドのエネルギー準位が
引き下げられることによって、チャネルがオン状態とな
ってｎ型薄膜層８を通じて電流が流れてしまうからであ
る。
【０００６】図７に耐圧のｐ型ベースコンタクト抵抗率
依存性の一例を示す。この図に示されるように、ｐ型ベ
ースコンタクト部６との接触（ｐ型ベース領域３とのコ
ンタクト）がショットキー接触であると、耐圧が０Ｖと
なってしまうが、ｐ型ベースコンタクト抵抗率が１０-2
Ω・ｃｍ2 以下になると耐圧がｎ型薄膜層８のない場合
と同等となるのである。
依存性の一例を示す。この図に示されるように、ｐ型ベ
ースコンタクト部６との接触（ｐ型ベース領域３とのコ
ンタクト）がショットキー接触であると、耐圧が０Ｖと
なってしまうが、ｐ型ベースコンタクト抵抗率が１０-2
Ω・ｃｍ2 以下になると耐圧がｎ型薄膜層８のない場合
と同等となるのである。
【０００７】本発明は上記問題に鑑みて成され、ｐ型層
とのコンタクト抵抗率が１０-2Ω・ｃｍ2 以下とできる
電極構造を有する炭化珪素半導体装置及びその製造方法
を提供することを目的とする。
とのコンタクト抵抗率が１０-2Ω・ｃｍ2 以下とできる
電極構造を有する炭化珪素半導体装置及びその製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明者らは、ｐ型ベー
スコンタクト抵抗率が１０-2Ω・ｃｍ2 以下となるよう
な電極構造及びその製造方法について検討を行った。ま
ず、図６のＭＯＳＦＥＴにおいて、コンタクトホールを
含むウェハ表面にＡｌ／Ｔｉ膜を蒸着したのち、ウェッ
トエッチングによりｐ型ベース領域３上にのみＡｌ／Ｔ
ｉ膜を残し、さらにｎ+ 型ソース領域５とオーミック接
触となるＮｉを蒸着してから熱処理を施してコンタクト
構造を形成した（特開平２−１９６４２１号公報参
照）。
スコンタクト抵抗率が１０-2Ω・ｃｍ2 以下となるよう
な電極構造及びその製造方法について検討を行った。ま
ず、図６のＭＯＳＦＥＴにおいて、コンタクトホールを
含むウェハ表面にＡｌ／Ｔｉ膜を蒸着したのち、ウェッ
トエッチングによりｐ型ベース領域３上にのみＡｌ／Ｔ
ｉ膜を残し、さらにｎ+ 型ソース領域５とオーミック接
触となるＮｉを蒸着してから熱処理を施してコンタクト
構造を形成した（特開平２−１９６４２１号公報参
照）。
【０００９】その結果、ゲート電極１０と他の電極（こ
こでは、ソース電極１２を示す。以下ソース電極１２と
いう）とが短絡するという問題と、ｐ型ベースコンタク
ト抵抗率が増大するという問題が発生することが判明し
た。これらの原因を追求すべく、以下の試作・検討を行
った。第１に、ゲート電極１０とソース電極１２とが短
絡するという問題に対して、これらの間に配置される層
間絶縁膜１１の材料（酸化膜）と電極材料との反応性、
及び工程の詳細調査を実施した。
こでは、ソース電極１２を示す。以下ソース電極１２と
いう）とが短絡するという問題と、ｐ型ベースコンタク
ト抵抗率が増大するという問題が発生することが判明し
た。これらの原因を追求すべく、以下の試作・検討を行
った。第１に、ゲート電極１０とソース電極１２とが短
絡するという問題に対して、これらの間に配置される層
間絶縁膜１１の材料（酸化膜）と電極材料との反応性、
及び工程の詳細調査を実施した。
【００１０】具体的には、酸化膜の上にＡｌ／Ｔｉ、Ａ
ｌ／Ｎｉ、Ａｌ、Ｎｉ等の電極材料を蒸着したあと熱処
理（１０００℃、１０分：電極材料と炭化珪素とのオー
ミックコンタクトをとるための熱処理条件）を施し、そ
の後の電極材料と酸化膜との界面の状態を調査した。そ
の結果、Ａｌ及びＡｌを含む電極材料を用いた試料で
は、酸化膜中に合金層が形成されており、深さが１．５
μｍに達するものもあった。一方、Ｎｉを用いた試料に
は合金層は見られなかった。このため、Ａｌが酸化膜と
接触していると熱処理時に合金層が形成され、短絡が発
生すると考えられる。
ｌ／Ｎｉ、Ａｌ、Ｎｉ等の電極材料を蒸着したあと熱処
理（１０００℃、１０分：電極材料と炭化珪素とのオー
ミックコンタクトをとるための熱処理条件）を施し、そ
の後の電極材料と酸化膜との界面の状態を調査した。そ
の結果、Ａｌ及びＡｌを含む電極材料を用いた試料で
は、酸化膜中に合金層が形成されており、深さが１．５
μｍに達するものもあった。一方、Ｎｉを用いた試料に
は合金層は見られなかった。このため、Ａｌが酸化膜と
接触していると熱処理時に合金層が形成され、短絡が発
生すると考えられる。
【００１１】そして、製造工程について調査を行ったと
ころ、Ａｌ／Ｔｉ膜を蒸着した後に実施されるウェット
エッチングにおいて、コンタクトホールの端部にＡｌ／
Ｔｉが残っていることが判明した。つまり、コンタクト
ホール等の凹凸のある試料にレジストを塗布した場合、
凹部の端部でレジスト膜厚が他の部分よりも厚くなるた
め、ｐ型ベース領域上に電極部を残す際の露光条件では
コンタクトホールの端部にレジストが残ってしまうので
ある。
ころ、Ａｌ／Ｔｉ膜を蒸着した後に実施されるウェット
エッチングにおいて、コンタクトホールの端部にＡｌ／
Ｔｉが残っていることが判明した。つまり、コンタクト
ホール等の凹凸のある試料にレジストを塗布した場合、
凹部の端部でレジスト膜厚が他の部分よりも厚くなるた
め、ｐ型ベース領域上に電極部を残す際の露光条件では
コンタクトホールの端部にレジストが残ってしまうので
ある。
【００１２】これらの事象をまとめると、ゲート電極１
０とソース電極１２との短絡は、コンタクトホール端部
に残ったＡｌ／Ｔｉと酸化膜との反応によって形成され
た合金層によってゲート電極１０とソース電極１２とが
接続されてしまったり、合金層形成による応力で酸化膜
にクラックが発生してゲート電極１０とソース電極１２
とが接続してしまったりすることで生じるといえる。
０とソース電極１２との短絡は、コンタクトホール端部
に残ったＡｌ／Ｔｉと酸化膜との反応によって形成され
た合金層によってゲート電極１０とソース電極１２とが
接続されてしまったり、合金層形成による応力で酸化膜
にクラックが発生してゲート電極１０とソース電極１２
とが接続してしまったりすることで生じるといえる。
【００１３】そこで、請求項１に記載の発明において
は、Ａｌを含む第１の電極層（２２）は、層間絶縁膜
（１１）から離間した位置にのみ形成されていることを
特徴としている。このように、Ａｌを含む第１の電極層
が、層間絶縁膜から離間した位置にのみ形成されていれ
ば、Ａｌと層間絶縁膜が反応することがないため、ゲー
ト電極層（８）と第１の電極（１２）との短絡を防止す
ることができる。
は、Ａｌを含む第１の電極層（２２）は、層間絶縁膜
（１１）から離間した位置にのみ形成されていることを
特徴としている。このように、Ａｌを含む第１の電極層
が、層間絶縁膜から離間した位置にのみ形成されていれ
ば、Ａｌと層間絶縁膜が反応することがないため、ゲー
ト電極層（８）と第１の電極（１２）との短絡を防止す
ることができる。
【００１４】具体的には、請求項２に示すように、層間
絶縁膜に形成されたコンタクトホールの側面に第１の電
極層が接触しないようにすればよい。なお、請求項３に
示すように、半導体基板がｐ型である場合には、ｐ型半
導体との電気的接続のために第１の電極層としてＡｌを
含むもので構成するため、このような場合に有効であ
る。
絶縁膜に形成されたコンタクトホールの側面に第１の電
極層が接触しないようにすればよい。なお、請求項３に
示すように、半導体基板がｐ型である場合には、ｐ型半
導体との電気的接続のために第１の電極層としてＡｌを
含むもので構成するため、このような場合に有効であ
る。
【００１５】一方、第２に、ｐ型ベースコンタクト抵抗
率が増大するという問題に対して、ｐ型ベース領域３と
のコンタクトに用いられるＡｌ／Ｔｉ電極の抵抗率（ｐ
型ベースコンタクト抵抗率）が、Ａｌ／Ｔｉ電極にｎ+
型ソース領域５とオーミック接触となるＮｉ電極をオー
バラップさせる場合とさせない場合で変化するか比較し
た。なお、ここではＡｌ／Ｔｉ電極にＮｉ電極が一部で
も接する場合をオーバラップさせた場合としている。そ
の結果、Ａｌ／Ｔｉ電極とＮｉ電極とをオーバラップさ
せた場合の方が、オーバラップさせない場合に比してｐ
型ベースコンタクト抵抗率が増大した。
率が増大するという問題に対して、ｐ型ベース領域３と
のコンタクトに用いられるＡｌ／Ｔｉ電極の抵抗率（ｐ
型ベースコンタクト抵抗率）が、Ａｌ／Ｔｉ電極にｎ+
型ソース領域５とオーミック接触となるＮｉ電極をオー
バラップさせる場合とさせない場合で変化するか比較し
た。なお、ここではＡｌ／Ｔｉ電極にＮｉ電極が一部で
も接する場合をオーバラップさせた場合としている。そ
の結果、Ａｌ／Ｔｉ電極とＮｉ電極とをオーバラップさ
せた場合の方が、オーバラップさせない場合に比してｐ
型ベースコンタクト抵抗率が増大した。
【００１６】従って、Ａｌ／Ｔｉ電極とＮｉ電極とをオ
ーバラップさせないようにすれば、ｐ型ベースコンタク
ト抵抗率の増大を防止でき、ｐ型ベース領域３の電極材
料として上記コンタクト抵抗率を満足するものであれば
いずれの材料を使用してもよいといえる。しかしなが
ら、一部でもオーバラップすればコンタクト抵抗率が増
大してしまうため、ｐ型ベース領域３やｎ+ 型ソース領
域５の電極材料のパターニング時におけるそれぞれのア
ライメントずれを考慮した設計としなければならず、セ
ルサイズを増大させるという問題を発生させてしまうた
め、ｐ型ベース領域３の電極材料にＮｉをオーバラップ
させる場合において、コンタクト抵抗率の低減を図らな
ければならない。
ーバラップさせないようにすれば、ｐ型ベースコンタク
ト抵抗率の増大を防止でき、ｐ型ベース領域３の電極材
料として上記コンタクト抵抗率を満足するものであれば
いずれの材料を使用してもよいといえる。しかしなが
ら、一部でもオーバラップすればコンタクト抵抗率が増
大してしまうため、ｐ型ベース領域３やｎ+ 型ソース領
域５の電極材料のパターニング時におけるそれぞれのア
ライメントずれを考慮した設計としなければならず、セ
ルサイズを増大させるという問題を発生させてしまうた
め、ｐ型ベース領域３の電極材料にＮｉをオーバラップ
させる場合において、コンタクト抵抗率の低減を図らな
ければならない。
【００１７】このため、ｐ型ベース領域３の電極材料と
ｎ+ 型ソース領域５の電極材料であるＮｉとをオーバラ
ップさせて、ｐ型ベース領域３の電極材料におけるコン
タクト抵抗率の特性について調査するという実験を行っ
た。具体的には、ｐ型ベース領域３の電極材料としてＡ
ｌ、Ａｌ／Ｔｉ、Ｔｉを用いた。その結果、Ａｌの場合
は、Ｎｉをオーバラップさせた場合にのみオーミック接
触となり、その時のコンタクト抵抗率が１０-3Ω・ｃｍ
2 を示した。Ａｌ／Ｔｉの場合は、Ｎｉをオーバラップ
させない場合にのみオーミック接触となり、オーバラッ
プさせた場合には非オーミック接触であった。Ｔｉの場
合は、Ｎｉのオーバラップの有無に関わらず、非オーミ
ック接触であった。
ｎ+ 型ソース領域５の電極材料であるＮｉとをオーバラ
ップさせて、ｐ型ベース領域３の電極材料におけるコン
タクト抵抗率の特性について調査するという実験を行っ
た。具体的には、ｐ型ベース領域３の電極材料としてＡ
ｌ、Ａｌ／Ｔｉ、Ｔｉを用いた。その結果、Ａｌの場合
は、Ｎｉをオーバラップさせた場合にのみオーミック接
触となり、その時のコンタクト抵抗率が１０-3Ω・ｃｍ
2 を示した。Ａｌ／Ｔｉの場合は、Ｎｉをオーバラップ
させない場合にのみオーミック接触となり、オーバラッ
プさせた場合には非オーミック接触であった。Ｔｉの場
合は、Ｎｉのオーバラップの有無に関わらず、非オーミ
ック接触であった。
【００１８】この結果より、Ｎｉをオーバラップさせる
場合にはＡｌを用いれば、コンタクト抵抗率を低減でき
るといえる。そこで、請求項４に記載の発明において
は、第１の電極層（２２）はほぼＡｌのみで構成されて
おり、このＡｌの上には少なくともＮｉを含む第２の電
極層（２３）が積層されていることを特徴としている。
場合にはＡｌを用いれば、コンタクト抵抗率を低減でき
るといえる。そこで、請求項４に記載の発明において
は、第１の電極層（２２）はほぼＡｌのみで構成されて
おり、このＡｌの上には少なくともＮｉを含む第２の電
極層（２３）が積層されていることを特徴としている。
【００１９】このように、第１の電極層をほぼＡｌのみ
で構成すれば、Ａｌの上にＮｉを含む第２の電極層が積
層されていても、コンタクト領域と第１の電極層とがオ
ーミック接触となるようにでき、コンタクト抵抗を低減
することができる。請求項６に記載の発明は溝ゲート型
の炭化珪素半導体装置において、請求項７に記載の発明
はプレーナ型の炭化珪素半導体装置において、コンタク
トホール（１１ａ）を介して、少なくともベース領域に
接続される第１の電極層を備え、コンタクトホールの側
面から離間した位置にのみ、第１の電極層が形成される
ようにしている特徴としている。
で構成すれば、Ａｌの上にＮｉを含む第２の電極層が積
層されていても、コンタクト領域と第１の電極層とがオ
ーミック接触となるようにでき、コンタクト抵抗を低減
することができる。請求項６に記載の発明は溝ゲート型
の炭化珪素半導体装置において、請求項７に記載の発明
はプレーナ型の炭化珪素半導体装置において、コンタク
トホール（１１ａ）を介して、少なくともベース領域に
接続される第１の電極層を備え、コンタクトホールの側
面から離間した位置にのみ、第１の電極層が形成される
ようにしている特徴としている。
【００２０】このように、ベース領域に接続される第１
の電極層がコンタクトホールの側面から離間した位置に
のみ形成されるようにすれば、ゲート電極と他の電極と
の短絡を防止できる。請求項８に記載の発明において
は、第１の電極層（２２）はほぼＡｌのみで構成されて
おり、この第１の電極層の上に第２の電極層（２３）が
積層されていることを特徴としている。
の電極層がコンタクトホールの側面から離間した位置に
のみ形成されるようにすれば、ゲート電極と他の電極と
の短絡を防止できる。請求項８に記載の発明において
は、第１の電極層（２２）はほぼＡｌのみで構成されて
おり、この第１の電極層の上に第２の電極層（２３）が
積層されていることを特徴としている。
【００２１】このように、第１電極層をＡｌで構成する
ことにより、ソース領域に接続されるＮｉよりなる第２
の電極層と接触してもコンタクト抵抗率の増加を防ぐこ
とができる。なお、請求項９に示すように、ソース領域
と半導体層の間におけるベース領域の表面に、炭化珪素
よりなる第１導電型の薄膜層を備えた蓄積チャネルタイ
プの炭化珪素半導体装置に適用することもできる。
ことにより、ソース領域に接続されるＮｉよりなる第２
の電極層と接触してもコンタクト抵抗率の増加を防ぐこ
とができる。なお、請求項９に示すように、ソース領域
と半導体層の間におけるベース領域の表面に、炭化珪素
よりなる第１導電型の薄膜層を備えた蓄積チャネルタイ
プの炭化珪素半導体装置に適用することもできる。
【００２２】具体的には、請求項１０に示すように、ベ
ース領域と、第１の電極層とのコンタクト抵抗率が１０
-2Ω・ｃｍ2 以下となり、オン抵抗の低減と耐圧の維持
を図ることができる。請求項１１に記載の発明において
は、コンタクトホール（１１ａ）を含む層間絶縁膜（１
１）上にレジスト膜（２１）を成膜すると共に、該レジ
スト膜のうちコンタクト領域上の部分を開口させ、さら
にレジスト膜上にＡｌを含む金属層を成膜したのちレジ
スト膜を除去することにより、レジスト膜上に成膜され
た金属層をリフトオフさせて、第１の電極層（２２）を
形成することを特徴としている。
ース領域と、第１の電極層とのコンタクト抵抗率が１０
-2Ω・ｃｍ2 以下となり、オン抵抗の低減と耐圧の維持
を図ることができる。請求項１１に記載の発明において
は、コンタクトホール（１１ａ）を含む層間絶縁膜（１
１）上にレジスト膜（２１）を成膜すると共に、該レジ
スト膜のうちコンタクト領域上の部分を開口させ、さら
にレジスト膜上にＡｌを含む金属層を成膜したのちレジ
スト膜を除去することにより、レジスト膜上に成膜され
た金属層をリフトオフさせて、第１の電極層（２２）を
形成することを特徴としている。
【００２３】このように、リフトオフ法を用いることに
よって、コンタクト領域上にのみ第１の電極層を形成す
ることができ、コンタクトホールの端部には第１の電極
層が形成されないようにできる。これにより、ゲート電
極層と他の電極層との短絡を防止することができる。請
求項１２に記載の発明においては、第１の電極層を形成
する工程では、第１の電極層をほぼＡｌのみで形成し、
その後に、第１の電極層と接するＮｉを含む第２の電極
層を少なくともコンタクトホール内に形成する工程を行
うことを特徴としている。
よって、コンタクト領域上にのみ第１の電極層を形成す
ることができ、コンタクトホールの端部には第１の電極
層が形成されないようにできる。これにより、ゲート電
極層と他の電極層との短絡を防止することができる。請
求項１２に記載の発明においては、第１の電極層を形成
する工程では、第１の電極層をほぼＡｌのみで形成し、
その後に、第１の電極層と接するＮｉを含む第２の電極
層を少なくともコンタクトホール内に形成する工程を行
うことを特徴としている。
【００２４】このように、第１の電極層をほぼＡｌのみ
で形成すれば、Ｎｉを含む第２の電極層と第１の電極層
とが接していてもコンタクト抵抗が増加することはな
い。具体的には、請求項１３に示すように、溝ゲート型
の炭化珪素半導体装置や、請求項１４に示すように、プ
レーナ型の炭化珪素半導体装置に適用することができ
る。なお、請求項１５に示すように、ソース領域と半導
体層の間におけるベース領域の表面に第１導電型の半導
体薄膜層が形成された蓄積チャネルタイプのものに適用
してもよい。
で形成すれば、Ｎｉを含む第２の電極層と第１の電極層
とが接していてもコンタクト抵抗が増加することはな
い。具体的には、請求項１３に示すように、溝ゲート型
の炭化珪素半導体装置や、請求項１４に示すように、プ
レーナ型の炭化珪素半導体装置に適用することができ
る。なお、請求項１５に示すように、ソース領域と半導
体層の間におけるベース領域の表面に第１導電型の半導
体薄膜層が形成された蓄積チャネルタイプのものに適用
してもよい。
【００２５】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。
実施形態記載の具体的手段との対応関係を示すものであ
る。
【００２６】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に本実施形態にかかわる炭化珪
素半導体装置としてｎチャネルタイプの溝ゲート型ＭＯ
ＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）を示
す。以下、この図に基づいてＭＯＳＦＥＴの構造につい
て説明する。
について説明する。図１に本実施形態にかかわる炭化珪
素半導体装置としてｎチャネルタイプの溝ゲート型ＭＯ
ＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）を示
す。以下、この図に基づいてＭＯＳＦＥＴの構造につい
て説明する。
【００２７】低抵抗なｎ+ 型半導体基板１には、六方晶
炭化珪素が用いられている。このｎ + 型半導体基板１上
には、高抵抗半導体層としてのｎ- 型エピタキシャル層
（以下、ｎ- 型エピ層という）２とｐ型ベース領域を構
成するｐ型層（以下、ｐ型ベース領域という）３が順次
積層されている。このように、ｎ+ 型半導体基板１とｎ
+ 型エピ層２とｐ型ベース領域３とから単結晶炭化珪素
よりなる半導体基板４が構成されており、その上面を略
（０００１−）カーボン面としている。
炭化珪素が用いられている。このｎ + 型半導体基板１上
には、高抵抗半導体層としてのｎ- 型エピタキシャル層
（以下、ｎ- 型エピ層という）２とｐ型ベース領域を構
成するｐ型層（以下、ｐ型ベース領域という）３が順次
積層されている。このように、ｎ+ 型半導体基板１とｎ
+ 型エピ層２とｐ型ベース領域３とから単結晶炭化珪素
よりなる半導体基板４が構成されており、その上面を略
（０００１−）カーボン面としている。
【００２８】ｐ型ベース領域３の表層部の所定領域に
は、ｎ+ 型ソース領域５が形成されている。さらに、ｐ
型ベース領域３の表層部の所定領域には、低抵抗なｐ型
領域６が形成されている。また、ｎ+ 型ソース領域５の
所定領域に溝７が形成され、この溝７はｎ+ 型ソース領
域５とｐ型ベース領域３とを貫通しｎ- 型エピ層２に達
している。溝７は、半導体基板４の表面に略垂直な側面
７ａおよび半導体基板４に平行な底面７ｂを有してい
る。そして、この溝７の側面７ａによって、図６に示す
ＭＯＳＦＥＴと同様に、溝の側面の各内角が略等しい六
角形形状を構成している。
は、ｎ+ 型ソース領域５が形成されている。さらに、ｐ
型ベース領域３の表層部の所定領域には、低抵抗なｐ型
領域６が形成されている。また、ｎ+ 型ソース領域５の
所定領域に溝７が形成され、この溝７はｎ+ 型ソース領
域５とｐ型ベース領域３とを貫通しｎ- 型エピ層２に達
している。溝７は、半導体基板４の表面に略垂直な側面
７ａおよび半導体基板４に平行な底面７ｂを有してい
る。そして、この溝７の側面７ａによって、図６に示す
ＭＯＳＦＥＴと同様に、溝の側面の各内角が略等しい六
角形形状を構成している。
【００２９】溝７の側面７ａにおけるｎ+ 型ソース領域
５とｐ型ベース領域３とｎ- 型エピ層２の表面には、ｎ
型半導体薄膜層８が延設されている。ｎ型半導体薄膜層
８は、厚さがおよそ１０００〜５０００Å程度となって
いる。ｎ型半導体薄膜８の不純物濃度は、ｎ+ 型半導体
基板１およびｎ+ 型ソース領域５の不純物濃度よりも低
くなっている。
５とｐ型ベース領域３とｎ- 型エピ層２の表面には、ｎ
型半導体薄膜層８が延設されている。ｎ型半導体薄膜層
８は、厚さがおよそ１０００〜５０００Å程度となって
いる。ｎ型半導体薄膜８の不純物濃度は、ｎ+ 型半導体
基板１およびｎ+ 型ソース領域５の不純物濃度よりも低
くなっている。
【００３０】さらに、溝７内でのｎ型半導体薄膜層８の
表面と溝７の底面７ｂには、ゲート絶縁膜９が形成され
ている。溝７内におけるゲート絶縁膜９の内側には、ゲ
ート電極層１０が充填されている。ゲート電極層１０は
層間絶縁膜１１にて覆われている。層間絶縁膜１１に形
成されたコンタクトホール１１ａを介して、ｎ+ 型ソー
ス領域５の表面とｐ型領域６の表面にはソース電極層１
２が形成されている。
表面と溝７の底面７ｂには、ゲート絶縁膜９が形成され
ている。溝７内におけるゲート絶縁膜９の内側には、ゲ
ート電極層１０が充填されている。ゲート電極層１０は
層間絶縁膜１１にて覆われている。層間絶縁膜１１に形
成されたコンタクトホール１１ａを介して、ｎ+ 型ソー
ス領域５の表面とｐ型領域６の表面にはソース電極層１
２が形成されている。
【００３１】このソース電極１２は、ｐ型領域６と接続
された第１の電極層としてのＡｌ膜２２とｎ+ 型ソース
領域５と接続された第２の電極層としてのＮｉ膜２３と
を有している。Ａｌ膜２２は、コンタクトホール１１ａ
の内壁から所定間隔離間した位置に形成されており、層
間絶縁膜１１と接しないようになっている。Ｎｉ膜２３
は、Ａｌ膜２２とオーバラップする（接する）ように形
成されており、層間絶縁膜１１と接するようになってい
る。
された第１の電極層としてのＡｌ膜２２とｎ+ 型ソース
領域５と接続された第２の電極層としてのＮｉ膜２３と
を有している。Ａｌ膜２２は、コンタクトホール１１ａ
の内壁から所定間隔離間した位置に形成されており、層
間絶縁膜１１と接しないようになっている。Ｎｉ膜２３
は、Ａｌ膜２２とオーバラップする（接する）ように形
成されており、層間絶縁膜１１と接するようになってい
る。
【００３２】ｎ+ 型半導体基板１の表面（半導体基板４
の裏面）には、第３の電極層としてのドレイン電極層１
３が形成されている。次に、図１に示す縦型パワーＭＯ
ＳＦＥＴの製造工程を図２〜図５に基づいて説明する。 〔図２（ａ）に示す工程〕まず、主表面が略（０００１
−）カーボン面であるｎ+ 型半導体基板１を用意する。
この半導体基板１の表面にｎ- 型エピ層２をエピタキシ
ャル成長させ、さらにｎ- 型エピ層２畳にｐ型ベース領
域３をエピタキシャル成長させる。
の裏面）には、第３の電極層としてのドレイン電極層１
３が形成されている。次に、図１に示す縦型パワーＭＯ
ＳＦＥＴの製造工程を図２〜図５に基づいて説明する。 〔図２（ａ）に示す工程〕まず、主表面が略（０００１
−）カーボン面であるｎ+ 型半導体基板１を用意する。
この半導体基板１の表面にｎ- 型エピ層２をエピタキシ
ャル成長させ、さらにｎ- 型エピ層２畳にｐ型ベース領
域３をエピタキシャル成長させる。
【００３３】このようにして、ｎ+ 型半導体基板１とｎ
- 型エピ層２とｐ型ベース領域３とからなる半導体基板
４が形成される。 〔図２（ｂ）に示す工程〕次に、ｐ型ベース領域３の表
層部の所定領域に、ｎ+ 型ソース領域５を例えば窒素の
イオン注入により形成する。さらに、ｐ型ベース領域３
の表層部の物の所定領域にｐ型領域６を例えばアルミニ
ウムのイオン注入により形成する。
- 型エピ層２とｐ型ベース領域３とからなる半導体基板
４が形成される。 〔図２（ｂ）に示す工程〕次に、ｐ型ベース領域３の表
層部の所定領域に、ｎ+ 型ソース領域５を例えば窒素の
イオン注入により形成する。さらに、ｐ型ベース領域３
の表層部の物の所定領域にｐ型領域６を例えばアルミニ
ウムのイオン注入により形成する。
【００３４】〔図２（ｃ）に示す工程〕ドライエッチン
グ法（ＲＩＥ法）により、ｎ+ 型ソース領域５及びｐ型
ベース領域３を共に貫通してｎ- 型エピ層２に達する溝
７を形成する。このとき、溝７の側面７ａが［１１−２
０］方向に延びるように溝７を形成する。 〔図３（ａ）に示す工程〕エピタキシャル成長法により
溝７の内壁（側面７ａ及び底面７ｂ）を含めた半導体基
板４の上面にｎ型半導体薄膜層８を形成する。つまり、
溝７の内壁におけるｎ+ 型ソース領域５、ｐ型ベース領
域３及びｎ- 型エピ層２の表面に延びるｎ型半導体薄膜
層８を形成する。このとき、溝側面７ａのｎ型半導体薄
膜層８の不純物濃度は、ｎ+ 型半導体基板１及びｎ+ 型
ソース領域５の不純物濃度より低く設定する。
グ法（ＲＩＥ法）により、ｎ+ 型ソース領域５及びｐ型
ベース領域３を共に貫通してｎ- 型エピ層２に達する溝
７を形成する。このとき、溝７の側面７ａが［１１−２
０］方向に延びるように溝７を形成する。 〔図３（ａ）に示す工程〕エピタキシャル成長法により
溝７の内壁（側面７ａ及び底面７ｂ）を含めた半導体基
板４の上面にｎ型半導体薄膜層８を形成する。つまり、
溝７の内壁におけるｎ+ 型ソース領域５、ｐ型ベース領
域３及びｎ- 型エピ層２の表面に延びるｎ型半導体薄膜
層８を形成する。このとき、溝側面７ａのｎ型半導体薄
膜層８の不純物濃度は、ｎ+ 型半導体基板１及びｎ+ 型
ソース領域５の不純物濃度より低く設定する。
【００３５】〔図３（ｂ）に示す工程〕熱酸化により半
導体基板４及びｎ型半導体薄膜層８の表面と溝７の底面
７ｂにゲート酸化膜９を形成する。このとき、ゲート酸
化膜９は溝側面７ａで薄く、基板表面及び溝側面７ｂで
厚くなり、基板４の表面上及び溝底面７ｂ上にエピタキ
シャル成長で形成されたｎ型半導体薄膜層８が酸化膜に
なる。これは六方晶炭化珪素の酸化速度が（０００１
−）カーボン面で最も早く（０００１−）カーボン面に
垂直な面に比べて約５倍であるからである。このように
して、エピ成長によるｎ型半導体薄膜層８のうち半導体
基板４の表面及び溝底面７ｂの半導体薄膜層８が熱酸化
して溝側面７ａにのみ半導体薄膜層８が残ることとな
る。
導体基板４及びｎ型半導体薄膜層８の表面と溝７の底面
７ｂにゲート酸化膜９を形成する。このとき、ゲート酸
化膜９は溝側面７ａで薄く、基板表面及び溝側面７ｂで
厚くなり、基板４の表面上及び溝底面７ｂ上にエピタキ
シャル成長で形成されたｎ型半導体薄膜層８が酸化膜に
なる。これは六方晶炭化珪素の酸化速度が（０００１
−）カーボン面で最も早く（０００１−）カーボン面に
垂直な面に比べて約５倍であるからである。このように
して、エピ成長によるｎ型半導体薄膜層８のうち半導体
基板４の表面及び溝底面７ｂの半導体薄膜層８が熱酸化
して溝側面７ａにのみ半導体薄膜層８が残ることとな
る。
【００３６】〔図３（ｃ）に示す工程〕溝７内を含む、
半導体基板４の上面にポリシリコン膜を成膜したのち、
このポリシリコン膜をゲート酸化（絶縁）膜９の内側に
のみ残し、ゲート電極層１０を形成する。 〔図４（ａ）に示す工程〕ゲート電極層１０の上面に層
間絶縁膜１１を形成する。そして、層間絶縁膜１１の所
定領域を開口させて、ｎ+ 型ソース領域５及びｐ型領域
６と連通するコンタクトホール１１ａを形成する。
半導体基板４の上面にポリシリコン膜を成膜したのち、
このポリシリコン膜をゲート酸化（絶縁）膜９の内側に
のみ残し、ゲート電極層１０を形成する。 〔図４（ａ）に示す工程〕ゲート電極層１０の上面に層
間絶縁膜１１を形成する。そして、層間絶縁膜１１の所
定領域を開口させて、ｎ+ 型ソース領域５及びｐ型領域
６と連通するコンタクトホール１１ａを形成する。
【００３７】〔図４（ｂ）に示す工程〕フォトレジスト
法を用いて、コンタクトホール１１ａ内を含む半導体基
板４の上面全面にレジスト膜２１を成膜したのち、ｐ型
領域６の上におけるレジスト膜２１を除去して、ｐ型領
域６と連通する開口部２１ａをパターニングする。 〔図４（ｃ）に示す工程〕次に、開口部２１ａを含むレ
ジスト膜２１の上面に厚さ０．１μｍ程度のＡｌ膜２２
を蒸着する。これにより、ｐ型領域６の上にＡｌ膜２２
が配置された状態となる。
法を用いて、コンタクトホール１１ａ内を含む半導体基
板４の上面全面にレジスト膜２１を成膜したのち、ｐ型
領域６の上におけるレジスト膜２１を除去して、ｐ型領
域６と連通する開口部２１ａをパターニングする。 〔図４（ｃ）に示す工程〕次に、開口部２１ａを含むレ
ジスト膜２１の上面に厚さ０．１μｍ程度のＡｌ膜２２
を蒸着する。これにより、ｐ型領域６の上にＡｌ膜２２
が配置された状態となる。
【００３８】〔図５（ａ）に示す工程〕そして、レジス
ト膜２１を除去する。これにより、Ａｌ膜２２のうちレ
ジスト膜２１の上に成膜されていた部分はリフトオフさ
れ、ｐ型領域６の上に形成されていたもののみが残る。
このように、リフトオフ法によってＡｌ膜２２のうちｐ
型領域６の上に形成されていた部分以外を除去している
ため、層間絶縁膜１１に形成されたコンタクトホールの
端部にＡｌ膜２２が残ることはない。これにより、後工
程に行う熱処理工程（図５（ｃ）参照）においても、Ａ
ｌ膜２２と層間絶縁膜１１とが反応することなく、ゲー
ト電極層１０とソース電極１２との短絡等の発生を防止
することができる。
ト膜２１を除去する。これにより、Ａｌ膜２２のうちレ
ジスト膜２１の上に成膜されていた部分はリフトオフさ
れ、ｐ型領域６の上に形成されていたもののみが残る。
このように、リフトオフ法によってＡｌ膜２２のうちｐ
型領域６の上に形成されていた部分以外を除去している
ため、層間絶縁膜１１に形成されたコンタクトホールの
端部にＡｌ膜２２が残ることはない。これにより、後工
程に行う熱処理工程（図５（ｃ）参照）においても、Ａ
ｌ膜２２と層間絶縁膜１１とが反応することなく、ゲー
ト電極層１０とソース電極１２との短絡等の発生を防止
することができる。
【００３９】〔図５（ｂ）に示す工程〕半導体基板４を
１５０℃程度に加熱した状態で、Ａｌ膜２２を含む半導
体基板４の上面全面に厚さ０．５μｍ程度のＮｉ膜２３
を蒸着する。このとき、Ａｌ膜２２とＮｉ膜２３とがオ
ーバラップするように、つまり接触するように形成され
るが、上述した検討に示すように、ＡｌとＮｉとがオー
バラップしていてもＡｌはｐ型半導体とオーミック接触
することができるため、Ａｌ膜２２はｐ型領域６とオー
ミック接触することになる。これにより、Ａｌ膜２２と
ｐ型領域６とのコンタクト抵抗の増加を防止することが
できる。
１５０℃程度に加熱した状態で、Ａｌ膜２２を含む半導
体基板４の上面全面に厚さ０．５μｍ程度のＮｉ膜２３
を蒸着する。このとき、Ａｌ膜２２とＮｉ膜２３とがオ
ーバラップするように、つまり接触するように形成され
るが、上述した検討に示すように、ＡｌとＮｉとがオー
バラップしていてもＡｌはｐ型半導体とオーミック接触
することができるため、Ａｌ膜２２はｐ型領域６とオー
ミック接触することになる。これにより、Ａｌ膜２２と
ｐ型領域６とのコンタクト抵抗の増加を防止することが
できる。
【００４０】〔図５（ｃ）に示す工程〕コンタクトホー
ル内にのみＮｉ膜２３が残るようにパターニングしたの
ち、１０００℃程度による熱処理を施す。これにより、
Ａｌ膜２２及びＮｉ膜２３におけるＡｌやＮｉがそれぞ
れｐ型領域６やｎ+ 型ソース領域５に拡散し、オーミッ
ク電極となる。
ル内にのみＮｉ膜２３が残るようにパターニングしたの
ち、１０００℃程度による熱処理を施す。これにより、
Ａｌ膜２２及びＮｉ膜２３におけるＡｌやＮｉがそれぞ
れｐ型領域６やｎ+ 型ソース領域５に拡散し、オーミッ
ク電極となる。
【００４１】なお、Ｎｉ膜２３のパターニングは、熱処
理の前に行わなくても、熱処理によってセルフアライン
で層間絶縁膜１１上のＮｉ膜２３は除去されるが、除去
されたＮｉ膜２３が後工程のゴミとして問題になる可能
性があるので、上述のように熱処理前にパターニングす
ることが好ましい。なお、この後、コンタクトホール内
を含む半導体基板４の上面全面にＡｌ膜２４を蒸着した
のち、このＡｌ膜２４をパターニングして、ソース電極
１２やゲート電極層１０と接続されるゲート電極（図示
せず）を形成し、さらに半導体基板４の裏面にドレイン
電極１３を形成して、図１に示す縦型パワーＭＯＳＦＥ
Ｔが完成する。
理の前に行わなくても、熱処理によってセルフアライン
で層間絶縁膜１１上のＮｉ膜２３は除去されるが、除去
されたＮｉ膜２３が後工程のゴミとして問題になる可能
性があるので、上述のように熱処理前にパターニングす
ることが好ましい。なお、この後、コンタクトホール内
を含む半導体基板４の上面全面にＡｌ膜２４を蒸着した
のち、このＡｌ膜２４をパターニングして、ソース電極
１２やゲート電極層１０と接続されるゲート電極（図示
せず）を形成し、さらに半導体基板４の裏面にドレイン
電極１３を形成して、図１に示す縦型パワーＭＯＳＦＥ
Ｔが完成する。
【００４２】このように、リフトオフ法によってＡｌ膜
２２を除去するようにしているため、層間絶縁膜１１に
形成されたコンタクトホールの端部にＡｌ膜２２が残ら
ないようにでき、Ａｌ膜２２が層間絶縁膜１１と反応す
ることによるゲート電極層８とソース電極１０との短絡
等の発生を防止することができる。また、ｐ型領域６と
の接続をＡｌ膜２２で行っているため、Ｎｉ膜２３とオ
ーバラップさせてもｐ型領域６とのオーミック接触を確
保することができる。これにより、ｐ型領域６とのコン
タクト抵抗を低減することができる。
２２を除去するようにしているため、層間絶縁膜１１に
形成されたコンタクトホールの端部にＡｌ膜２２が残ら
ないようにでき、Ａｌ膜２２が層間絶縁膜１１と反応す
ることによるゲート電極層８とソース電極１０との短絡
等の発生を防止することができる。また、ｐ型領域６と
の接続をＡｌ膜２２で行っているため、Ｎｉ膜２３とオ
ーバラップさせてもｐ型領域６とのオーミック接触を確
保することができる。これにより、ｐ型領域６とのコン
タクト抵抗を低減することができる。
【００４３】なお、上記実施形態においては、溝ゲート
型のＭＯＳＦＥＴを例に挙げて、ｎ + 型ソース領域５と
ｐ型領域６とのコンタクト抵抗の低減を図ったが、これ
に限らず層間絶縁膜に形成されたコンタクトホールを介
してｐ型半導体におけるコンタクト領域とオーミックコ
ンタクトが必要な場合すべてに応用することができる。
例えば、プレーナ型のＭＯＳＦＥＴにおいて、コンタク
トホールを通じてｎ+型ソース領域及びｐ型ベース領域
との電気的接続を行う際に適用することができる。
型のＭＯＳＦＥＴを例に挙げて、ｎ + 型ソース領域５と
ｐ型領域６とのコンタクト抵抗の低減を図ったが、これ
に限らず層間絶縁膜に形成されたコンタクトホールを介
してｐ型半導体におけるコンタクト領域とオーミックコ
ンタクトが必要な場合すべてに応用することができる。
例えば、プレーナ型のＭＯＳＦＥＴにおいて、コンタク
トホールを通じてｎ+型ソース領域及びｐ型ベース領域
との電気的接続を行う際に適用することができる。
【００４４】また、上記実施形態ではｐ型ベース領域３
とのコンタクト用にｐ型領域６を形成しているが、ｐ型
ベース領域３のみでもよい。
とのコンタクト用にｐ型領域６を形成しているが、ｐ型
ベース領域３のみでもよい。
【図１】本発明にかかわる縦型パワーＭＯＳＦＥＴの断
面図である。
面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】従来における縦型パワーＭＯＳＦＥＴを説明す
るための図である。
るための図である。
【図７】耐圧とコンタクト抵抗率との関係を示す図であ
る。
る。
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３…ｐ型ベ
ース領域、４…半導体基板、５…ｎ+ 型ソース領域、６
…ｐ型領域、７…溝、８…ｎ型半導体薄膜層、９…ゲー
ト絶縁膜、１０…ゲート電極、１１…層間絶縁膜、１２
…ソース電極、１３…ドレイン電極、２１…レジスト
膜、２２…Ａｌ膜、２３…Ｎｉ膜。
ース領域、４…半導体基板、５…ｎ+ 型ソース領域、６
…ｐ型領域、７…溝、８…ｎ型半導体薄膜層、９…ゲー
ト絶縁膜、１０…ゲート電極、１１…層間絶縁膜、１２
…ソース電極、１３…ドレイン電極、２１…レジスト
膜、２２…Ａｌ膜、２３…Ｎｉ膜。
Claims (15)
- 【請求項１】 炭化珪素からなり、所定位置にコンタク
ト領域（６）が形成された半導体基板（１）と、 前記半導体基板の上にゲート絶縁膜（９）を介して形成
されたゲート電極層（１０）と、 前記ゲート電極層を覆うように形成されていると共に、
前記コンタクト領域に連通するコンタクトホール（１１
ａ）を備えたシリコン酸化膜よりなる層間絶縁膜（１
１）と、 前記コンタクト領域とオーミック接触となるＡｌを含む
第１の電極層（２２）と、を有する炭化珪素半導体装置
において、 前記第１の電極層は、前記層間絶縁膜から離間した位置
にのみ形成されていることを特徴とする炭化珪素半導体
装置。 - 【請求項２】 前記第１の電極層は、前記コンタクトホ
ールの側面に接触しないように形成されていることを特
徴とする請求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記コンタクト領域は、ｐ型半導体で構
成されていることを特徴とする炭化珪素半導体装置。 - 【請求項４】 前記第１の電極層はほぼＡｌのみで構成
されており、このＡｌの上にはＮｉを含む第２の電極層
が積層されていることを特徴とする請求項３に記載の炭
化珪素半導体装置。 - 【請求項５】 前記第１の電極層はほぼＡｌのみで構成
されており、 前記コンタクトホール内の前記コンタクト領域上、及び
前記第１の電極層上には、Ｎｉを含む第２の電極層が積
層されていることを特徴とする請求項３に記載の炭化珪
素半導体装置。 - 【請求項６】 低抵抗な第１導電型の基板（１）の表面
側に、高抵抗な第１導電型の半導体層（２）と、第２導
電型のベース領域（３）とが順次に積層された単結晶炭
化珪素よりなる半導体基板（４）と、 前記半導体層の所定領域に形成された第１導電型のソー
ス領域（５）と、 前記ベース領域と前記ソース領域を共に貫通し、前記半
導体層に達する溝（７）と、 前記溝の内壁に形成されたゲート絶縁膜（９）と、 前記溝内における前記ゲート絶縁膜の内側に形成された
ゲート電極層（１０）と、 前記半導体領域及び前記ゲート電極層上に形成され、
前記ベース領域及び前記ソース領域に連通するコンタク
トホール（１１ａ）を備えた層間絶縁膜（１１）と、 前記コンタクトホールを介して、少なくとも前記ベース
領域に接続されたＡｌを含む第１の電極層（２２）と、 前記コンタクトホールを介して、少なくとも前記ソース
領域に接続されたＮｉを含む第２の電極層（２３）と、 前記半導体基板の裏面に形成された第３の電極層（１
３）とを備え、 前記コンタクトホールの側面から離間した位置にのみ、
前記第１の電極層が形成されていることを特徴とする炭
化珪素半導体装置。 - 【請求項７】 主表面及び主表面の反対側である裏面を
有し、炭化珪素よりなる第１導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のｐ型のベース領域と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域と、 前記ソース領域と前記半導体層の間における前記ベース
領域の上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極層と、 前記ゲート電極層を覆うように形成され、所定位置にコ
ンタクトホールが形成された層間絶縁膜と、 前記コンタクトホールを介して、少なくとも前記ベース
領域に接続されたＡｌを含む第１の電極層と、 前記コンタクトホールを介して、少なくとも前記ソース
領域に接続されたＮｉを含む第２の電極層と、 前記半導体基板の裏面に形成された第３の電極層とを備
え、 前記コンタクトホールの側面から離間した位置にのみ、
前記第１の電極層が形成されていることを特徴とする炭
化珪素半導体装置。 - 【請求項８】 前記第１の電極層上には、前記第２の電
極層が積層されていることを特徴とする請求項６又は７
に記載の炭化珪素半導体装置。 - 【請求項９】 前記ソース領域と前記半導体層の間にお
ける前記ベース領域の表面に、炭化珪素よりなる第１導
電型の半導体薄膜層（８）が備えられていることを特徴
とする請求項６乃至８のいずれか１つに記載の炭化珪素
半導体装置。 - 【請求項１０】 前記ベース領域と、前記第１の電極層
とのコンタクト抵抗率が１０-2Ω・ｃｍ2 以下であるこ
とを特徴とする請求項６乃至８のいずれか１つに記載の
炭化珪素半導体装置。 - 【請求項１１】 炭化珪素からなり、所定位置にコンタ
クト領域（６）が備えられた半導体基板（４）と、 前記半導体基板上に形成されたゲート電極層（１０）
と、 前記ゲート電極層を覆うように形成され、所定位置にコ
ンタクトホール（１１ａ）が形成された層間絶縁膜（１
１）と、 前記コンタクトホールを介して前記コンタクト領域と接
続されるＡｌを含む第１の電極層（２２）とを備えた半
導体装置の製造方法であって、 前記ゲート電極を含む、前記半導体基板上に前記層間絶
縁膜を形成する工程と、 前記層間絶縁膜の所定領域をエッチングして前記コンタ
クトホールを形成する工程と、 前記コンタクトホールを含む前記層間絶縁膜上に、レジ
スト膜（２１）を成膜すると共に、該レジスト膜のうち
前記コンタクト領域上の部分を開口させる工程と、 前記開口させた部分を含む前記レジスト膜上に、Ａｌを
含む金属層を成膜したのち前記レジスト膜を除去して、
前記レジスト膜上に成膜された金属層をリフトオフさせ
て、前記第１の電極層を形成する工程と、 前記半導体基板及び前記第１の電極層を９００℃以上で
熱処理をする工程と、 を含むことを特徴とする炭化珪素半導体装置の製造方
法。 - 【請求項１２】 前記第１の電極層を形成する工程の後
に、Ｎｉを含む第２の電極層（２３）を少なくとも前記
コンタクトホール内に形成する工程を含むことを特徴と
する請求項１１に記載の炭化珪素半導体装置の製造方
法。 - 【請求項１３】 低抵抗な第１導電型の基板（１）の上
に、高抵抗な第１導電型の半導体層（２）と、第２導電
型のベース領域（３）とを順次に積層することで炭化珪
素よりなる半導体基板（４）を形成する工程と、 前記ベース領域の所定領域に第１導電型のソース領域
（５）を形成する工程と、 前記ベース領域と前記ソース領域を共に貫通し、前記半
導体層に達する溝（７）を形成する工程と、 前記溝の内壁において、少なくとも前記ソース領域と前
記半導体層の間における前記ベース領域の上に、ゲート
絶縁膜（９）を形成する工程と、 前記溝内における前記ゲート絶縁膜の内側にゲート電極
層（１０）を形成する工程と、を含んでいることを特徴
とする請求項１１又は１２に記載の炭化珪素半導体装置
の製造方法。 - 【請求項１４】 前記半導体基板上に、この半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
を形成する工程と、 前記半導体層の表層部の所定領域に、前記コンタクト領
域を含む第２導電型のベース領域を形成する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
よりも浅い第１導電型のソース領域を形成する工程と、 少なくとも前記ソース領域と前記半導体層の間における
前記ベース領域の上に、ゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上に前記ゲートを形成する工程と、を
含んでいることを特徴とする請求項１１又は１２に記載
の炭化珪素半導体装置の製造方法。 - 【請求項１５】 前記ソース領域と前記半導体層の間に
おける前記ベース領域の表面には、第１導電型の半導体
薄膜層（８）が形成されていることを特徴とする請求項
１３又は１４に記載の炭化珪素半導体装置の製造方法。
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|---|---|---|---|
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|---|---|
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