CN115249707A - 半导体装置 - Google Patents

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吴亭昀
王彦森
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Abstract

本公开提供一种半导体装置。根据本公开的半导体结构包括基板、设置在基板上方的鳍状结构，鳍状结构包括与多个第二半导体层交错的多个第一半导体层、设置在鳍状结构的通道区上方的栅极结构、延伸穿过鳍状结构的至少一第一部分的第一源极/漏极特征、延伸穿过鳍状结构的至少一第二部分的第二源极/漏极特征以及设置在基板下方并且与第一源极/漏极特征和第二源极/漏极特征间隔的背面金属线。

Description

半导体装置
技术领域
本公开涉及一种半导体装置，尤其涉及包括背面互连结构的ESD防护装置的半导体装置。
背景技术
电子工业对更小和更快的电子装置的需求不断增长，这些电子装置同时能够支持更多数量的日益复杂和精密的功能。因此，在半导体工业中有制造低成本、高效能以及低功率集成电路(integrated circuit；IC)的趋势。到目前为止，这些目标在很大程度上是通过微缩半导体集成电路尺寸(例如：最小特征尺寸)从而提高生产效率和降低相关成本来实现。然而，这种微缩亦增加了半导体工艺的复杂性。因此，实现半导体集成电路和装置的进步需要半导体工艺和技术的相似进步。
随着集成电路装置微缩，静电放电(electrostatic discharge；ESD)防护装置也在微缩。基于现有规则约束来设计和制造的ESD防护装置可能无法在不同的技术世代中正常运作。因此，尽管现有的ESD防护装置通常已足以满足其预期目的，但它们并非在各个方面都令人满意。
发明内容
本公开提供一种半导体装置。半导体装置包括基板、鳍状结构、栅极结构、第一源极/漏极特征、第二源极/漏极特征、背面金属线。鳍状结构设置在基板上方。鳍状结构包括与多个第二半导体层交错的多个第一半导体层。栅极结构设置在鳍状结构的通道区上方。第一源极/漏极特征延伸穿过鳍状结构的至少一第一部分。第二源极/漏极特征延伸穿过鳍状结构的至少一第二部分。背面金属线设置在基板下方，并且与第一源极/漏极特征和第二源极/漏极特征间隔。
本公开提供一种半导体结构。半导体结构包括基板、第一有源区、第二有源区、第三有源区、N型注入区以及P型注入区。基板包括静电放电(ESD)区、N型拾取区以及P型拾取区。第一主有源区设置在N型拾取区上方。第二有源区设置在静电放电区上方。第三有源区设置在P型拾取区上方。N型注入区在N型拾取区和静电放电区的第一部分上方。P型注入区在P型拾取区和静电放电区的第二部分上方。
本公开提供一种半导体结构。半导体结构包括基板、第一有源区、第二有源区、第三有源区、N型注入区、P型注入区、第一栅极结构、第二栅极结构以及第三栅极结构。基板包括静电放电(ESD)区、N型拾取区以及P型拾取区。第一主有源区设置在N型拾取区上方。第二有源区设置在静电放电区上方。第三有源区设置在P型拾取区上方。N型注入区在N型拾取区和静电放电区的第一部分上方。P型注入区在P型拾取区和静电放电区的第二部分上方。第一栅极结构设置在第二有源区的第一部分上方。第二栅极结构设置在第二有源区的本征部分上方。本征部分设置在第一部分和第二部分之间。第三栅极结构设置在第二有源区的第二部分上方。
附图说明
本公开的观点从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1是根据本公开的各个方面的半导体结构的俯视图。
图2是根据本公开的各个方面的半导体结构的N型拾取区中的半导体装置的局部剖面图。
图3是根据本公开的各个方面的半导体结构的P型拾取区中的半导体装置的局部剖面图。
图4、图5、图6、图7、图8以及图9是根据本公开的各个方面的在静电放电(ESD)区中的半导体装置的局部剖面图。
图10和图11是根据本公开的各个方面的具有下方的背面金属线的半导体装置的示例的俯视图。
附图标记如下：
100:半导体结构
102:基板
103:本征部分
104-1:第一有源区
104-2:第二有源区
104-3:第三有源区
104-4:第四有源区
104E:宽有源区
106N:第一注入区
106P:第二注入区
108E:浮置栅极结构
110E:静电放电源极/漏极接点
120:静电放电区
130N:N型拾取区
130P:P型拾取区
1082:第一栅极结构
1084:第二栅极结构
1104:源极/漏极接点
100-1:第一半导体装置
12:通道层
140:栅极介电层
142:栅极电极
144:阻挡层
146:金属填充层
150:内部间隔物特征
152:硅化物层
154:背面接点通孔
156:背面介电层
180:绝缘层
202:背面电源轨
1060N:N型源极/漏极特征
1102:源极/漏极接点
162:硅化物层
164:背面接点通孔
210:背面电源轨
100-2:第二半导体装置
1060P:P型源极/漏极特征
1104:源极/漏极接点
100-3:第三半导体装置
10:牺牲层
206:背面金属线
A:阳极
C:阴极
D:距离
100-4:第四半导体装置
100-5:第五半导体装置
100-6:第六半导体装置
100-7:第七半导体装置
100-8:第八半导体装置
204:背面金属线
208:背面金属线
S1:第一间距
S2:第二间距
具体实施方式
本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开书叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
与空间相关的术语。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的术语，为了便于描述图示中一个元件或特征部件与另一个(些)元件或特征部件之间的关系。除了在附图中示出的方位外，这些空间相关术语意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
此外，当数值或数值范围的描述有“约”、“近似”、或类似术语时，旨在涵盖合理范围内的数值，如本技术领域中技术人员考虑到制造过程中产生的固有变化。举例来说，基于与制造具有与数值相关的已知制造容许范围，数值或范围涵盖包括所述数目的合理范围，例如在所述数目的+/-10％以内。举例来说，材料层的厚度为约5nm且本技术领域中技术人员已知沉积材料层的制造容许范围为15％时，其包含的尺寸范围为4.25nm至5.75nm。此外，本公开可以在各种示例中重复参考数字及/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例及/或配置之间的关系。
本公开通常涉及ESD防护装置。具体来说，本公开涉及包括背面互连结构的ESD防护装置。
静电放电(ESD)是由物理接触、电性短路或介电击穿(dielectric breakdown)引起的两个带电物体之间的突然电流流动。ESD防护装置用于保护IC免受ESD造成的损坏。示例ESD防护装置包括ESD二极管、ESD变容二极管(ESD varactor diode)、ESD双极性接面型晶体管(bipolar junction transistor；BJT)。由于微缩的IC只会对ESD更加敏感，因此ESD保护电路或装置及其与不同世代的IC的整合成为一个重点领域。超级电源轨(super powerrail；SPR)或背面电源轨被引入以缓解来自正面互连结构的布线压力。在一些现有技术中，SPR的形成可能伴随着使用背面介电层替代半导体基板。然而，当ESD装置区中的半导体基板也被替代为背面介电层时，背面介电层可能会击穿(break down)并且导致ESD装置失效。为了容纳ESD装置和SPR，可以不移除ESD装置区中的半导体基板。同时，为了防止化学机械研磨(chemical mechanical polishing；CMP)工艺期间的密度负载效应，至少一些背面电源轨或背面金属线直接设置在ESD保护装置下方。虽然ESD区中的这些背面金属线是冗余线(dummy line)并且不是有意耦接到ESD区中的ESD装置，但如果放置不当，它们可能成为故障点(failure point)或产生ESD装置失效的风险。
本公开提供了包括ESD保护装置(例如：ESD二极管)和背面金属线的半导体结构的实施例。在一些实施例中，ESD保护装置可以包括比逻辑区或拾取区(pick-up region)中的有源区要更宽的有源区。尽管有源区可以包括与多个牺牲层交错的多个通道层，但是多个牺牲层没有被选择性地移除以释放通道层作为通道构件。因此，栅极结构设置在ESD保护装置的有源区上方，但不在有源区周围。栅极结构是电性浮置的(electrically floating)，并且不起到ESD保护功能的作用。半导体结构包括第一注入区和第二注入区。第一注入区可以是N型注入区，并且第二注入区可以是P型注入区。本公开还包括关于背面金属线的放置的规则约束，使得ESD保护装置可以正确地执行其功能。
结合图1至图11中的附图来提供以下描述。在整个公开中，除非另有说明，相似的附图标记表示相似的特征并且可以指示相似的组成或形成至成。为此，为了简单起见，具有相同附图标记的特征可能仅描述一次。X、Y和Z方向在附图中始终一致地使用，并且Z方向可以被称为垂直方向。
首先参照图1，显示了半导体结构100的俯视图。在图1所示的一些实施例中，半导体结构100包括基板102。基板102包括N型拾取区130N、静电放电(ESD)区120和P型拾取区130P。N型拾取区130N包括第一有源区104-1和第二有源区104-2。ESD区120包括宽有源区104E。P型拾取区130P包括第三有源区104-3和第四有源区104-4。如图1所示，N型拾取区130N包括多个第一栅极结构1082，第一栅极结构1082围绕第一有源区104-1和第二有源区104-2中的通道构件(channel member)。ESD区包括设置在宽有源区104E上的多个浮置栅极结构108E。P型拾取区130P包括围绕第三有源区104-3和第四有源区104-4中的通道构件的多个第二栅极结构1084。半导体结构100进一步包括第一注入区106N和第二注入区106P。第一注入区106N包括ESD区120的第一部分和整个N型拾取区130N。第二注入区106P包括ESD区120的第二部分和整个P型拾取区130P。ESD区120还包括设置在第一部分和第二部分之间的本征部分(intrinsic portion)103。如图1所示，浮置栅极结构108E设置在第一部分中，另一个浮置栅极结构108E设置在本征部分103中，并且又一个浮置栅极结构108E设置在第二部分中。所有栅极结构沿着Y方向纵向延伸。
在一些实施例中，基板102可以是半导体基板，例如硅(Si)基板。因为基板102将经受离子注入以形成源极/漏极结构，所以基板102在形成栅极结构(即1082、108E、1084)之前不包括任何掺杂配置或“井(well)”。基板102还可以包括其他半导体，例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)、III-V半导体或钻石。此外，基板102可以可选地包括一或多个外延层。第一有源区104-1、第二有源区104-2、第三有源区104-3、第四有源区104-4和宽有源区104E由包括交替的半导体层的堆叠形成。简要参照图4，宽有源区104E的剖面图显示其在半导体层的堆叠中。在一些实施例中，堆叠可以包括多个通道层12和多个牺牲层10。多个通道层12与多个牺牲层10交错。换句话说，通道层12和牺牲层10彼此交替堆叠。通道层12的组成和牺牲层10的组成不同。在一个实施例中，通道层12由硅(Si)形成，并且牺牲层10由硅锗(SiGe)形成。第一有源区104-1、第二有源区104-2、第三有源区104-3和第四有源区104-4中的每一者具有沿着Y方向的第一宽度。宽有源区104E包括沿着Y方向的第二宽度。在一些情况下，第一宽度可以在约10nm和约20nm之间，并且第二宽度可以在约50nm和200nm之间。第二宽度与第一宽度的比率可以在约5和约12之间。这个比例不是微不足道的。当比率低于5时，宽有源区104E可能不够宽以提供低阻抗路径以将ESD电流转移到地。当比率大于12时，密度负载效应将需要将拾取区设置得更远，这可能会增加单元尺寸并且可能会劣化ESD保护装置的效能。
多个第一栅极结构1082、浮置栅极结构108E和多个第二栅极结构1084可以各自包括栅极介电层和栅极电极层。在一些实施例中，栅极介电层可以包括界面层和高k介电层。在这里，如此处所使用和描述的，高k介电材料包括具有高介电常数的介电材料，例如大于热氧化硅(～3.9)的介电常数。界面层可以包括介电材料，例如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)及/或其他合适方法形成。高k介电层可以包括氧化铪。替代地，高k介电层可以包括其他高k介电材料，例如二氧化钛(TiO2)、氧化铪锆(HfZrO)、五氧化二钽(Ta2O5)、硅酸铪(HfSiO4)、二氧化锆(ZrO2)、二氧化锆硅(ZrSiO2)、三氧化二镧(La2O3)、三氧化二铝(Al2O3)、一氧化锆(ZrO)、三氧化二钇(Y2O3)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、钛酸锶钡((Ba，Sr)TiO3(BST))、氮化硅(SiN)、其组合或其他合适材料。可以通过ALD、物理气相沉积(physical vapordeposition；PVD)、CVD、氧化及/或其他合适方法形成高k栅极介电层。
栅极结构的栅极电极层可以包括单层或多层结构，例如具有选择的功函数以增强装置效能的金属层的各种组合(功函数金属层)、衬垫层、浸润层(wetting layer)、黏合层、金属合金或金属硅化物。作为示例，栅极电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、氮碳化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化硅钽(TaSiN)、铜(Cu)、其他难熔金属或其他合适金属材料或其组合。在各种实施例中，可以通过ALD、PVD、CVD、电子束蒸镀或其他合适工艺来形成栅极电极层。在各种实施例中，可以执行CMP工艺以移除多余的金属，从而提供栅极结构的大抵平坦的顶表面。
浮置栅极结构108E不同于第一栅极结构1082和第二栅极结构1084。选择性地移除第一有源区104-1、第二有源区104-2、第三有源区104-3和第四有源区104-4中的牺牲层10以释放通道层12作为通道构件。因此，第一栅极结构1082围绕N型拾取区130N中的每一个通道构件。第二栅极结构1084围绕P型拾取区130P中的每一个通道构件。也就是说，第一栅极结构1082的一部分在垂直相邻的通道构件之间延伸，并且第二栅极结构1084的一部分在垂直相邻的通道构件之间延伸。因为通道构件就像桥(bridge)，在N型拾取区130N或P型拾取区130P中形成的结构可以与多桥通道(multi-bridge-channel；MBC)晶体管或环绕式栅极(gate-all-around；GAA)晶体管相似。如下面所述，N型拾取区130N或P型拾取区130P中的那些结构不执行晶体管功能，因此不像晶体管那样布线。
尽管附图中未明确显示，第一注入区106N和第二注入区106P使用冗余栅极堆叠作为注入掩模(implantation mask)来形成。在示例工艺中，在ESD区120中的通道区上方形成冗余栅极堆叠和栅极间隔物之后，ESD区120被硬掩模层或光刻胶层选择性地覆盖。随着硬掩模层覆盖ESD区120，N型拾取区130N、P型拾取区130P中的源极/漏极区被凹陷以形成源极/漏极凹陷。通道区中的通道层12和牺牲层10的侧壁暴露在源极/漏极凹陷中。接着将暴露的牺牲层10部分地和选择性地凹陷以形成内部间隔物凹陷。接着将一或多个介电层沉积在内部间隔物凹陷中。在回蚀工艺之后，在内部间隔物凹陷中形成内部间隔物特征。接着使用外延工艺将源极/漏极特征(或外延特征)沉积在源极/漏极凹陷中。在形成N型拾取区130N和P型拾取区130P中的源极/漏极特征之后，移除ESD区120上方的硬掩模或光刻胶层。接着形成注入掩模以选择性地注入第一注入区106N和第二注入区106P。注入工艺可以包括约4×1013atoms/cm2和约6×1013atoms/cm2之间的剂量。冗余栅极堆叠及其侧壁上的栅极间隔物层也作为注入掩模，以防止通道区被注入。结果，N型拾取区130N和P型拾取区130P包括在源极/漏极区中外延成长的源极/漏极特征，但ESD区120不具有外延成长的源极/漏极特征。
如上面关于图1所述，第一注入区106N包括ESD区120的第一部分(在图1中的左手侧)和整个N型拾取区130N，并且第二注入区106P包括ESD区120的第二部分(在图1中的右手侧)和整个P型拾取区130P。如图1所示，第一注入区106N和第二注入区106P中的每一者具有L形。在图1所示的一些实施例中，L形的第一注入区106N和L形的第二注入区106P以往复方式(reciprocating fashion)排列，使得两个L形区形成矩形。两个互锁的L形区定义了本征部分103，其在理想情况下可以不具有掺杂物并且用作缓冲区。实际来说，注入工艺可能不是完美清楚切割(clear cut)，并且可能会发生接面扩散。为此，本公开的背面金属线特意与本征部分103的垂直投影区间隔。第一注入区106N包括N型掺杂物，例如磷(P)或砷(As)。第二注入区106P包括P型掺杂物，例如硼(B)或二氟化硼(BF2)。
参照图2，显示了半导体结构100的N型拾取区130N中的第一半导体装置100-1的局部剖面图。在图2所示的一些实施例中，第一半导体装置100-1是MBC晶体管，其包括从通道层12释放的多个桥状通道构件。MBC晶体管可以称为环绕式栅极(GAA)晶体管或围绕栅极晶体管(SGT)，因为它的栅极结构围绕每一个通道构件(或通道结构)。MBC晶体管也可以称为纳米片晶体管或纳米线晶体管，因为每一个桥状通道构件是纳米级(nanoscale)的并且可以与于线或片相似。通道构件12在两个N型源极/漏极特征1060N之间沿着X方向延伸。沿着Y方向纵向延伸的第一栅极结构1082围绕多个通道构件12的每一者。如图2所示，第一栅极结构1082包括栅极介电层140和栅极电极142。第一栅极结构1082通过多个内部间隔物特征150与N型源极/漏极特征1060N隔离。源极/漏极接点1102设置在N型源极/漏极特征1060N的每一者上方，并且电性耦接至N型源极/漏极特征1060N的每一者。在图2所示的一些实施方式中，源极/漏极接点1102包括阻挡层144和金属填充层146。如上面所述，N型拾取区130N中的N型源极/漏极特征1060N外延形成在源极/漏极凹陷中，并且还在形成第一注入区106N的注入工艺中被掺杂。为此，N型源极/漏极特征1060N可以被认为是第一注入区106N的一部分。
在一些实施例中，通道构件12可以包括半导体材料，例如硅(Si)。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。
在一些实施例中，内部间隔物特征150包括氧化硅、硅化铪、碳氧化硅、氧化铝、硅化锆、氮氧化铝、氧化锆、氧化铪、氧化钛、氧化锆、氧化铝、氧化锌、氧化钽、氧化镧、氧化钇、氮碳化钽、氮化硅、氮碳氧化硅、硅、氮化锆或碳氮化硅。用于源极/漏极接点1102的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
如图2所示，N型源极/漏极特征1060N的一者通过硅化物层152和背面接点通孔154耦接至背面电源轨202。硅化物层152起到降低接触电阻的作用。第一栅极结构1082和另一个N型源极/漏极特征1060N设置在背面介电层156上方。硅化物层152可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钴(CoSi)或氮硅化钛(TiSiN)。背面接点通路154可以由钨(W)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。背面介电层156可以包括氧化硅、四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂硅玻璃(boron doped silicon glass；BSG)及/或其他合适介电材料。背面电源轨202嵌入在绝缘层180中，绝缘层180在成分方面可以与背面介电层156相似。
参照图3，显示了在半导体结构100的P型拾取区130P中的第二半导体装置100-2的局部剖面图。在图3所示的一些实施例中，第二半导体装置100-2也是MBC晶体管，其包括从通道层12释放的多个桥状通道构件。通道构件12在两个P型源极/漏极特征1060P之间沿着X方向延伸。沿着Y方向纵向延伸的第二栅极结构1084围绕第三有源区104-3或第四有源区104-4的通道区中的多个沟道构件12的每一者。如图3所示，第二栅极结构1084包括栅极介电层140和栅极电极142。第二栅极结构1084通过多个内部间隔物特征150与P型源极/漏极特征1060P隔离。源极/漏极接点1104设置在P型源极/漏极特征1060P的每一者上方，并且电性耦接至P型源极/漏极特征1060P的每一者。在图3所示的一些实施方式中，源极/漏极接点1104包括阻挡层144和金属填充层146。如上面所述，P型拾取区130P中的P型源极/漏极特征1060P外延形成在源极/漏极凹陷中，并且还在形成第二注入区106P的注入工艺中被掺杂。为此，P型源极/漏极特征1060P可以被认为是第二注入区106P的一部分。
通道构件12可以包括半导体材料，例如硅(Si)。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层和P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。
在一些实施例中，内部间隔物特征150包括氧化硅、硅化铪、碳氧化硅、氧化铝、硅化锆、氮氧化铝、氧化锆、氧化铪、氧化钛、氧化锆、氧化铝、氧化锌、氧化钽、氧化镧、氧化钇、氮碳化钽、氮化硅、氮碳氧化硅、硅、氮化锆或碳氮化硅。用于源极/漏极接点1104的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
如图3所示，P型源极/漏极特征1060P的一者通过硅化物层162和背面接点通孔164耦接至背面电源轨210。硅化物层162起到降低接触电阻的作用。第二栅极结构1084和另一个P型源极/漏极特征1060P设置在背面介电层156上方。硅化物层162可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钴(CoSi)或氮硅化钛(TiSiN)。背面接点通路164可以由钨(W)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。背面介电层156可以包括氧化硅、四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)及/或其他合适介电材料。背面电源轨210嵌入在绝缘层180中，绝缘层180在成分方面可以与背面介电层156相似。
参照图4，显示了设置在N型拾取区130N和P型拾取区130P之间的ESD区120中的第三半导体装置100-3的局部剖面图。在图4所示的一些实施例中，第三半导体装置100-3与鳍型场效晶体管(fin-type field effect transistor；finFET)相似，并且具有包括与多个牺牲层10交错的多个通道层12的鳍片。与第一半导体装置100-1和第二半导体装置100-2不同，宽有源区104E中的牺牲层10没有被选择性地移除。意即，宽有源区104E中的通道层12不被释放作为通道构件。在宽有源区104E中没有形成源极/漏极凹陷，并且没有在源极/漏极区上方形成外延源极/漏极特征。替代地，宽有源区104E的源极/漏极区被离子注入，使得一个是第一注入区106N的一部分，并且另一个成为第二注入区106P的一部分。在图4所示的实施例中，第一注入区106N或第二注入区106P的底边(bottom edge)没有一直延伸穿过基板102，并且与基板102的底表面相距至少距离D。距离D被选择以确保在后续的热或退火工艺期间没有N型或P型掺杂物可以扩散通过基版102。在一些情况下，距离D可以在约30nm和约50nm之间。跨越宽有源区104E的浮置栅极结构108E包括栅极介电层140和栅极电极142。ESD源极/漏极接点110E设置在每一个源极/漏极区上方。在图4所示的一些实施方式中，ESD源极/漏极接点110E包括阻挡层144和金属填充层146。
浮置栅极结构108E包括栅极介电层140和栅极电极142。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。
用于ESD源极/漏极接点110E的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
第三半导体装置100-3包括嵌入在绝缘层180中的背面金属线206。由于第一注入区106N和第二注入区106P的底边与背面金属线206相距至少距离D，无论背面金属线206放置在何处，第一注入区106N和第二注入区106P都不会与背面金属线206短路。如图4所示，第三半导体装置100-3的浮置栅极结构108E设置在本征部分103中，一个源极/漏极区落在第一注入区106N，另一个源极/漏极区落在第二注入区106P内。
在图4所示的实施例中，第三半导体装置100-3是ESD二极管或用于保护IC免受ESD损坏的横向二极管。为了使第三半导体装置100-3用作ESD二极管，作为第一注入区106N的一部分的源极/漏极区连接为阴极(cathode；C)，并且作为第二注入区106P的一部分的源极/漏极区连接为阳极(anode；A)。P-N接面或空乏区存在于本征部分103中。当在阳极和阴极之间施加足够高的电位(electrical potential)时，电子可以从第一注入区106N通过空乏区流到第二注入区106P。换句话说，电流可以从第二注入区106P流向第一注入区106N，如图4中的箭头所示。因为注入区与半导体基板102的底表面相距至少距离D，所以此电流可能不会发生在半导体基板102中。这就是为什么在半导体基板102正下方存在任何背面金属线不会影响第三半导体装置100-3作为ESD二极管的操作。
参照图5，显示了设置在N型拾取区130N和P型拾取区130P之间的ESD区120中的第四半导体装置100-4的局部剖面图。在图5所示的一些实施例中，第四半导体装置100-4与finFET相似，并且具有包括与多个牺牲层10交错的多个通道层12的鳍片。与第一半导体装置100-1和第二半导体装置100-2不同，宽有源区104E中的牺牲层10没有被选择性地移除。意即，通道层12不被释放作为通道构件。在宽有源区104E中没有形成源极/漏极凹陷，并且没有在源极/漏极区上方形成外延源极/漏极特征。替代地，宽有源区104E的源极/漏极区被离子注入，使得一个是第一注入区106N的一部分，并且另一个成为第二注入区106P的一部分。在图5所示的实施例中，第一注入区106N或第二注入区106P一直延伸穿过宽有源区104E和基板102。虽然第四半导体装置100-4包括在基板102的背表面上的绝缘层180，但是可以不直接在源极/漏极区或浮置栅极结构下方设置背面金属线。这是因为这样的背面金属线可能在第一注入区106N和第二注入区106P之间产生电性短路的风险。举例来说，当假设的背面金属线设置在第一注入区106N下方但与本征部分103没有足够距离时，本征部分103中的扩散边(diffusion edge)可能导致短路。当假设的背面金属线跨越本征部分103时，假设的金属线可能导致短路。当假设的背面金属线设置在第二注入区106P下方但与本征部分103没有足够距离时，本征部分103中的扩散边可能导致短路。跨越宽有源区104E的浮置栅极结构108E包括栅极介电层140和栅极电极142。ESD源极/漏极接点110E设置在第一注入区106N和第二注入区106P中的每一者上方。在图5所示的一些实施方式中，ESD源极/漏极接点110E包括阻挡层144和金属填充层146。
浮置栅极结构108E包括栅极介电层140和栅极电极142。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。
用于ESD源极/漏极接点110E的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
在图5所示的实施例中，第四半导体装置100-4是ESD二极管或用于保护IC免受ESD损坏的横向二极管。为了使第四半导体装置100-4用作ESD二极管，作为第一注入区106N的一部分的源极/漏极区连接为阴极端，并且作为第二注入区106P的一部分的源极/漏极区连接为阳极端。P-N接面或空乏区存在于本征部分103中。当在阳极和阴极之间施加足够高的电位时，电子可以从第一注入区106N通过空乏区流到第二注入区106P。换句话说，电流可以从第二注入区106P流向第一注入区106N，如图5中的箭头所示。因为注入区一直延伸通过宽有源区104E和半导体基板102，所以此电流可以发生在宽有源区104E以及半导体基板102中。这就是为什么在半导体基板102正下方存在背面金属线可能对用作ESD二极管的第四半导体装置100-4产生故障风险。
参照图6，显示了设置在N型拾取区130N和P型拾取区130P之间的ESD区120中的第五半导体装置100-5的局部剖面图。在图6所示的一些实施例中，第五半导体装置100-5与finFET相似，并且具有包括与多个牺牲层10交错的多个通道层12的鳍片。与第一半导体装置100-1和第二半导体装置100-2不同，宽有源区104E中的牺牲层10没有被选择性地移除。意即，通道层12不被释放作为通道构件。在宽有源区104E中没有形成源极/漏极凹陷，并且没有在源极/漏极区上方形成外延源极/漏极特征。替代地，宽有源区104E的源极/漏极区被离子注入，以成为第一注入区106N的一部分。在图6所示的实施例中，第一注入区106N一直延伸穿过宽有源区104E和基板102。跨越宽有源区104E的浮置栅极结构108E包括栅极介电层140和栅极电极142。ESD源极/漏极接点110E设置在每一个源极/漏极区上方。在图6所示的一些实施方式中，ESD源极/漏极接点110E包括阻挡层144和金属填充层146。
浮置栅极结构108E包括栅极介电层140和栅极电极142。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。用于ESD源极/漏极接点110E的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
第五半导体装置100-5包括在基板102的背面上的绝缘层180，并且背面金属线206嵌入在绝缘层180中。在所示的实施例中，背面金属线206直接设置在浮置栅极结构108E下方。因为背面金属线206完全包围在第一注入区106N中(源极/漏极区均落在第一注入区106N中)并且与本征部分103充分间隔，背面金属线206不会产生短路的风险，并且第五半导体装置100-5可以用作ESD二极管或ESD保护装置。将结合图10和图11更详细地描述背面金属线206的位置约束。
参照图7，显示了设置在N型拾取区130N和P型拾取区130P之间的ESD区120中的第六半导体装置100-6的局部剖面图。在图7所示的一些实施例中，第六半导体装置100-6与finFET相似，并且具有包括与多个牺牲层10交错的多个通道层12的鳍片。与第一半导体装置100-1和第二半导体装置100-2不同，宽有源区104E中的牺牲层10没有被选择性地移除。意即，通道层12不被释放作为通道构件。在宽有源区104E中没有形成源极/漏极凹陷，并且没有在源极/漏极区上方形成外延源极/漏极特征。替代地，宽有源区104E的源极/漏极区被离子注入，以成为第一注入区106N的一部分。在图7所示的实施例中，第一注入区106N一直向下延伸穿过宽有源区104E和基板102。跨越宽有源区104E的浮置栅极结构108E包括栅极介电层140和栅极电极142。ESD源极/漏极接点110E设置在作为第一注入区106N的一部分的源极/漏极区上方。在图7所示的一些实施方式中，ESD源极/漏极接点110E包括阻挡层144和金属填充层146。
浮置栅极结构108E包括栅极介电层140和栅极电极142。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。用于ESD源极/漏极接点110E的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
第六半导体装置100-6包括在基板102的背面上的绝缘层180，并且背面金属线206嵌入在绝缘层180中。在所示的实施例中，背面金属线206直接设置在源极/漏极区的一者的下方。因为背面金属线206完全包围在第一注入区106N中并且与本征部分103充分间隔，背面金属线206不会产生短路的风险，并且第六半导体装置100-6可以用作ESD二极管或ESD保护装置。将结合图10和图11更详细地描述背面金属线206的位置约束。
参照图8，显示了设置在N型拾取区130N和P型拾取区130P之间的ESD区120中的第七半导体装置100-7的局部剖面图。在图8所示的一些实施例中，第七半导体装置100-7与finFET相似，并且具有包括与多个牺牲层10交错的多个通道层12的鳍片。与第一半导体装置100-1和第二半导体装置100-2不同，宽有源区104E中的牺牲层10没有被选择性地移除。意即，通道层12不被释放作为通道构件。在宽有源区104E中没有形成源极/漏极凹陷，并且没有在源极/漏极区上方形成外延源极/漏极特征。替代地，宽有源区104E的源极/漏极区被离子注入，以成为第二注入区106P的一部分。跨越宽有源区104E的浮置栅极结构108E包括栅极介电层140和栅极电极142。ESD源极/漏极接点110E设置在离子注入的源极/漏极区上方。在图8所示的一些实施方式中，ESD源极/漏极接点110E包括阻挡层144和金属填充层146。
浮置栅极结构108E包括栅极介电层140和栅极电极142。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。用于ESD源极/漏极接点110E的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
第七半导体装置100-7包括在基板102的背面上的绝缘层180，并且背面金属线206嵌入在绝缘层180中。在所示的实施例中，背面金属线206直接设置在浮置栅极结构108E下方。因为背面金属线206完全包围在第二注入区106P并且与本征部分103充分间隔，背面金属线206不会产生短路的风险，并且第七半导体装置100-7可以用作ESD二极管或ESD保护装置。将结合图10和图11更详细地描述背面金属线206的位置约束。
参照图9，显示了设置在N型拾取区130N和P型拾取区130P之间的ESD区120中的第八半导体装置100-8的局部剖面图。在图9所示的一些实施例中，第八半导体装置100-8与finFET相似，并且具有包括与多个牺牲层10交错的多个通道层12的鳍片。与第一半导体装置100-1和第二半导体装置100-2不同，宽有源区104E中的牺牲层10没有被选择性地移除。意即，通道层12不被释放作为通道构件。在宽有源区104E中没有形成源极/漏极凹陷，并且没有在源极/漏极区上方形成外延源极/漏极特征。替代地，宽有源区104E的源极/漏极区被离子注入，以成为第二注入区106P的一部分。在图9所示的实施例中，第二注入区106P一直延伸穿过宽有源区104E和基板102。跨越宽有源区104E的浮置栅极结构108E包括栅极介电层140和栅极电极142。ESD源极/漏极接点110E设置在每一个源极/漏极区上方。在图9所示的一些实施方式中，ESD源极/漏极接点110E包括阻挡层144和金属填充层146。
浮置栅极结构108E包括栅极介电层140和栅极电极142。栅极介电层140可以包括界面层和高k介电层。在一些实施例中，界面层可以包括介电材料，例如氧化硅层或氮氧化硅。高k介电层由高k(介电常数大于约3.9)介电材料形成，其可以包括氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆、氧化锆硅、其组合或其他合适材料。栅极电极142可以包括一或多个功函数层和金属填充层。一或多个功函数层可以包括N型功函数层及/或P型功函数层。示例性N型功函数层可以由铝、钛铝、碳化钛铝、碳化钽硅、钽硅铝、硅化钽或碳化铪形成。示例性P型功函数层可以由氮化钛、氮化钛硅、氮化钽、氮碳化钨或钼形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)或铜(Cu)。用于ESD源极/漏极接点110E的金属填充层146可以由钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)形成。阻挡层144可以由氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钼(Mo)、氮化钴(CoN)、氮化钨(WN)或氮化钛硅(TiSiN)形成。
第八半导体装置100-8包括在基板102的背面上的绝缘层180，并且背面金属线206嵌入在绝缘层180中。在所示的实施例中，背面金属线206直接设置在源极/漏极区的一者的下方。因为背面金属线206完全包围在第二注入区106NP并且与本征部分103充分间隔，背面金属线206不会产生短路的风险，并且第八半导体装置100-8可以用作ESD二极管或ESD保护装置。将结合图10和图11更详细地描述背面金属线206的位置约束。
参照图10，显示了具有各种潜在的背面金属线布置的半导体结构100。如图10所示，半导体结构100包括N型拾取区130N下方的背面电源轨202、P型拾取区130P下方的背面电源轨210、背面金属线206、背面金属线208和背面金属线204。对于背面电源轨202，第一注入区106N中的背面电源轨202与第二注入区106P的最近边界相距第一间距S1。可以观察到，第一间距S1应至少为60nm，以维持ESD区120中的ESD装置的正常操作。在一些情况下，第一间距S1可以在60nm和100nm之间。当第一间距S1大于100时，N型拾取区130N的单元高度可能被不必要地扩大。相似地，第二注入区106P中的背面电源轨210也与第一注入区106N的最近边界相距第一间距S1。背面金属线206与本征部分103相距第二间距S2。可以观察到，由于掺杂物可能无意注入或掺杂在本征部分103中，因此第二间距S2应至少为100nm，以降低短路或过早击穿(premature breakdown)的风险。在一些情况下，第二间距S2可以在约100nm和约150nm之间。当第二间距S2大于150nm时，ESD区120中的栅极节距(gate pitch)可能被不必要地扩大。背面金属线208的位置是不期望的，因为它跨越第一注入区106N和第二注入区106P，并且可能导致短路或过早击穿。还可以观察到，由于背面金属线204的大部分位在第一注入区106N中，而背面金属线204的边缘切入第二注入区106P，因此背面金属线204的放置可能产生短路或故障的风险。在图10所示的实施例中，第一注入区106N和第二注入区106P一直延伸穿过宽有源区104E和基板102，如图5至图9所示。
参照图11，显示了根据本公开的一些方面放置的具有背面电源轨和背面金属线的半导体结构100。如图11所示，半导体结构100包括N型拾取区130N下方的背面电源轨202、P型拾取区130P下方的背面电源轨210和背面金属线206。第一注入区106N中的背面电源轨202与第二注入区106P的最近边界间隔第一间距S1。第一间距S1应该至少为60nm，并且可以在60nm和100nm之间。相似地，第二注入区106P中的背面电源轨210与第一注入区106N的最近边界间隔第一间距S1。背背金属线206完全包围在第一注入区106N或第二注入区106P中。意即，每一个背面金属线206与本征部分103间隔第二间距S2。第二间距S2应该至少为100nm，并且可以在约100nm和约150nm之间。在图11所示的实施例中，第一注入区106N和第二注入区106P一直延伸穿过宽有源区104E和基板102，如图5至图9所示。根据实验结果，为了防止在后续的背面CMP工艺期间产生密度负载效应，背面金属线(包括背面电源轨)可以具有相对于半导体基板102的背面在约30％和约75％之间的空气密度(aerial density)。在一些实施方式中，背面金属线(包括背面电源轨)可以具有在约125nm和约175nm之间的长度和在约35nm和45nm之间的宽度。当背面金属线太窄或太短时，工艺窗口(processwindow)可能会减小。当背面金属线过宽或过长时，可能会违反上述放置约束。
在一个示例方面，本公开根据一些实施例提供了一种的半导体装置。半导体装置包括基板、设置在基板上方的鳍状结构，鳍状结构包括与多个第二半导体层交错的多个第一半导体层、设置在鳍状结构的通道区上方的栅极结构、延伸穿过鳍状结构的至少一第一部分的第一源极/漏极特征、延伸穿过鳍状结构的至少一第二部分的第二源极/漏极特征以及设置在基板下方并且与第一源极/漏极特征和第二源极/漏极特征间隔的背面金属线。
在一些实施例中，多个第一半导体层包括硅，并且多个第二半导体层包括硅锗。在一些实施方式中，基板的厚度在约20nm和约30nm之间。在一些情况下，第一源极/漏极特征包括第一注入区，并且第二源极/漏极特征包括第二注入区。在一些实施例中，第一注入区包括N型掺杂物。在一些情况下，第二注入区包括P型掺杂物。在一些实施例中，栅极结构不在多个第一半导体层的相邻两者之间延伸。在一些实施方式中，栅极结构是电性浮置的。在一些实施例中，第一源极/漏极特征和第二源极/漏极特征中的每一者延伸穿过鳍状结构并且延伸到基板中。
本公开的另一方面涉及半导体结构。半导体结构包括具有静电放电(ESD)区、N型拾取区和P型拾取区的基板、设置在N型拾取区上方的第一有源区、设置在ESD区上方的第二有源区、设置在P型拾取区上方的第三有源区、在N型拾取区和ESD区的第一部分上方的N型注入区以及在P型拾取区和静电放电区的第二部分上方的P型注入区。
在一些实施例中，N型注入区和P型注入区中的每一者在俯视图中为L形。在一些实施例中，第一有源区包括第一宽度，第二有源区包括第二宽度，并且第二宽度与第一宽度的比率在5和12之间。在一些实施方式中，ESD区还包括设置在第一部分和第二部分之间的本征部分。在一些情况下，半导体结构还包括设置在第二有源区的第一部分上方的第一栅极结构、设置在第二有源区的本征部分上方的第二栅极结构以及设置在第二有源区的第二部分上方的第三栅极结构。在一些实施例中，半导体结构还可以包括设置在基板下方的第一背面电源轨和设置在基板下方的第二背面电源轨。第一背面电源轨直接设置在第一有源区下方，并且第二背面电源轨直接设置在第一栅极结构下方。在一些情况下，第二背面电源轨与本征部分间隔至少100nm。在一些实施例中，第二背面电源轨完全在N型注入区的垂直投影区内。
本公开的又一方面涉及半导体结构。半导体结构包括了静电放电(ESD)区、N型拾取区和P型拾取区的基板、设置在N型拾取区上方的第一有源区、设置在ESD区上方的第二有源区、设置在P型拾取区上方的第三有源区、在N型拾取区和ESD区的第一部分上方的N型注入区、在P型拾取区和静电放电区的第二部分上方的P型注入区、设置在第二有源区的第一部分上方的第一栅极结构、设置在第二有源区的本征部分上方的第二栅极结构，本征部分设置在第一部分和第二部分之间以及设置在第二有源区的第二部分上方的第三栅极结构。
在一些实施例中，第一栅极结构、第二栅极结构和第三栅极结构中的每一者是电性浮置的。在一些实施方式中，第一有源区、第二有源区和第三有源区中的每一者包括与多个硅锗层交错的多个硅层。
前述内文概述了许多实施例的特征。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置，包括：
一基板；
一鳍状结构，设置在上述基板上方，上述鳍状结构包括多个第一半导体层，上述第一半导体层与多个第二半导体层交错；
一栅极结构，设置在上述鳍状结构的一通道区上方；
一第一源极/漏极特征，延伸穿过上述鳍状结构的至少一第一部分；
一第二源极/漏极特征，延伸穿过上述鳍状结构的至少一第二部分；以及
一背面金属线，设置在上述基板下方，并且与上述第一源极/漏极特征和上述第二源极/漏极特征间隔。
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