TWI414071B - 具有增強擊穿電壓的肖特基二極體結構及製造方法 - Google Patents

Description

具有增強擊穿電壓的肖特基二極體結構及製造方法

本發明一般涉及電子裝置，且特別是具有增強性能的半導體裝置和製造方法。

如肖特基二極體的金屬半導體障壁裝置被廣泛應用。例如，肖特基二極體經常作為快速開關而被整合到數位邏輯電路中。並且，離散肖特基二極體(discrete Schottky diodes)經常用做電力整流器，因為，尤其，和擴散pn接面二極體相比，它們在較低的電壓降落情況下可以維持高電流。另外，肖特基二極體用作可變電容，其可以有效地被操作，例如，在微波頻率上。

將肖特基二極體整合到積體電路中是基於下面事實的幫助，即很多這樣的電路在其製造中使用n型的半導體材料和鋁觸點。如果n型摻雜充分低足以阻止隧道效應電子穿過障壁，鋁以n型矽形成了閉塞觸點。作為例子，小於大約10¹⁷ 原子/立方公分(atoms/cm³ )的摻雜足以提供好的障壁接面。由n型矽和鋁組成的肖特基障壁的障壁高度大約是0.70電子伏特(ev)，且這樣的裝置在正向偏壓下很好地近似於理論裝置特性。

然而，由於現今所使用的典型肖特基裝置的平坦結構，反向偏壓下的擊穿電壓通常比所期望的低。這是因為在接近裝置的角落處電場線的密度增加，其對反向擊穿電壓的陡峭度(Abruptness)產生有害的影響。另外，由於來自鄰 近鈍化層的鋁、矽和氧的相互作用，當鋁用來形成肖特基障壁觸點時，已知在活性區域(active region)的邊緣形成鋁尖梢(aluminum spike)。鋁尖梢能夠導致電場線的局部高密度，其也使反向擊穿電壓降級。

製造者已經使用的用來抵消上述影響的技術包括擴散保護環。關於擴散保護環方法的一個問題是它們使裝置處理複雜化了，並且它們不適合較高的正向電壓裝置。同樣已知，使用擴展的金屬片覆蓋於厚的介電區域之上，以便提高裝置的反向擊穿電壓。然而，這種方法沒有解決上述鋁或金屬尖梢的問題，其會使反向擊穿電壓下降。

相應地，存在對於肖特基二極體結構和用於改進反向擊穿電壓性能的製造方法的需要，其簡單地整合入已有的積體電路製程中，並且具有成本效率。

在一個實施方式中，肖特基二極體結構包括肖特基障壁層，其通過肖特基接觸開口與半導體材料接觸。鄰近肖特基接觸開口形成導電環，且該導電環藉由一個薄絕緣層與半導體材料分開。覆蓋該結構而形成另一絕緣層，且在其中形成接觸開口。該接觸開口比肖特基接觸開口寬並暴露了部分導電環。形成肖特基障壁金屬，其通過肖特基接觸開口與半導體材料接觸，且進一步與導電環接觸。

為了理解起來更方便，所附圖式中的元件不一定按照比例繪製，且在所有的各個的圖中相應地使用相似的元件標 號來標註同樣或相似的元件。雖然在以下內容中揭示了特定的傳導性類型(例如：p型和n型)，但可以理解，本發明包括並涉及其中傳導性類型與上述特定描述的相反的那些裝置。

第1圖顯示了已有技術的肖特基裝置結構10的高度放大了的剖視圖。裝置10包括基板11，作為例子，其包括一n型基板，所述n型基板的摻雜濃度小於大約10¹⁷ 原子/立方釐米。覆蓋於基板11的主表面13而形成了介電層12，且在介電層12內形成開口14。在開口14內形成金屬層16，且該金屬層16以基板11形成肖特基障壁。裝置10進一步包括p型擴散保護環17，其鄰近開口14的邊緣而形成。

p型保護環17以基板11形成pn接面二極體，並在反向偏壓的條件之下，p型防護環17作用以延伸空乏區(depletion region)18，在這種方式下，裝置邊緣的電場線密度下降，因此提高了反向擊穿電壓。另外，保護環17對於在空間電荷區降低金屬尖梢是有用的。只要肖特基障壁的正向電壓小於保護環17的正向電壓，使用保護環17就有用的。在低正向電流的情況下操作裝置10時，對於用來形成肖特基障壁的一些金屬來說，會發生上述情況。然而，在較高正向電流的情況下，裝置10的正向電壓增加，且在保護環17和基板11之間形成的pn接面二極體開始導電，其對裝置10的性能產生不利影響。

第2圖顯示了一習用肖特基裝置20的高度放大了的局部剖視圖，該裝置以CMOS製程實現。裝置20包括第一傳導 性類型的基板21、和基板21的傳導性類型相反的第二傳導性類型的擴散井區域22、第一傳導性類型的保護環27和第二傳導性類型的摻雜接觸區域24。覆蓋於裝置20主表面23上而形成第一和第二鈍化層26和28，且形成開口以提供觸點29和19。觸點29以擴散井區域22形成肖特基障壁，且觸點19通過摻雜接觸區域24形成陰極觸點。

在CMOS實現中的保護環27的使用會提供不可接受的結果。特別是，在正向操作期間，在保護環27和擴散井區域22之間形成的pn接面導致到擴散井區域22中的載子注入(例如：當基板21是p型、擴散井區域22是n型、保護環27是p型時的電洞注入)，其啟動了在基板21、擴散井區域22和保護環27之間形成的寄生雙極電晶體。此寄生雙極電晶體產生大量的基板電流，其對裝置性能產生不利的影響。另外，因為保護環27在擴散井區域22中形成，它作用以夾止(pinch off)在陽極觸點29和陰極觸點19之間的電流路徑，其進一步降低了裝置的性能。

圖3顯示了根據本發明的一個實施方式的肖特基二極體裝置、整合的肖特基障壁裝置或具有增強擊穿電壓的肖特基二極體結構之裝置30的高度放大了的局部剖視圖。在適於CMOS實現或雙極電晶體實現的實施方式中示出裝置30。然而，本領域的技術人員將可暸解本發明可適合於其他肖特基障壁裝置，如離散功率肖特基裝置(discrete power Schottky devices)。

裝置30包括第一傳導性類型的半導體材料的主體、半導 體區域或半導體基板31。作為例子，基板31包括p型半導體材料，並且其摻雜濃度大約在1.0×10¹⁵ 原子/立方公分的量級。擴散井區域、半導體區域、半導體材料區域或摻雜的半導體區域32以基板31形成，並且有與基板31的傳導性類型相反的第二傳導性類型。作為例子，區域32有n型傳導性，其平均摻雜濃度大約為1.0×10¹⁶ 原子/立方公分，並且其接面深為大約1.5微米至大約2.0微米。在一實施方式中，區域32是摻雜的n型區域，在其形成的同時，為基板31內別處的活性MOS裝置(active MOS devices)形成摻雜的n型井區域。在另一個實施方式中，區域32是摻雜的n型區域，在其形成的同時，為活性雙極裝置(active bipolar devices)形成摻雜的n型集極區域。

第一鈍化、鈍化或絕緣層34覆蓋於裝置30的主表面33而形成。作為例子，絕緣層34包括矽氧化物，並且其厚度為大約0.08微米至大約2.0微米。作為進一步的例子，利用習用的熱氧化技術，如LOCOS形成技術，形成絕緣層34。絕緣層34被分隔或圖案化，以提供例如第3圖中所示的活性區域開口36。

接下來，一個薄的或第二鈍化，鈍化或絕緣層覆蓋於基板31而形成，且隨後其利用習用技術被圖案化，以提供肖特基接觸開口41。作為例子，絕緣層38包括矽氧化物，其厚度在大約0.05微米至大約0.5微米的量級。在一個實施方式中，絕緣層38比絕緣層34薄。為簡化圖式，絕緣層38僅在活性開口36中顯示。可以理解，絕緣層38也可以增加至 絕緣層34的總體厚度。在一個實施方式中，絕緣層38的形成使用了與在基板31上的別處可選地形成的活性MOS電晶體中的柵極絕緣層的形成相同的步驟，其簡化了裝置的整合。

然後導電材料或導電的多晶半導體材料的層覆蓋於基板31而形成，且隨後，如第3圖所示，其利用習用技術被圖案化，以形成導電板或環、多晶半導體導電板或環、或場板44。在一個實施方式中，用來形成導電板44和絕緣層38的導電層被圖案化，同時，提供肖特基接觸開口41。在一個實施方式中，如第3圖所示，導電板44從絕緣層38延伸至絕緣層34之上。

作為例子，導電板44包括摻雜的多晶矽，並且其摻雜濃度大約大於1.0×10¹⁸ 原子/立方公分，其厚度為大約0.1微米至大約0.4微米。在一個實施方式中，形成導電板44，與此同時，活性MOS電晶體中的導電閘極層或活性雙極裝置中的導電基極接觸層在基板31上於別處可選地生成，其進一步簡化了裝置的整合。

然後一個鈍化作用，鈍化或絕緣層覆蓋於基板31而形成或沈積，且隨後其利用習用技術被圖案化，以提供接觸開口48。作為例子，絕緣層46包括一個或更多個介電材料，如沈積氧化物、沈積氮化物、旋塗玻璃(spin-on glass)或其化合物。作為進一步的例子，絕緣層46厚度為大約0.5微米至大約1.2微米。在一個實施方式中，如圖3所示，絕緣層46重疊或覆蓋於導電板44的部分。

按照本發明，開口48寬於或大於開口41，使得陽極接觸層、肖特基層或金屬層51與導電板44的垂直52和水平53表面都接觸。這就保證了金屬層51與導電板44形成良好的接觸，以使導電板44與金屬層51有同樣的偏壓，金屬層51通過開口41以井區域32形成肖特基障壁。此種配置帶來了肖特基接觸開口41外面的空乏區域181的橫向延伸，並且其與導電板44的場成形效應(field shaping effect)相結合，降低了肖特基障壁裝置邊緣的電場線密度，從而改善了擊穿電壓。作為例子，金屬層51包括鋁、鉻、難熔的金屬如鉑、鎢、鉬、或者合金或其化合物、或擁有適當的肖特基和對半導體材料附著力的其他金屬。在一個實施方式中，開口48比開口41寬接近2微米。在另一個實施方式中，開口48比開口36大。

按照本發明，由於接觸開口48在肖特基開口41外面，裝置30可避免在習用裝置中發現的金屬尖梢問題，並且，由位於臨界位置的絕緣層38和導電板44將金屬層51與主表面33分開，在該臨界位置，空乏區域達至表面。進一步地，裝置30沒有擴散保護環或其在缺少擴散保護環的情況下形成，從而避免在習用裝置(如上述裝置20)中發現的箍縮效應(pinching effect)。此外，由於裝置30沒有使用擴散保護環，因而避免了與平行pn接面二極體有關的正向電壓問題。

在所示的實施方式中，通過絕緣層46和34形成接觸開口57，以便為陰極接觸層或金屬層59提供一個開口或通孔。 在主表面33的開口57內形成第二傳導性類型的摻雜區域63，以提供歐姆接觸。作為例子，摻雜區域63的摻雜濃度大於大約1.0×10¹⁹ 原子/立方公分。

在可選擇的實施方式中，例如，當裝置30被整合到雙極性電晶體積體電路製程中時，在半導體區域31內並在區域32之下，形成第二傳導性類型的埋藏層67，以改進陽極觸點51和陰極觸點52之間的串聯電阻。在這一實施方式中，區域32可以包括覆蓋於基板31之上而形成的外延層。

因此，很明顯，按照本發明，提供了一種用於肖特基障壁裝置的結構和方法，該肖特基裝置具有增強的擊穿電壓和優越的性能，同時避免了所提到的習用肖特基裝置的問題。所述結構製造簡單，並與CMOS和雙極性電晶體製程相容，其使該結構具有成本效率。

雖然本發明以其詳細的實施方式得以描述和顯示，但這不意味著本發明局限於這些說明性的實施方式。例如，當裝置30在一個垂直結構中時，在與主表面33相對的主表面形成陰極金屬層51。

10‧‧‧肖特基裝置結構

11‧‧‧基板

12‧‧‧介電層

13‧‧‧主表面

14‧‧‧開口

16‧‧‧金屬層

17‧‧‧保護環

18‧‧‧空乏區

19‧‧‧陰極觸點

20‧‧‧肖特基裝置

21‧‧‧基板

22‧‧‧擴散井區域

23‧‧‧主表面

24‧‧‧摻雜接觸區域

26‧‧‧第一鈍化層

27‧‧‧保護環

28‧‧‧第二鈍化層

29‧‧‧陽極觸點

30‧‧‧肖特基二極體結構之裝置

31‧‧‧基板

32‧‧‧半導體區域

33‧‧‧主表面

34‧‧‧絕緣層

36‧‧‧活性開口

38‧‧‧絕緣層

41‧‧‧開口

44‧‧‧導電板

46‧‧‧絕緣層

48‧‧‧開口

51‧‧‧金屬層

52‧‧‧導電板垂直表面

53‧‧‧導電板水平表面

57‧‧‧開口

59‧‧‧金屬層

63‧‧‧摻雜區域

67‧‧‧埋藏層

181‧‧‧空乏區域

第1圖顯示了習知技術的肖特基裝置的局部剖視圖；第2圖顯示了另一習知技術的肖特基裝置的局部剖視圖；以及第3圖顯示了按照本發明的肖特基裝置的一實施方式的局部剖視圖。

30‧‧‧肖特基二極體結構之裝置

31‧‧‧基板

32‧‧‧半導體區域

33‧‧‧主表面

34‧‧‧絕緣層

36‧‧‧活性開口

38‧‧‧絕緣層

41‧‧‧開口

44‧‧‧導電板

46‧‧‧絕緣層

48‧‧‧開口

51‧‧‧金屬層

52‧‧‧導電板垂直表面

53‧‧‧導電板水平表面

57‧‧‧開口

59‧‧‧金屬層

63‧‧‧摻雜區域

67‧‧‧埋藏層

181‧‧‧空乏區域

Claims (18)

1. 一種肖特基二極體結構，其包括：一半導體材料區域，其具有一第一主表面；一第一絕緣層，其覆蓋於該第一主表面而形成並具有一活性區域開口；至少在該活性區域開口內形成覆蓋於該第一主表面之一第二絕緣層，其中該第二絕緣層具有小於該活性區域開口之一肖特基接觸開口；一導電板，其覆蓋於該第二絕緣層而形成；一第三絕緣層，其覆蓋於該導電板而形成，其中該第三絕緣層具有覆蓋於該肖特基接觸開口之一接觸開口，其小於該活性區域開口且大於該肖特基接觸開口；及一金屬層，其與該半導體材料區域接觸以形成一肖特基障壁，該金屬層進一步接觸該導電板的水平和垂直表面，其中該結構在缺少鄰近該肖特基障壁之一保護環結構的情況下形成。
2. 如申請專利範圍第1項所述的結構，其進一步包括一第一傳導性類型的一半導體基板，且其中該半導體材料區域在該半導體基板中形成，且其中該半導體材料區域包括一第二傳導性類型。
3. 如申請專利範圍第2項所述的結構，其進一步包括一陰極觸點，該陰極觸點在該第一主表面與該半導體材料區域連接。
4. 如申請專利範圍第3項所述的結構，其進一步包括該第 二傳導性類型的一摻雜區域，該摻雜區域在該半導體材料區域鄰接該陰極觸點而形成。
5. 如申請專利範圍第1項所述的結構，其中，該導電板包括一摻雜的多晶矽環。
6. 如申請專利範圍第1項所述的結構，其中該金屬層包括鋁。
7. 一種肖特基障壁結構，其包括：一第一傳導性類型的一半導體區域，其具有一第一主表面；一第一絕緣層，其覆蓋於該第一主表面而形成；一導電環，其覆蓋於該第一絕緣層而形成；一第一開口，其通過該導電環和該第一絕緣層而形成，以提供一肖特基接觸開口；一第二絕緣層，其覆蓋於該導電環而形成；一接觸開口，其在該第二絕緣層中形成並覆蓋該肖特基接觸開口，其中，該接觸開口比該肖特基接觸開口大；以及一金屬層，其通過該肖特基接觸開口與該半導體區域接觸，並通過該接觸開口與該導電環接觸，其中，設置該導電環以增強該肖特基障壁結構的反向擊穿電壓，且其中該結構在缺少鄰近該肖特基障壁結構之一保護環結構的情況下形成。
8. 如申請專利範圍第7項所述的結構，其中，該導電環包括摻雜的多晶矽。
9. 如申請專利範圍第7項所述的結構，其中，該第一絕緣層的厚度從大約0.05微米到大約0.5微米。
10. 如申請專利範圍第7項所述的結構，其中，該半導體區域在一第二傳導性類型的一半導體基板內形成，且其中，該半導體區域包括一井區域。
11. 如申請專利範圍第10項所述的結構，其進一步包括一陰極接觸層，該陰極接觸層在該第一主表面與該井區域連接。
12. 如申請專利範圍第10項所述的結構，其進一步包括鄰近該井區域形成的該第一傳導性類型的一埋藏層。
13. 如申請專利範圍第7項所述的結構，其中，該金屬層與該導電環的水平和垂直表面接觸。
14. 一種用於形成一肖特基二極體結構的方法，其包括下列步驟：形成一第一絕緣層，其覆蓋於一半導體區域的一主表面；形成一導電層，其覆蓋於該第一絕緣層，其中，設置該導電層以增強該肖特基二極體的反向擊穿電壓；形成通過該導電層和該第一絕緣層的一肖特基接觸開口；形成一第二絕緣層，其覆蓋於該導電層；在該第二絕緣層中形成一接觸開口，以暴露該導電層和該半導體區域的部分；以及形成一金屬層，該金屬層與該半導體區域和該導電層 接觸，其中，該金屬層以該半導體區域形成一肖特基障壁，且其中該結構在缺少鄰近該肖特基障壁之一保護環結構的情況下形成。
15. 如申請專利範圍第14項所述的方法，其中，形成該導電層的該步驟包括形成一摻雜的多晶矽層。
16. 如申請專利範圍第14項所述的方法，其進一步包括下列步驟為：提供一第一傳導性類型的一半導體基板並擁有該主表面；以及在該主表面，於該半導體基板內，形成具有一第二傳導性類型的該半導體區域。
17. 如申請專利範圍第16項所述的方法，其進一步包括下列步驟：在該主表面，於該半導體區域內，形成該第一傳導性類型的一摻雜區域，並且將其與該肖特基障壁分開；以及形成一陰極觸點，其與該摻雜區域連接。
18. 如申請專利範圍第14項所述的方法，其中，形成該接觸開口的該步驟包括形成該接觸開口，同時使該第二絕緣層的一部分與該導電層重疊。