JP2023136403A - 半導体装置 - Google Patents

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Abstract

【課題】短絡耐量を向上可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、第１半導体領域、ゲート電極、第２導電形の第２半導体領域、第２導電形の第３半導体領域、第１導電形の第４半導体領域、第１導電形の第５半導体領域、及び第２電極を備える。第１半導体領域は、第１導電形の第１領域を含む。ゲート電極は、第１半導体領域の上に設けられる。第２半導体領域は、第１電極から第１半導体領域に向かう第１方向に垂直な第２方向において、ゲート電極と対面する。第３半導体領域は、第１方向において第１半導体領域と第２半導体領域との間に設けられる。第３半導体領域の下部の幅は、第３半導体領域の上部の幅よりも長い。第４半導体領域は、第３半導体領域とゲート電極との間に設けられ、第１領域よりも高い第１導電形の不純物濃度を有する。第５半導体領域は、第２半導体領域の上に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の短絡耐量を向上できる技術が求められている。
特開２０２１－２７１３８号公報
本発明が解決しようとする課題は、短絡耐量を向上可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１半導体領域と、ゲート電極と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、第１導電形の第１領域を含む。前記ゲート電極は、前記第１半導体領域の上にゲート絶縁層を介して設けられている。前記第２半導体領域は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記ゲート絶縁層を介して前記ゲート電極と対面する。前記第３半導体領域は、前記第１方向において前記第１半導体領域と前記第２半導体領域との間に設けられている。前記第３半導体領域の下部の前記第２方向における長さは、前記第３半導体領域の上部の前記第２方向における長さよりも長い。前記第４半導体領域は、前記第３半導体領域と前記ゲート電極との間に設けられ、前記第１領域よりも高い第１導電形の不純物濃度を有する。前記第５半導体領域は、前記第２半導体領域の上に設けられている。前記第２電極は、前記第２半導体領域及び前記第５半導体領域の上に設けられている。
実施形態に係る半導体装置の一部を示す斜視断面図である。 図１の一部を拡大した断面図である。 実施形態に係る半導体装置の製造工程を示す断面図である。 実施形態に係る半導体装置の製造工程を示す断面図である。 実施形態に係る半導体装置の製造工程を示す断面図である。 実施形態の第１変形例に係る半導体装置の一部を示す斜視断面図である。 実施形態の第２変形例に係る半導体装置の一部を示す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置の一部を示す斜視断面図である。
実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１に示すように、実施形態に係る半導体装置１００は、半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｐ形半導体領域３（第３半導体領域）、ｎ形（第１導電形）半導体領域４（第４半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ｐ＋形コンタクト領域６、ｎ＋形ドレイン領域７、ゲート電極１０、ドレイン電極２１（第１電極）、及びソース電極２２（第２電極）を含む。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極２１から半導体領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直な一方向をＸ方向（第２方向）とする。Ｘ方向及びＺ方向に垂直な方向をＹ方向（第３方向）とする。また、ここでは、ドレイン電極２１から半導体領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極２１と半導体領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
ドレイン電極２１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域７は、ドレイン電極２１の上に設けられ、ドレイン電極２１と電気的に接続されている。半導体領域１は、ｎ＋形ドレイン領域７の上に設けられている。ゲート電極１０は、半導体領域１の上にゲート絶縁層１１を介して設けられている。
半導体領域１は、ｎ形の第１領域１ａを含む。本実施形態に係る半導体装置１００では、第１領域１ａは半導体領域１の全体に亘って設けられている。第１領域１ａのｎ形不純物濃度は、ｎ＋形ドレイン領域７のｎ形不純物濃度よりも低い。第１領域１ａは、ｎ＋形ドレイン領域７を介してドレイン電極２１と電気的に接続されている。
ｐ形ベース領域２は半導体領域１の上側に設けられ、Ｘ方向において、ゲート絶縁層１１を介してゲート電極１０と対面している。ｐ形半導体領域３は、Ｚ方向において、半導体領域１とｐ形ベース領域２との間に設けられている。ｎ形半導体領域４は、ｐ形半導体領域３とゲート電極１０との間及び第１領域１ａとゲート電極１０との間に設けられている。ｎ＋形ソース領域５及びｐ＋形コンタクト領域６は、ｐ形ベース領域２の上に選択的に設けられている。図示した例では、ゲート電極１０は、Ｘ方向において、ゲート絶縁層１１を介してｎ形半導体領域４の一部及びｎ＋形ソース領域５の一部とも対面している。また、半導体領域１の第１領域１ａは、ｎ＋形ドレイン領域７とゲート電極１０との間及びｎ＋形ドレイン領域７とｐ形半導体領域３との間に位置する。
ソース電極２２は、ｎ＋形ソース領域５及びｐ＋形コンタクト領域６の上に設けられ、ｎ＋形ソース領域５及びｐ＋形コンタクト領域６と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域６を介してソース電極２２と電気的に接続されている。ゲート電極１０は、ゲート絶縁層１１により、ソース電極２２と電気的に分離される。
図２は、図１の一部を拡大した断面図である。
図２に示すように、ｐ形半導体領域３では、下部の幅Ｗ２が上部のＷ１よりも長い。「幅」は、Ｘ方向における長さに対応する。半導体装置１００では、ｐ形半導体領域３の下端（半導体領域１とｐ形半導体領域３との界面）が、ゲート電極１０の下端よりも下方に位置する。ｐ形半導体領域３の下部の幅が下方に向かうほど長くなっており、ｐ形半導体領域３の一部がゲート絶縁層１１の下に位置する。
ｎ形半導体領域４は、第１領域１ａ及びゲート絶縁層１１に接する。ｎ形半導体領域４のｎ形不純物濃度は、第１領域１ａのｎ形不純物濃度よりも高い。図示した例では、ゲート電極１０の下端の幅が、下方に向かうほど短い。ゲート絶縁層１１及びｎ形半導体領域４は、ゲート電極１０の側面及び底面に沿って、略均一の厚さで設けられている。ゲート電極１０の下端の幅が減少した分、ｐ形半導体領域３の下部の幅が増加している。
ｎ形半導体領域４は、図示したように、ゲート絶縁層１１に沿って薄く設けられることが好ましい。例えば、ｎ形半導体領域４の厚さは、ｐ形半導体領域３の幅Ｗ１又はＷ２よりも小さい。「ｎ形半導体領域４の厚さ」は、ゲート絶縁層１１表面の法線方向におけるｎ形半導体領域４の長さに対応する。
図２に示すように、ｐ形ベース領域２は、第１部分２ａ及び第２部分２ｂを含んでも良い。第１部分２ａは、Ｘ方向においてゲート絶縁層１１から離れている。第２部分２ｂは、ゲート絶縁層１１と第１部分２ａとの間に設けられ、ｎ形半導体領域４の上に位置する。第２部分２ｂは、ゲート絶縁層１１と接する。第２部分２ｂのｐ形不純物濃度は、第１部分２ａのｐ形不純物濃度よりも低い。ｐ形半導体領域３のｐ形不純物濃度は、第１部分２ａのｐ形不純物濃度よりも低く、第２部分２ｂのｐ形不純物濃度よりも高い。
ｐ形ベース領域２、ｐ形半導体領域３、ｎ形半導体領域４、ｎ＋形ソース領域５、ｐ＋形コンタクト領域６、及びゲート電極１０のそれぞれは、Ｙ方向に延び、Ｘ方向において複数設けられている。ｐ形半導体領域３は、Ｘ方向において隣り合うｎ形半導体領域４同士の間に位置する。ｐ形半導体領域３の幅は、１つのｎ形半導体領域４とｐ形半導体領域３との間の境界から、その１つのｎ形半導体領域４に隣り合う別のｎ形半導体領域４とｐ形半導体領域３との間の境界までの、Ｘ方向における長さに対応する。
半導体装置１００の動作を説明する。
ソース電極２２に対してドレイン電極２１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、ソース電極２２からチャネルを通ってｎ形半導体領域４へ流れ、ドレイン電極２１に向けて移動する。ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００の各構成要素の材料の一例を説明する。
半導体領域１、ｐ形ベース領域２、ｐ形半導体領域３、ｎ形半導体領域４、ｎ＋形ソース領域５、ｐ＋形コンタクト領域６、及びｎ＋形ドレイン領域７は、半導体材料を含む。半導体材料として、炭化シリコン、シリコン、窒化ガリウム、又はガリウムヒ素を用いることができる。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート絶縁層１１は、電気的な絶縁材料を含む。例えば、ゲート絶縁層１１は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。ゲート電極１０は、ポリシリコンなどの導電材料を含む。ゲート電極１０には、ｎ形又はｐ形の不純物が添加されても良い。ドレイン電極２１及びソース電極２２は、チタン、タングステン、又はアルミニウムなどの金属を含む。
図３～図５は、実施形態に係る半導体装置の製造工程を示す断面図である。
図３～図５を参照して、実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層７ｘを含む半導体基板を用意する。ｎ＋形半導体層７ｘの上に、エピタキシャル成長により、ｎ－形半導体層１ｘを形成する。図３（ａ）に示すように、イオン注入により、ｎ－形半導体層１ｘの上部に、ｐ形半導体領域２ｘ及びｐ形半導体領域３ｘを形成する。ｐ形半導体領域２ｘ及びｐ形半導体領域３ｘは、ｎ－形半導体層１ｘの上面から離れた位置に形成される。ｐ形半導体領域３ｘは、ｎ－形半導体層１ｘとｐ形半導体領域２ｘとの間に位置する。ｐ形半導体領域２ｘのｐ形不純物濃度は、ｐ形半導体領域３ｘのｐ形不純物濃度よりも高い。
ｐ形半導体領域２ｘの上に、ｎ形不純物濃度及びｐ形不純物濃度を順次イオン注入し、ｎ＋形半導体領域５ｘ及びｐ＋形半導体領域６ｘを形成する。図３（ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）により、ｎ＋形半導体領域５ｘを貫通するトレンチＴを形成する。トレンチＴは、ｎ－形半導体層１ｘには達していない。
図４（ａ）に示すように、トレンチＴの内面にｎ形不純物濃度をイオン注入する。ｐ形半導体領域３ｘの一部の導電形がｐ形からｎ形に変化し、トレンチＴの内面に沿ってｎ形半導体領域４ｘが形成される。ｐ形半導体領域２ｘは、ｐ形半導体領域３ｘに比べてより高いｐ形不純物濃度を有する。このため、ｎ形半導体領域４ｘを形成するためのイオン注入では、ｐ形半導体領域２ｘの導電形は変化しない。このイオン注入により、ｐ形半導体領域２ｘのトレンチＴに隣接する部分のｐ形不純物濃度が、ｐ形半導体領域２ｘのトレンチＴから離れた部分のｐ形不純物濃度よりも低くなる。
熱酸化により、トレンチＴの内面及び各半導体領域の上面に沿って絶縁層１１ｘを形成する。絶縁層１１ｘの上に、化学気相堆積（ＣＶＤ）により、トレンチＴを埋め込む導電層を形成する。Chemical Dry Etching（ＣＤＥ）により、導電層１０ｘの上面を後退させる。これにより、図４（ｂ）に示すように、トレンチＴの内部に導電層１０ｘが形成される。
導電層１０ｘを覆う絶縁層１１ｙを形成する。ＲＩＥにより、絶縁層１１ｘの一部及び絶縁層１１ｙの一部を除去し、ｎ＋形半導体領域５ｘ及びｐ＋形半導体領域６ｘを露出させる。図５（ａ）に示すように、絶縁層１１ｙの上に金属層２２ｘを形成する。
ｎ＋形半導体層７ｘが所定の厚さになるまで、ｎ＋形半導体層７ｘの下面を研削する。図５（ｂ）に示すように、ｎ＋形半導体層７ｘの下に金属層２１ｘを形成する。以上の工程により、図１に示す半導体装置１００が製造される。
図５（ｂ）に示すｎ－形半導体層１ｘは、図１に示す半導体領域１の第１領域１ａに対応する。ｐ形半導体領域２ｘは、ｐ形ベース領域２に対応する。ｐ形半導体領域３ｘは、ｐ形半導体領域３に対応する。ｎ形半導体領域４ｘは、ｎ形半導体領域４に対応する。ｎ＋形半導体領域５ｘは、ｎ＋形ソース領域５に対応する。ｐ＋形半導体領域６ｘは、ｐ＋形コンタクト領域６に対応する。ｎ＋形半導体層７ｘは、ｎ＋形ドレイン領域７に対応する。導電層１０ｘは、ゲート電極１０に対応する。絶縁層１１ｘ及び１１ｙは、ゲート絶縁層１１に対応する。金属層２１ｘは、ドレイン電極２１に対応する。金属層２２ｘは、ソース電極２２に対応する。
実施形態の利点を説明する。
半導体装置１００が外部の回路と接続される場合、半導体装置１００には、負荷が直列に接続される。半導体装置１００がオン状態のとき、負荷で電圧降下が生じることで、半導体装置１００に印加される電圧を低減できる。負荷で短絡が発生すると、半導体装置１００に高い電圧が印加される。高電圧が印加されてから半導体装置１００が破壊されるまでの時間は、長いことが望ましい。すなわち、短絡耐量が高いことが望ましい。
半導体装置１００では、半導体領域１とｐ形ベース領域２との間にｐ形半導体領域３が設けられている。そして、ｐ形半導体領域３とゲート電極１０との間に、ｎ形半導体領域４が設けられている。半導体装置１００がオン状態のとき、電流はｎ形半導体領域４を流れる。負荷が短絡し、半導体装置１００に高電圧が印加されると、ｐ形半導体領域３とｎ形半導体領域４とのｐｎ接合からｎ形半導体領域４に向けて空乏層が広がる。これにより、電流の経路が狭窄される。半導体装置１００を流れる電流が減少し、温度の上昇が抑制される。
特に、半導体装置１００では、ｐ形半導体領域３の下部の幅Ｗ２が上部の幅Ｗ１よりも長く、ｎ形半導体領域４がゲート絶縁層１１に沿って薄く形成されている。このため、負荷の短絡時に、電流経路が狭窄され易く、短絡耐量を向上できる。また、ｎ形半導体領域４のｎ形不純物濃度は、第１領域１ａのｎ形不純物濃度よりも高い。このため、ｎ形半導体領域４の厚さが小さい場合でも、ｎ形半導体領域４における電気抵抗を低減し、半導体装置１００のオン抵抗の増加を抑制できる。実施形態によれば、半導体装置１００のオン抵抗の増加を抑制しつつ、半導体装置１００の短絡耐量を向上できる。
また、図４（ａ）に示すように、トレンチＴを通したイオン注入により、ｎ形半導体領域４をトレンチＴに対して自己整合的に形成できる。ゲート電極１０同士の間隔が短くなり、半導体装置１００の構造が微細化した場合でも、ｐ形半導体領域３の幅、ｎ形半導体領域４の厚さ、ｐ形半導体領域３とｎ形半導体領域４との位置関係などのばらつきを小さくできる。実施形態によれば、半導体装置１００の構造を微細化した場合でも、短絡耐量の変動を小さくでき、半導体装置１００の信頼性を向上できる。
好ましくは、ｐ形ベース領域２は、ｐ形不純物濃度が互いに異なる第１部分２ａ及び第２部分２ｂを含む。第２部分２ｂは、ゲート絶縁層１１と第１部分２ａとの間に位置する。第２部分２ｂのｐ形不純物濃度が第１部分２ａのｐ形不純物濃度よりも低いことで、チャネルにおける電気抵抗を低減できる。第１部分２ａのｐ形不純物濃度が第２部分２ｂのｐ形不純物濃度よりも高いことで、半導体装置１００をオン状態にするための閾値電圧の低下を抑制できる。例えば、閾値電圧の低下による、半導体装置１００の誤動作を抑制できる。
また、ｐ形半導体領域３のｐ形不純物濃度は、ｐ形ベース領域２の第１部分２ａのｐ形不純物濃度よりも低いことが好ましい。半導体装置１００は、第１領域１ａとｐ形半導体領域３とからなるボディダイオードを含む。ｐ形半導体領域３のｐ形不純物濃度がｐ形ベース領域２の第１部分２ａのｐ形不純物濃度よりも低いと、第１領域１ａとｐ形半導体領域３とのｐｎ接合近傍における不純物濃度の変化を抑えることができる。例えば、スイッチング時に半導体装置１００のボディダイオードが動作した場合、ボディダイオードの容量変化が緩やかになり、ノイズを低減できる。すなわち、ボディダイオードの動作をより安定化させることができる。
（第１変形例）
図６は、実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図６に示す半導体装置１１０は、半導体装置１００と比べた場合に、異なるｎ＋形ソース領域５の構造を有する。図６に示すように、ｎ＋形ソース領域５は、第３部分５ｃ及び第４部分５ｄを含む。第３部分５ｃは、Ｘ方向においてゲート絶縁層１１から離れ、第１部分２ａの上に位置する。第４部分５ｄは、ゲート絶縁層１１と第３部分５ｃとの間に設けられ、ｎ形半導体領域４及び第２部分２ｂの上に位置する。第４部分５ｄは、ゲート絶縁層１１に接する。第４部分５ｄのｎ形不純物濃度は、第３部分５ｃのｎ形不純物濃度よりも高い。
ｎ＋形ソース領域５は、第５部分５ｅをさらに含んでも良い。第３部分５ｃ及び第４部分５ｄは、Ｘ方向において、ゲート絶縁層１１と第５部分５ｅとの間に位置する。第５部分５ｅは、ソース電極２２に接する。第５部分５ｅのｎ形不純物濃度は、第３部分５ｃのｎ形不純物濃度よりも高く、第４部分５ｄのｎ形不純物濃度よりも高い。図示したように、第５部分５ｅのＺ方向における長さは、第３部分５ｃ及び第４部分５ｄのそれぞれのＺ方向における長さより短くても良い。
第３部分５ｃのｎ形不純物濃度が、第４部分５ｄ及び第５部分５ｅのそれぞれのｎ形不純物濃度よりも低い場合、第３部分５ｃの電気抵抗は、第４部分５ｄ及び第５部分５ｅのそれぞれの電気抵抗よりも高い。第３部分５ｃの電気抵抗を高めることで、ｎ＋形ソース領域５の全体のｎ形不純物濃度を低減する場合に比べて、オン抵抗の増大を抑制しつつ、短絡時にｎ＋形ソース領域５を流れる電流を抑制できる。
また、ｎ＋形ソース領域５が第５部分５ｅを含むことで、ｎ＋形ソース領域５とソース電極２２との間の電気抵抗を低減できる。これにより、半導体装置１１０のオン抵抗をさらに低減できる。
（第２変形例）
図７は、実施形態の第２変形例に係る半導体装置の一部を示す斜視断面図である。
図７に示す半導体装置１２０は、半導体装置１００と比べた場合に、異なる半導体領域１の構造を有する。図７に示すように、半導体領域１は、第２導電形の第２領域１ｂを含む。第１領域１ａと第２領域１ｂは、Ｘ方向において交互に設けられる。各第１領域１ａ及び各第２領域１ｂは、Ｙ方向に延びている。
ｎ形半導体領域４の一部は、第１領域１ａの上に位置し、第１領域１ａに接する。ｐ形半導体領域３は、第２領域１ｂの上に位置し、第２領域１ｂに接する。ｐ形半導体領域３のｐ形不純物濃度は、第２領域１ｂのｐ形不純物濃度よりも高い。例えば、第２領域１ｂの幅は、第１領域１ａの幅よりも広く、ｐ形半導体領域３の上部の幅よりも広い。
半導体装置１２０に高電圧が印加されたとき、ｐ形半導体領域３とｎ形半導体領域４とのｐｎ接合だけでなく、第１領域１ａと第２領域１ｂとのｐｎ接合からも空乏層が広がる。ｎ形半導体領域４における電流経路だけでなく、第１領域１ａにおける電流経路も狭窄される。第２変形例によれば、半導体装置１００に比べて、半導体装置１２０の短絡耐量をさらに向上させることができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：半導体領域、 １ａ：第１領域、 １ｂ：第２領域、 １ｘ：ｎ－形半導体層、 ２：ｐ形ベース領域、 ２ａ：第１部分、 ２ｂ：第２部分、 ２ｘ，３，３ｘ：ｐ形半導体領域、 ４，４ｘ：ｎ半導体領域、 ５：ｎ＋形ソース領域、 ５ｃ：第３部分、 ５ｄ：第４部分、 ５ｅ：第５部分、 ５ｘ：ｎ＋形半導体領域、 ６：ｐ＋形コンタクト領域、 ６ｘ：ｐ＋形半導体領域、 ７：ｎ＋形ドレイン領域、 ７ｘ：ｎ＋形半導体層、 １０：ゲート電極、 １０ｘ：導電層、 １１：ゲート絶縁層、 １１ｘ，１１ｘ：絶縁層、 ２１：ドレイン電極、 ２１ｘ：金属層、 ２２：ソース電極、 ２２ｘ：金属層、 １００～１２０：半導体装置、 Ｔ：トレンチ

Claims (9)

  1. 第１電極と、
    前記第１電極の上に設けられ、第１導電形の第１領域を含む第１半導体領域と、
    前記第１半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記ゲート絶縁層を介して前記ゲート電極と対面する第２導電形の第２半導体領域と、
    前記第１方向において前記第１半導体領域と前記第２半導体領域との間に設けられ、下部の前記第２方向における長さが上部の前記第２方向における長さよりも長い第２導電形の第３半導体領域と、
    前記第３半導体領域と前記ゲート電極との間に設けられ、前記第１領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第２半導体領域及び前記第５半導体領域の上に設けられた第２電極と、
    を備えた半導体装置。
  2. 前記第２半導体領域は、
    前記第２方向において前記ゲート絶縁層から離れた第１部分と、
    前記ゲート絶縁層と前記第１部分との間に設けられ、前記第４半導体領域の上に位置する第２部分と、
    を含み、
    前記第２部分の第２導電形の不純物濃度は、前記第１部分の第２導電形の不純物濃度よりも低い、請求項１記載の半導体装置。
  3. 前記第２部分の第２導電形の不純物濃度は、前記第３半導体領域の第２導電形の不純物濃度よりも低い、請求項２記載の半導体装置。
  4. 前記第３半導体領域は、
    前記第２方向において前記ゲート絶縁層から離れた第３部分と、
    前記ゲート絶縁層と前記第３部分との間に設けられ、前記第４半導体領域の上に位置する第４部分と、
    を含み、
    前記第４部分の第１導電形の不純物濃度は、前記第３部分の第１導電形の不純物濃度よりも高い、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体領域は、第５部分をさらに含み、
    前記第３部分及び前記第４部分は、前記第２方向において前記ゲート絶縁層と前記第５部分との間に位置し、
    前記第５部分の第１導電形の不純物濃度は、前記第３部分の第１導電形の不純物濃度よりも高い、請求項４記載の半導体装置。
  6. 前記第１半導体領域は、第２導電形の第２領域をさらに含み、
    前記第２方向において、前記第１領域と前記第２領域が交互に設けられた、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第３半導体領域は、複数の前記第２領域の１つと接し、
    前記第４半導体領域は、複数の前記第１領域の１つと接する、請求項６記載の半導体装置。
  8. 前記第３半導体領域の下端は、前記ゲート電極の下端よりも下方に位置する、請求項１～７のいずれか１つに記載の半導体装置。
  9. 前記第３半導体領域の一部は、前記ゲート絶縁層の下に位置する、請求項１～８のいずれか１つに記載の半導体装置。


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