WO2019181962A1 - 半導体装置およびその製造方法 - Google Patents

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康裕 海老原
竹内　有一
秀史 高谷
渡辺　行彦
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株式会社デンソー
トヨタ自動車株式会社
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    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present disclosure relates to a semiconductor device and a manufacturing method thereof, and is particularly suitable when applied to a semiconductor element using a wide band gap semiconductor such as silicon carbide (hereinafter referred to as SiC) and a manufacturing method thereof.
  • SiC silicon carbide
  • a reduction in on-resistance value is necessary to reduce switching loss, but the current value that flows through the semiconductor element when a high drain voltage is applied when the load is short-circuited is the on-resistance value of the semiconductor element. Increases in inverse proportion to That is, the smaller the on-resistance value, the larger the saturation current value when the load is short-circuited. As a result, the semiconductor element is easily damaged by self-heating, so that the tolerance of the SiC semiconductor device when the load is short-circuited is lowered. For this reason, there is a trade-off relationship between reducing the on-resistance value and improving the withstand capability of the SiC semiconductor device when the load is short-circuited. However, the trade-off relationship is improved, that is, the low on-resistance value and the low saturation current are compatible. Is desired.
  • Patent Document 1 in order to achieve both a low on-resistance value and a low saturation current, the impurity concentration in the vicinity of the channel in the p-type base region is different from the impurity concentration in the JFET portion.
  • the impurity concentration of the p-type base region is graded in the depth direction so that the impurity concentration is low in the vicinity of the channel and increases as it goes downward. According to such a configuration, since the impurity concentration of the p-type base region is lowered in the vicinity of the channel, a low on-resistance can be realized.
  • the JFET portion in the p-type base region can be pinched off, and a low saturation current can be realized. Therefore, it is possible to achieve both a low on-resistance value and a low saturation current.
  • the impurity concentration of the JFET portion in the p-type base region is increased or the adjacent p-type base region in the JFET portion so as to obtain a high withstand amount as a lower saturation current. Narrowing the interval increases the JFET resistance. For this reason, it becomes impossible to achieve both a low on-resistance value and a low saturation current.
  • the larger the p-type layer portion in the JFET portion is advantageous in that the feedback capacitance is reduced because the region of the gate insulating film with respect to the drain surface is effectively reduced.
  • the JFET resistance is increased. There is a problem of doing.
  • An object of the present disclosure is to provide a semiconductor device capable of achieving both a low on-resistance value and a low saturation current, and a manufacturing method thereof.
  • An SiC semiconductor device includes a first or second conductivity type substrate made of a semiconductor, and a first conductivity type semiconductor formed on the substrate and having a lower impurity concentration than the substrate.
  • a first conductivity type layer comprising: a second conductivity type region made of a second conductivity type semiconductor formed on the first conductivity type layer; and a second conductivity type region formed on the first conductivity type layer. Formed between the first conductivity type layer and the JFET portion which is arranged between the second conductivity type region and at least a linear portion when viewed from the normal direction of the substrate.
  • the JFET portion allows a current to flow while suppressing the amount of expansion of the depletion layer extending from the second conductivity type region when the normal operation voltage is applied as the drain voltage, and as the drain voltage during the normal operation.
  • the depletion layer pinches off, the width of the linear portion of the JFET portion is W, the first conductivity type impurity concentration is Nd, and the JFET of the second conductivity type region is JFET.
  • the second conductivity type impurity concentration of the portion sandwiching the portion is Na, the elementary charge is q, and the dielectric constant of the semiconductor is ⁇ , 90 [V]> (q ⁇ Nd ⁇ (Na + Nd) ⁇ W 2 ) / 2 ⁇ Na is satisfied.
  • the extension of the depletion layer into the JFET portion can be suppressed during normal operation, and the current path can be prevented from becoming narrow, so that a low on-resistance can be achieved. Furthermore, since the JFET part is pinched off when the voltage becomes slightly higher than the drain voltage during normal operation, it is possible to maintain a low saturation current and improve the tolerance of the semiconductor device due to a load short circuit or the like. It becomes. Therefore, it is possible to provide a semiconductor device that can achieve both a low on-resistance value and a low saturation current.
  • Reference numerals in parentheses attached to each component and the like indicate an example of a correspondence relationship between the component and the like and specific components described in the embodiments described later.
  • FIG. 4 is a Vd-Id characteristic diagram for the structure of the first embodiment and the comparative structure.
  • FIG. 6 is a diagram showing a result of comparing Vd-Cgd characteristics, which are characteristics of a gate-drain capacitance Cgd with respect to a drain voltage Vd, for the structure of the first embodiment and the conventional structure.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the SiC semiconductor device shown in FIG. 1.
  • FIG. 5B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5A.
  • FIG. 5B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5B.
  • FIG. 5D is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5C.
  • FIG. 5D is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5D.
  • FIG. 5E is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5E.
  • FIG. 5F is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5F.
  • FIG. 5G is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5G.
  • FIG. 5G is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5G.
  • FIG. 5H is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5H.
  • FIG. 5F is a cross sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 5I; It is sectional drawing of the SiC semiconductor device concerning 2nd Embodiment. It is sectional drawing of the SiC semiconductor device demonstrated in the modification of 1st, 2nd embodiment. It is sectional drawing of the SiC semiconductor device demonstrated in the modification of 1st, 2nd embodiment. It is sectional drawing of the SiC semiconductor device concerning 3rd Embodiment. It is sectional drawing of the SiC semiconductor device concerning 4th Embodiment. It is an upper surface layout figure of the SiC semiconductor device concerning a 5th embodiment.
  • FIG. 13B is a cross-sectional view showing a method for manufacturing the SiC semiconductor device following FIG. 13A.
  • FIG. 13B is a cross-sectional view showing a method for manufacturing the SiC semiconductor device following FIG. 13B.
  • FIG. 14B is a cross-sectional view showing a method for manufacturing the SiC semiconductor device following FIG. 14A.
  • FIG. 14B is a cross-sectional view showing a method for manufacturing the SiC semiconductor device following FIG. 14B. It is the time chart which showed the growth profile of the n-type impurity layer which comprises the JFET part demonstrated as an example by 9th Embodiment. It is the figure which showed the relationship between the depth of a JFET part, and n-type impurity concentration. It is the time chart which showed the growth profile of the n-type impurity layer which comprises the JFET part demonstrated as a preferable example by 9th Embodiment. It is sectional drawing which showed the manufacturing process of the SiC semiconductor device at the time of forming the narrow trench demonstrated in 10th Embodiment. FIG.
  • FIG. 18B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 18A.
  • FIG. 18B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 18B.
  • FIG. 18D is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 18C.
  • FIG. 18D is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 18D.
  • FIG. 18E is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 18E.
  • FIG. 18F is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 18F.
  • FIG. 19B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19A.
  • FIG. 19B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19B.
  • FIG. 20 is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19C.
  • FIG. 19D is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19D.
  • FIG. 20A is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19E.
  • FIG. 19E is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19E.
  • FIG. 20 is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19F.
  • FIG. 19B is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19G.
  • FIG. 19D is a cross-sectional view showing a manufacturing step of the SiC semiconductor device following FIG. 19H.
  • the SiC semiconductor device according to the present embodiment has a vertical MOSFET formed as a semiconductor element.
  • the vertical MOSFET is formed in the cell region of the SiC semiconductor device, and the SiC semiconductor device is configured by forming the outer peripheral breakdown voltage structure so as to surround the cell region. Only shown.
  • the horizontal direction in FIG. 1 is the width direction
  • the vertical direction is the thickness direction or depth direction.
  • an n + type substrate 1 made of SiC is used as a semiconductor substrate.
  • n ⁇ type low concentration layer 2 made of SiC is formed on the main surface of n + type substrate 1.
  • a JFET portion 2 a made of n-type SiC and a p-type deep layer 3 made of p-type SiC are formed on the n ⁇ type low concentration layer 2.
  • the n ⁇ type low concentration layer 2 corresponds to the first conductivity type layer, and is connected to the JFET portion 2a at a position away from the n + type substrate 1, that is, on the side opposite to the n + type substrate 1.
  • a p-type deep layer 3 made of SiC is formed on both sides of the JFET portion 2a.
  • the JFET portion 2a is formed in a strip shape extending along the longitudinal direction of a trench gate structure, which will be described later, that is, a linear shape, and the periphery of the JFET portion 2a is a p-type deep layer 3 so that the p-type deep layer 3 Is also strip-shaped.
  • the n + type substrate 1 has a (0001) Si surface on the surface, for example, an n type impurity concentration of 5.9 ⁇ 10 18 / cm 3 and a thickness of 100 ⁇ m.
  • the n ⁇ type low concentration layer 2 has an n type impurity concentration of 6.0 ⁇ 10 15 to 2.0 ⁇ 10 16 / cm 3 , for example, 1.0 ⁇ 10 16 / cm 3 here. .
  • the n ⁇ type low concentration layer 2 has a thickness of 6 to 13 ⁇ m, for example, and is 8.0 ⁇ m here.
  • the n-type impurity concentration is set to 3.0 ⁇ 10 17 to 3.0 ⁇ 10 18 / cm 3 , here 1.3 to 1.4 ⁇ 10 18 / cm 3 . .
  • the JFET portion 2a has a width of 0.3 ⁇ m or less, for example, and is 0.1 ⁇ m here.
  • the p-type deep layer 3 has, for example, a p-type impurity concentration of 5.0 ⁇ 17 to 2.0 ⁇ 10 18 / cm 3 , for example, 1.1 to 1.2 ⁇ 10 18 / cm 3. Yes.
  • the p-type deep layer 3 has a thickness of, for example, 1.0 ⁇ m.
  • an n-type current distribution layer 4 made of SiC connected to the JFET portion 2a and wider than the JFET portion 2a is formed on the JFET portion 2a and the p-type deep layer 3. Further, on the p-type deep layer 3, a p-type coupling layer 5 made of SiC having a width narrower than that of the p-type deep layer 3 is formed.
  • the n-type current distribution layer 4 is a layer that allows a current flowing through the channel region to diffuse in the width direction, as will be described later.
  • the n-type current distribution layer 4 has a higher concentration than that of the JFET portion 2a.
  • the n-type impurity concentration is 3 ⁇ 10 17 / cm 3 and the thickness is 0.6 ⁇ m.
  • the p-type coupling layer 5 may have the same concentration as the p-type deep layer 3, but in this embodiment, the p-type deep layer 3 has a higher concentration.
  • the p-type coupling layer 5 has a p-type impurity concentration of 3 ⁇ 10 17 / cm 3 and a thickness of 0.6 ⁇ m.
  • n ⁇ type low concentration layer 2 the JFET portion 2 a, and the n type current spreading layer 4 are described as separate structures. However, each of these n type layers functions as a drift layer. It becomes.
  • a p-type base region 6 made of SiC is formed on the n-type current spreading layer 4 and the p-type coupling layer 5, and the p-type base region 6, the p-type deep layer 3, and the like are interposed via the p-type coupling layer 5.
  • An n + type source region 7 and a p + type contact region 8 made of SiC are formed on the p type base region 6.
  • the n + type source region 7 is formed on a portion of the p type base region 6 corresponding to the n type current spreading layer 4, and the p + type contact region 8 is a p type of the p type base region 6. It is formed on a portion corresponding to the coupling layer 5.
  • the p-type base region 6 is electrically connected to a source electrode 13 described later through the p + -type contact region 8.
  • the p-type base region 6 is thinner than the p-type deep layer 3 and has a lower p-type impurity concentration.
  • the p-type impurity concentration is 3 ⁇ 10 17 / cm 3 and the thickness is 0. .3 ⁇ m.
  • the n + -type source region 7 has an n-type impurity concentration higher than that of the n-type current distribution layer 4, and the p + -type contact region 8 has a p-type impurity concentration higher than that of the p-type base region 6. High concentration.
  • the width is 0.8 ⁇ m and the depth is p-type base region 6 and the n + -type source region so as to pass through p-type base region 6 and n + -type source region 7 and reach n-type current spreading layer 4.
  • the gate trench 9 is formed 0.2 to 0.4 ⁇ m deeper than the total film thickness 7.
  • the p-type base region 6 and the n + -type source region 7 are arranged so as to be in contact with the side surface of the gate trench 9.
  • the gate trench 9 is formed in a line-shaped layout in which the horizontal direction in FIG. 1 is the width direction, the normal direction to the longitudinal direction is the longitudinal direction, and the vertical direction is the depth direction.
  • the width of the gate trench 9 is arbitrary, but it is preferable to make the width of the JFET portion 2a smaller than the width of the gate trench 9.
  • a plurality of gate trenches 9 are arranged at equal intervals in the left-right direction on the page, and are arranged so as to be sandwiched between the p-type deep layers 3, respectively. It is made into a shape.
  • the pitch of the gate trenches 9, that is, the arrangement interval of the adjacent gate trenches 9 is set to a cell pitch that is a pitch of one cell of the vertical MOSFET.
  • the half cell pitch which is half the cell pitch, is 1.55 ⁇ m.
  • the width of the gate trench 9 is arbitrary, but here it is smaller than the half cell pitch.
  • a portion of the p-type base region 6 positioned on the side surface of the gate trench 9 is used as a channel region that connects the n + -type source region 7 and the n-type current spreading layer 4 when the vertical MOSFET is operated.
  • a gate insulating film 10 is formed on the inner wall surface of the gate trench 9 including the region.
  • a gate electrode 11 made of doped Poly-Si is formed on the surface of the gate insulating film 10, and the gate trench 9 is completely filled with the gate insulating film 10 and the gate electrode 11.
  • a source electrode 13 and the like are formed on the surface of the n + type source region 7 and the p + type contact region 8 and the surface of the gate electrode 11 with an interlayer insulating film 12 interposed therebetween.
  • the source electrode 13 is composed of a plurality of metals, such as Ni / Al. Of the plurality of metals, at least the n-type SiC, specifically, the n + -type source region 7 or the portion in contact with the gate electrode 11 in the case of n-type doping is made of a metal capable of ohmic contact with the n-type SiC. Yes.
  • the p + -type contact region 8 is made of a metal that can make ohmic contact with the p-type SiC.
  • the source electrode 13 is electrically insulated by being formed on the interlayer insulating film 12. The source electrode 13 is in electrical contact with the n + type source region 7 and the p + type contact region 8 through a contact hole formed in the interlayer insulating film 12.
  • n + -type substrate 1 On the back side of the n + -type substrate 1 n + -type substrate 1 and electrically connected to the drain electrode 14 are formed.
  • an n-channel type inverted MOSFET having a trench gate structure is formed.
  • a cell region is configured by arranging a plurality of such vertical MOSFETs.
  • An SiC semiconductor device is configured by forming an outer peripheral breakdown voltage structure such as a guard ring (not shown) so as to surround a cell region where such a vertical MOSFET is formed.
  • the SiC semiconductor device having the vertical MOSFET configured as described above has a gate voltage Vg of 20 V, for example, with respect to the gate electrode 11 in a state where the source voltage Vs is 0 V and the drain voltage Vd is 1 to 1.5 V, for example. It is operated by applying it. That is, when the gate voltage is applied, the vertical MOSFET performs an operation in which a channel region is formed in the p-type base region 6 in contact with the gate trench 9 and a current flows between the drain and the source.
  • the JFET portion 2a since the JFET portion 2a has a narrow structure sandwiched between the p-type deep layers 3 projecting from both sides while increasing the concentration of the JFET portion 2a, the JFET portion 2a functions as a depletion layer adjusting layer. Will be performed.
  • the drain voltage Vd is a voltage applied during normal operation such as 1 to 1.5 [V], for example, the p-type deep layer 3 side
  • the depletion layer extending from the JFET portion 2a extends only a width smaller than the width of the JFET portion 2a. That is, the JFET portion 2a functions as a layer that stops the growth of the depletion layer. For this reason, since the extension of the depletion layer into the JFET portion 2a can be suppressed and the current path can be suppressed from being narrowed, a low on-resistance can be achieved.
  • the on-resistance can be further reduced by the JFET portion 2a functioning as a current path. Become.
  • the depletion layer extending from the p-type deep layer 3 side to the JFET portion 2a extends beyond the width of the JFET portion 2a. Then, the JFET portion 2a is immediately pinched off prior to the n-type current spreading layer 4. At this time, the relationship between the drain voltage Vd and the width of the depletion layer is determined based on the width of the JFET portion 2a and the impurity concentration of the JFET portion 2a and the p-type deep layer 3.
  • the width of the JFET portion 2a and the impurity concentration of the JFET portion 2a and the p-type deep layer 3 are set so that the JFET portion 2a is pinched off when the drain voltage Vd becomes slightly higher than that during normal operation. To do.
  • the JFET portion 2a can be pinched off even with a low drain voltage Vd.
  • the JFET portion 2a is immediately pinched off, so that a low saturation current can be maintained, and a SiC due to a load short circuit or the like can be maintained. It becomes possible to improve the tolerance of the semiconductor device.
  • the p-type deep layer 3 is projected to the center line side of the gate electrode 11 with respect to the p-type base region 6 so that the width of the JFET portion 2a is narrowed. For this reason, even if the drain voltage Vd becomes a high voltage, the extension of the depletion layer extending from below to the n ⁇ -type low concentration layer 2 is suppressed by the p-type deep layer 3 and extends to the trench gate structure. Can be prevented. Therefore, the electric field applied to the gate insulating film 10 can be reduced, and a highly reliable element can be obtained.
  • the extension of the depletion layer to the trench gate structure can be prevented in this way, the n type impurity concentration of the n ⁇ type low concentration layer 2 and the JFET portion 2a can be made relatively high, and the on-resistance can be further reduced. It becomes possible.
  • the SiC semiconductor device of the present embodiment is a normally-off type semiconductor element in which no current flows between the drain and the source because the channel region is not formed when the gate voltage Vg is not applied.
  • the JFET portion 2a is normally on since it does not pinch off unless the drain voltage Vd is higher than the voltage during normal operation even when the gate voltage Vg is not applied.
  • the Vd-Id characteristic which is the characteristic of the drain current Id with respect to the drain voltage Vd
  • the p-type coupling layer 5 is formed to the same depth as the p-type deep layer 3 without including the p-type deep layer 3, and the n-type impurity concentration of the JFET portion 2a is made lower than that of the present embodiment.
  • FIG. 3 shows a comparison result by the simulation and shows characteristics when the gate voltage is 20 [V], the source voltage Vs is 0 [V], and the drain voltage Vd is changed.
  • the drain current Id when the drain voltage Vd is high that is, the saturation current value is large.
  • the saturation current value does not become very large even when the drain voltage Vd increases.
  • the on-resistance was as low as 3.3 [m ⁇ cm 2 ].
  • the drain current Id can be reduced even when the drain voltage Vd becomes high. For this reason, a low saturation current can be realized.
  • FIG. 4 shows the result of comparing the Vd-Cgd characteristics, which are the characteristics of the gate-drain capacitance Cgd, with respect to the drain voltage Vd for the structure of this embodiment and the conventional structure.
  • the gate-drain capacitance Cgd was about 30 [pF] in the conventional structure, but the structure of this embodiment has reduced it to 30 [fF] and 4 digits. . Therefore, with the structure of this embodiment, the gate-drain capacitance Cgd can be reduced, and the switching speed can be improved.
  • SiC semiconductor device that can achieve both a low on-resistance value and a low saturation current. Furthermore, it can be set as the SiC semiconductor device which can aim at the improvement of switching speed.
  • n-type impurity concentrations and dimensions such as the JFET portion 2a and the p-type deep layer 3 have been shown, these are merely examples.
  • the impurity concentration and dimensions are set so as to satisfy a desired pinch-off condition.
  • the impurity concentrations and dimensions of the JFET portion 2a and the p-type deep layer 3 are set to conditions under which the JFET portion 2a is pinched off before the vertical MOSFET. That is, assuming that the width of the JFET portion 2a is W, the n-type impurity concentration is Nd, the p-type impurity concentration of the p-type deep layer 3 is Na, the elementary charge is q, and the dielectric constant of SiC is ⁇ , is there.
  • Equation 1 90 [V]> (q ⁇ Nd ⁇ (Na + Nd) ⁇ W 2 ) / 2 ⁇ Na
  • This formula is set as a condition that can achieve both low on-resistance and low saturation current.
  • the upper limit value indicates a voltage value set as a pinch-off condition, and defines a drain voltage that allows the JFET portion 2a to pinch off reliably even when considering the process activation rate and ionization rate.
  • n + type substrate 1 is prepared as a semiconductor substrate. Then, after forming n ⁇ type low concentration layer 2 made of SiC on the main surface of n + type substrate 1 by epitaxial growth, p type deep layer 3 made of SiC is further formed. The p-type deep layer 3, n - is formed by epitaxial growth on the type low concentration layer 2 above - -type low concentration layer of the second p-type impurity into the surface portion of ion implantation and n.
  • Step shown in FIG. 5B A mask (not shown) having an opening corresponding to the JFET portion 2a is formed on the p-type deep layer 3, and the p-type deep layer 3 is removed using the mask to form a trench 3a. The bottom of the trench 3a The n ⁇ type low concentration layer 2 is exposed in FIG.
  • Step shown in FIG. 5C By selectively embedding and epitaxially growing the p-type deep layer 3 in a state where the surface other than the trench 3a is covered with a mask, the JFET portion 2a is formed. As a result, the JFET portion 2a is formed so as to fill the trench 3a. Thereafter, a mask (not shown) is removed. Further, as necessary, the surfaces of the p-type deep layer 3, the high-concentration n-type layer 20, and the JFET portion 2a are planarized.
  • n-type current distribution layer 4 is epitaxially grown on the surfaces of the p-type deep layer 3 and the JFET portion 2a.
  • a p-type coupling layer 5 is formed by ion-implanting and activating p-type impurities at a position away from the JFET portion 2a in the n-type current spreading layer 4.
  • a p-type base region 6 and an n + -type source region 7 are epitaxially grown on the n-type current spreading layer 4 and the p-type coupling layer 5.
  • a p + type contact region 8 is formed by ion implantation of a p type impurity into a part of the n + type source region 7.
  • Step shown in FIG. 5H After forming a mask (not shown) on the n + -type source region 7 and the like, a region where the gate trench 9 is to be formed in the mask is opened. Then, by performing anisotropic etching such as RIE (Reactive Ion Etching) using the mask, the gate trench 9 is formed.
  • anisotropic etching such as RIE (Reactive Ion Etching)
  • the gate insulating film 10 covers the inner wall surface of the gate trench 9 and the surface of the n + -type source region 7. Then, after depositing Poly-Si doped with p-type impurities or n-type impurities, this is etched back to leave the Poly-Si at least in the gate trench 9 to form the gate electrode 11.
  • An interlayer insulating film 12 made of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 11 and the gate insulating film 10. Further, after forming a mask (not shown) on the surface of the interlayer insulating film 12, a portion of the mask located between the gate electrodes 11, that is, a portion corresponding to the p + type contact region 8 and its vicinity are opened. Thereafter, the interlayer insulating film 12 is patterned using a mask to form a contact hole exposing the p + type contact region 8 and the n + type source region 7. And after forming the electrode material comprised by the laminated structure of a some metal, for example on the surface of the interlayer insulation film 12, the source electrode 13 is formed by patterning an electrode material.
  • a drain electrode 14 is formed on the back side of the n + type substrate 1. Thereby, the SiC semiconductor device according to the present embodiment is completed.
  • the SiC semiconductor device has a narrow structure in which the JFET portion 2a is sandwiched between the p-type deep layers 3 projecting from both sides while the JFET portion 2a is highly concentrated. For this reason, at the time of normal operation, the depletion layer can be prevented from extending into the JFET portion 2a and the current path can be prevented from being narrowed, so that a low on-resistance can be achieved.
  • the on-resistance can be further reduced by the JFET portion 2a functioning as a current path. Become.
  • the width of the JFET portion 2a and the impurity concentration of the JFET portion 2a and the p-type deep layer 3 are set so that the JFET portion 2a is pinched off when the voltage becomes slightly higher than the drain voltage Vd during normal operation. .
  • the JFET portion 2a can be pinched off even with a low drain voltage Vd.
  • the drain voltage Vd becomes higher than the voltage during normal operation
  • the JFET portion 2a is immediately pinched off, so that a low saturation current can be maintained, and a SiC due to a load short circuit or the like can be maintained. It becomes possible to improve the tolerance of the semiconductor device.
  • the high concentration n-type is provided at the boundary position between the JFET portion 2a and the p-type deep layer 3 and the n ⁇ -type low concentration layer 2 with respect to the SiC semiconductor device of the first embodiment.
  • the structure includes the layer 20.
  • the high concentration n-type layer 20 has a higher concentration than the n ⁇ type low concentration layer 2.
  • the high-concentration n-type layer 20 is configured with the same impurity concentration as that of the JFET portion 2a.
  • the impurity concentration may be different from that of the JFET portion 2a.
  • the thickness of the high concentration n-type layer 20 is set to 0.07 ⁇ m, for example.
  • the on-resistance can be reduced by the amount of the high-concentration n-type layer 20 provided.
  • the high-concentration n-type layer 20 is not provided, the spread of the depletion layer extending from the p-type deep layer 3 to the n ⁇ -type low-concentration layer 2 side is larger than when the high-concentration n-type layer 20 is provided. Therefore, the current path of the n ⁇ -type low concentration layer 2 in the vicinity of the JFET portion 2a may be narrowed.
  • the high-concentration n-type layer 20 as in the present embodiment, it is possible to prevent the current path of the n ⁇ -type low-concentration layer 2 from being narrowed in the vicinity of the JFET portion 2a, thereby further reducing the on-resistance. Is possible.
  • the manufacturing method of the SiC semiconductor device of the present embodiment is almost the same as that of the first embodiment. That is, after the formation of the n ⁇ -type low concentration layer 2 described in the first embodiment, the high concentration n-type layer 20 is formed by increasing the amount of introduction of a gas that becomes an n-type impurity, and thereafter FIG. By performing these steps, the SiC semiconductor device of the present embodiment can be manufactured.
  • the JFET portion 2a is located below the p-type deep layer 3, more specifically, in the n ⁇ -type low concentration layer 2. You may be comprised so that it may protrude.
  • the JFET portion 2a having a higher concentration than the n ⁇ -type low concentration layer 2 protrudes.
  • the on-resistance can be reduced.
  • the spread of the depletion layer extending from the p-type deep layer 3 to the n ⁇ -type low concentration layer 2 side is suppressed by the protruding portion of the JFET portion 2a. Therefore, the current path of the n ⁇ -type low concentration layer 2 can be suppressed from being narrowed in the vicinity of the JFET portion 2a, and a lower on-resistance can be achieved.
  • a third embodiment will be described.
  • a super junction structure is applied to the first and second embodiments, and the other aspects are the same as those in the first and second embodiments. Therefore, the present embodiment is different from the first and second embodiments. Only the part will be described.
  • the case where the super junction structure is applied to the vertical MOSFET having the structure of the first embodiment will be described.
  • the vertical MOSFET having the high-concentration n-type layer 20 as in the second embodiment Is also applicable.
  • a p-type column layer 40 extending toward the n ⁇ -type low concentration layer 2 is provided below the p-type deep layer 3.
  • p-type column layer 40 has a structure in contact with the n + -type substrate 1, may have a structure in which apart from the n + -type substrate 1.
  • a PN junction super junction structure in which the n ⁇ -type low concentration layer 2 is the n-type column layer is formed.
  • the same effect as that of the first embodiment can be obtained by configuring the JFET portion 2a and the p-type deep layer 3 as in the first embodiment.
  • the SiC semiconductor device having the structure of this embodiment can also be basically manufactured by the same manufacturing method as that of the first embodiment.
  • the p-type column layer 40 can be formed by forming a trench in the n ⁇ -type low-concentration layer 2, performing buried epitaxial growth, and further etching back to planarize the surface of the p-type column layer 40.
  • the SiC semiconductor device of this embodiment can be manufactured by the same method as in the first embodiment.
  • a contact trench 50 is formed on the opposite side of the trench gate structure with the n + type source region 7 interposed therebetween.
  • a p + type contact region 8 is formed in the surface layer portion of the p type base region 6 on the bottom surface of the contact trench 50.
  • Such a structure can be realized by forming the contact trench 50 by etching after forming the n + -type source region 7 and then performing ion implantation for forming the p + -type contact region 8.
  • the contact between the source electrode 13 and the p-type base region 6 may be achieved by the contact trench 50 formed by removing a part of the n + -type source region 7.
  • FIG. 1 A fifth embodiment will be described.
  • the top surface layout of the JFET portion 2a is changed with respect to the first to fourth embodiments, and the other aspects are the same as those of the first to fourth embodiments. Only the parts different from the form will be described. Although the case where the layout configuration is changed with respect to the vertical MOSFET having the structure of the first embodiment will be described here, the present invention can also be applied to the vertical MOSFETs having the structure of the second to fourth embodiments.
  • the JFET portion 2a is formed in a strip shape along the longitudinal direction of the trench gate structure.
  • the trench gate structure and the JFET portion 2a are laid out by laying out the JFET portion 2a so as to intersect, in this case, perpendicular to the longitudinal direction of the trench gate structure. Are arranged in a grid pattern.
  • the width of the JFET portion 2a indicates the width at each linear portion constituting the lattice shape.
  • the trench gate structure and the JFET portion 2a are not limited to the lattice layout, but may be other layouts.
  • the JFET portion 2a may be formed in a frame shape such as a quadrangle, and the JFET portions 2a may be arranged in a lattice shape.
  • the width of the JFET portion 2a indicates the width at the linear portion of the frame shape.
  • FIG. 10 A sixth embodiment will be described.
  • the present embodiment is different from the first to fifth embodiments in that a planar type vertical MOSFET is used instead of the trench gate type vertical MOSFET, and the rest is the same as in the first to fifth embodiments. Therefore, only the parts different from the first to fifth embodiments will be described.
  • a case where a planar structure is used for the vertical MOSFET having the structure of the second embodiment will be described.
  • the present invention can also be applied to vertical MOSFETs having the structures of the first and third to fifth embodiments. It is.
  • a structure including the JFET portion 2a having a high concentration can be applied to an SiC semiconductor device having a planar type vertical MOSFET as shown in FIG.
  • a high concentration n-type layer 20 and a p-type base region 6 are formed on the n ⁇ -type low concentration layer 2, and an n + -type source region 7 is formed on the surface layer portion of the p-type base region 6. It is said.
  • a JFET portion 2 a is formed so as to be sandwiched between the p-type base regions 6.
  • the surface side of the portion of the p-type base region 6 located between the n + -type source region 7 and the JFET portion 2a is defined as a channel region, and the gate electrode 11 is formed on the channel region via the gate insulating film 10. The structure is formed.
  • At least the JFET portion 2a between the p-type base regions 6 is formed with a width satisfying a predetermined pinch-off condition while having a high concentration, so that the same effect as in the second embodiment can be obtained. it can.
  • the high concentration n-type layer 20 is formed on the upper surface of the n ⁇ type low concentration layer 2. For this reason, the amount of extension of the depletion layer extending from the p-type base region 6 to the n ⁇ -type low concentration layer 2 side is also suppressed, and the on-resistance can be further reduced.
  • a seventh embodiment will be described.
  • the present embodiment is a modification of the method of forming the JFET portion 2a with respect to the first to sixth embodiments.
  • the other aspects are the same as those of the first to sixth embodiments. Only the parts different from the form will be described.
  • the case where the manufacturing method of this embodiment is applied to the vertical MOSFET having the structure of the first embodiment will be described.
  • the vertical MOSFET having the structure of each of the second to sixth embodiments. Is also applicable.
  • the JFET portion 2a is formed by another method.
  • an n ⁇ type low concentration layer 2 and a p type deep layer 3 are epitaxially grown on an n + type substrate 1.
  • a mask 30 in which a predetermined region, that is, a region where the JFET portion 2 a is to be formed is opened is formed on the p-type deep layer 3.
  • n-type impurities are ion-implanted from above the mask 30 and activation annealing is performed to form the JFET portion 2a.
  • FIGS. 5D to 5J the same steps as in FIGS. 5D to 5J are performed.
  • the SiC semiconductor device provided with the vertical MOSFET having the same structure as that of FIG. 1 can be manufactured.
  • the JFET portion 2a can be formed by ion implantation. Even if the SiC semiconductor device is manufactured by such a manufacturing method, the same effects as those of the first embodiment can be obtained.
  • the steps shown in FIGS. 5A to 5D described in the first embodiment are performed.
  • the p-type base region 6 and the n + -type source region 7 are formed on the n-type current spreading layer 4 without forming the p-type coupling layer 5, and the trench gate structure is further formed.
  • the trench that reaches the p-type deep layer 3 through the n + -type source region 7, the p-type base region 6, and the n-type current distribution layer 4 at a position away from the trench gate structure. 60 is formed.
  • a p-type layer 61 that functions as the p-type coupling layer 5 and the p + -type contact region 8 is formed by buried epitaxial growth.
  • the p-type layer 61 that functions as the p-type coupling layer 5 and the p + -type contact region 8 may be formed by epitaxial growth.
  • a ninth embodiment will be described.
  • the present embodiment provides a more preferable manufacturing process of the JFET portion 2a in the first to sixth and eighth embodiments, and the others are the same as the method described in the first embodiment, and are different from the method. Only the part will be described.
  • the p-type deep layer 3 is removed to form the trench 3a, and the JFET portion 2a is formed by performing epitaxial growth to fill the trench 3a.
  • the n-type impurity concentration of the JFET portion 2a may be higher at the bottom of the trench 3a than at a shallower position than that. Was confirmed.
  • the growth profile shown in FIG. 15 can be applied.
  • a sample that has been processed up to the step shown in FIG. 5B is placed in an epitaxial growth apparatus, and the sample is heated to a predetermined temperature through a temperature rising period.
  • heating is performed for about 40 minutes while introducing H 2 (hydrogen) serving as a carrier gas into the epitaxial growth apparatus, and the temperature of the sample is raised to 1650 ° C.
  • N 2 (nitrogen) serving as an n-type dopant, SiH 4 (silane) and C 3 H 8 (propane) serving as a SiC source gas are simultaneously supplied while keeping the temperature constant.
  • the JFET portion 2a can be formed.
  • a shallower portion is formed at the bottom of the trench 3a as shown in FIG.
  • the n-type impurity concentration becomes higher than that.
  • the n-type impurity concentration of the JFET portion 2a is higher at the bottom of the trench 3a than the target value, and is thinner at the shallower portion.
  • the n-type impurity concentration in the dark portion is about 4 ⁇ 10 18 cm ⁇ 3 and the n-type impurity concentration in the thin portion is about 1.0 ⁇ 10 17 cm ⁇ 3 , which is a difference of one digit or more.
  • the JFET portion 2a is formed according to the growth profile shown in FIG. 17 so that the n-type impurity concentration of the JFET portion 2a can be made closer to the target value.
  • the JFET portion 2a is formed with a profile substantially similar to the profile of FIG. 15 described above.
  • an n-type dopant and N 2 is not supplied. That is, at the initial stage of growth, an undoped period is provided in which only SiH 4 and C 3 H 8 as SiC source gases are introduced and N 2 as an n-type dopant is not introduced.
  • the JFET portion 2a is embedded in the trench 3a having a width of 0.1 ⁇ m, it can be embedded by performing epitaxial growth for about 2 minutes, but the undoped period is 5 to 60 seconds, for example, 10 seconds in the initial stage of growth. Then, after an undoped period after the initial stage of growth, supply of N 2 serving as an n-type dopant as delay doping is also started.
  • the n-type impurity concentration is suppressed from increasing at the bottom of the trench 3a, and the n-type impurity concentration can be made substantially uniform at a target value throughout the JFET portion 2a. It was.
  • the n-type impurity concentration of the JFET portion 2a can be made closer to the target value, and a SiC semiconductor device with better characteristics can be obtained.
  • the JFET portion 2a is formed by selectively performing buried epitaxial growth while the surface of the p-type deep layer 3 other than the trench 3a is covered with a mask.
  • the JFET portion 2a may be formed by removing the mask.
  • n-type SiC for forming the JFET portion 2a is also formed outside the trench 3a.
  • the n-type SiC is formed outside the trench 3a in the n-type SiC.
  • the etched portion may be removed by etching back.
  • H 2 is used as the carrier gas as in this embodiment, it can also be used as an etching gas.
  • the supply of H 2 is continued even after the supply of N 2 serving as an n-type dopant and SiH 4 and C 3 H 8 serving as SiC source gases are stopped. Unnecessary portions of the n-type SiC formed when the portion 2a is formed can be etched back. Furthermore, since unnecessary portions of n-type SiC can be etched back in this way, the same epitaxial growth apparatus can be used as it is, and the n-type current distribution layer 4 can be continuously epitaxially grown without lowering the temperature while maintaining the temperature.
  • the p-type base region 6 and the n + -type source region 7 can be epitaxially grown without lowering the temperature by using the same epitaxial growth apparatus as it is, and the trench 60 can be formed as shown in FIG. 14B. In this way, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • a mask having an opening corresponding to the JFET portion 2a is disposed on the p-type deep layer 3, and etching using the mask is performed.
  • the process of performing is performed.
  • the trench 3a can be formed.
  • the width of the trench 3a is narrowed, the minimum formed line width when using an i-line exposure machine, for example, 0.3 ⁇ m may be narrowed. It may become impossible to form. Therefore, it is preferable to perform the steps shown in FIGS. 18A to 18G as the step of forming the trench 3a.
  • FIGS. 18A to 18G it is the same as that of 1st Embodiment except the formation process of the trench 3a, only the formation process of the trench 3a is demonstrated.
  • Step shown in FIG. 18A First, the step shown in FIG. 5A is performed to form the n ⁇ type low concentration layer 2 and the p type deep layer 3 on the n + type substrate 1. Then, on the p-type deep layer 3, a first mask film 70 made of, for example, a TEOS (abbreviation of Tetra Ethyl Ortho Silicate) film is formed.
  • a TEOS abbreviation of Tetra Ethyl Ortho Silicate
  • Step shown in FIG. 18B After a resist 71 is formed on the first mask film 70, the resist 71 is exposed using an exposure mask (not shown), and further developed to form a resist mask. At this time, an opening 71a wider than the trench 3a is formed at a position corresponding to the position where the trench 3a is to be formed.
  • the width of the opening 71a is arbitrary. For example, when the width of the trench 3a is 0.1 ⁇ m, the width of the opening 71a is about 0.3 ⁇ m.
  • the first mask film 70 is etched using the resist 71 as a mask. As a result, an opening 70 a having the same width as the opening 71 a of the resist 71 is formed in the first mask film 70.
  • Step shown in FIG. 18D The resist 71 is peeled off, and the first mask film 70 is exposed.
  • a second mask film 72 is formed on the surface of the first mask film 70 in addition to the side surface of the first mask film 70 and the surface of the p-type deep layer 3 in the opening 71a.
  • the film thickness of the second mask film 72 is set to be half the value obtained by subtracting the target width of the trench 3a from the width of the opening 70a. For example, when the width of the opening 70a is 0.3 ⁇ m and the target width of the trench 3a is 0.1 ⁇ m, the thickness of the second mask film 72 is 0.1 ⁇ m.
  • the second mask film 72 is removed by anisotropic etching. As a result, the second mask film 72 is removed on the surface of the first mask film 70 and on the surface of the p-type deep layer 3 in the opening 70a, and the second mask film 72 is removed only on the side surface of the first mask film 70 in the opening 70a. 2 mask film 72 remains. Therefore, an opening 72a is formed by the second mask film 72, the width of the opening 72a is equal to the target width of the trench 3a, and the opening 72a having a narrower line width than the opening 70a is formed. be able to.
  • Step shown in FIG. 18G Using the first mask film 70 and the second mask film 72 as a mask, a portion of the p-type deep layer 3 exposed from the opening 72a is etched. As a result, it is possible to satisfactorily form the trench 3a with a target width, for example, a width of 0.1 ⁇ m.
  • the second mask film 72 is disposed in the opening 70a formed in the first mask film 70, so that the opening 72a with a narrower line width is disposed. To get. As a result, it is possible to satisfactorily form the trench 3a having a size that exceeds the resolution of the i-line exposure machine, that is, a width that is narrower than the minimum line width.
  • Such a trench formation step is not limited to the case where the JFET portion 2a is formed, but may be applied when forming a trench for other purposes.
  • the ⁇ type low concentration layer 2 is formed on the main surface of the n + type substrate 1. .
  • the lower layer portion 81a of the p-type RESURF layer 81 and the p-type guard ring layer 82 are formed.
  • the trench 3a and the JFET portion 2a are formed in the cell region as in the process shown in FIGS. 5B and 5C.
  • the step shown in FIG. 19D when the n-type current distribution layer 4 is epitaxially grown as in the step shown in FIG.
  • the step shown in FIG. 19E the upper layer portion 81b of the p-type RESURF layer 81 is also formed at the same time as the ion implantation for forming the p-type coupling layer 5 as in the step shown in FIG. 5E.
  • the p-type base region 6 and the n + -type source region 7 are epitaxially grown as in the step shown in FIG. 5F, they are simultaneously formed in the outer peripheral region.
  • the p + -type contact region 8 is formed in the cell region as in the step shown in FIG. 5G.
  • the n-type current distribution penetrates the p-type base region 6 and the n + -type source region 7 in the outer peripheral region.
  • An outer peripheral trench 83 reaching the layer 4 is formed.
  • the insulating film 84 is also formed in the outer peripheral trench 83 at the same time when the gate insulating film 10 is formed. Note that Poly-Si is also deposited in the outer peripheral region when the gate electrode 11 is formed, but it is removed by etching back.
  • the interlayer insulating film 12 is formed as in the step shown in FIG. 19I, when the interlayer insulating film 12 is formed as in the step shown in FIG. Note that, after this, the source electrode 13 and the like are formed in the cell region, but in the outer peripheral region, the electrode material is removed at the time of patterning except for necessary portions. Finally, the drain electrode 14 is formed on the back surface side of the n + -type substrate 1 to complete the SiC semiconductor device according to the present embodiment.
  • the outer peripheral withstand voltage structure in the outer peripheral region can be formed simultaneously with the formation of the vertical MOSFET having the configuration of the first embodiment or the like. Thereby, it becomes possible to simplify the manufacturing process of the SiC semiconductor device.
  • the width of the JFET portion 2a does not have to be constant in the entire region in the depth direction.
  • the JFET portion 2a may have a tapered cross section so that the width gradually decreases toward the drain electrode 14 side.
  • the layout of the JFET portion 2a only needs to include at least a linear portion when viewed from the normal direction of the n + type substrate 1, What is necessary is just to satisfy
  • the impurity concentration in each part may not be constant.
  • a structure having an impurity concentration gradient in which the p-type impurity concentration decreases as the p-type deep layer 3 approaches the drain electrode 14 and increases as the p-type deep layer 3 approaches the source electrode 13 may be employed.
  • the dimensions and impurity concentrations of the respective parts constituting the SiC semiconductor device described in the above embodiments are merely examples. What is necessary is just to set suitably the dimension and impurity concentration of each part based on the pinch-off conditions of the JFET part 2a, etc.
  • the half cell pitch can be changed, for example, the half cell pitch can be widened, for example, 3 ⁇ m.
  • the n-type current distribution layer 4 and the p-type coupling layer 5 can be made thin to increase the impurity concentration.
  • the thickness is set to 0.4 ⁇ m, and the n-type impurity concentration and the p-type impurity concentration are set to 6 ⁇ m. It can also be set to 0.0 ⁇ 10 17 / cm 3 .
  • the thickness of the p-type deep layer 3 can be reduced to increase the impurity concentration.
  • the thickness can be 0.6 ⁇ m
  • the p-type impurity concentration can be 2.0 ⁇ 10 18 / cm 3 .
  • those listed here are only examples, and other dimensions and impurity concentrations may be used.
  • the p-type layer 61 is formed by embedding the trench 60, but a similar structure can be formed by ion implantation. That is, after the n-type current distribution layer 4, the p-type base region 6, and the n + -type source region 7 are continuously epitaxially grown, a region where the p-type layer 61 is to be formed opens on the n + -type source region 7. A mask is arranged, and p-type impurities are ion-implanted using the mask. In this way, the p-type connection layer 5 and the p-type layer 61 functioning as the p + -type contact region 8 can be simultaneously formed using the same mask, so that the manufacturing process can be simplified and the manufacturing cost can be reduced. Can be planned.
  • an n-channel type vertical MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • An inverted p-channel type vertical MOSFET may be used.
  • the vertical MOSFET has been described as an example of the semiconductor element.
  • the present disclosure can be applied to an IGBT having a similar structure. The IGBT only changes the conductivity type of the n + type substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those in the above-described embodiments.
  • the SiC semiconductor device is described as an example of the semiconductor device.
  • the present disclosure can be applied to a semiconductor device using Si.
  • each of the above embodiments can be applied to a wide band gap semiconductor device, for example, a semiconductor device using GaN, diamond, AlN, or the like.

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Abstract

ＪＦＥＴ部（２ａ）を高濃度としつつ、その両側に配置される第２導電型領域（３、５、６、８、６１）によってＪＦＥＴ部を挟んで幅狭な構造とする。さらに、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部がピンチオフされるように、ＪＦＥＴ部の幅とＪＦＥＴ部および第２導電型領域の不純物濃度を設定する。

Description

半導体装置およびその製造方法 関連出願への相互参照
　本出願は、２０１８年３月２０日に出願された日本特許出願番号２０１８－５３１５５号と、２０１９年３月７日に出願された日本特許出願番号２０１９－４１８５１号とに基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。
　半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に高いドレイン電圧が印加されたときに半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流の電流値が大きくなる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このため、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。
　これに対して、特許文献１において、低オン抵抗値と低飽和電流を両立させるために、ｐ型ベース領域のうちのチャネル近傍の部分の不純物濃度とＪＦＥＴ部分の不純物濃度が異なった濃度となるようにした構造が提案されている。具体的には、深さ方向においてｐ型ベース領域の不純物濃度に勾配をつけ、チャネル近傍では不純物濃度が低く、下方になるにしたがって不純物濃度が高くなるようにしている。このような構成によれば、ｐ型ベース領域の不純物濃度がチャネル近傍では低くされているため、低オン抵抗が実現できる。また、ｐ型ベース領域のうちのＪＦＥＴ部分については所望の不純物濃度とすることで、隣り合うｐ型ベース領域間におけるｎ型ドリフト層がピンチオフされるようにでき、低飽和電流を実現できる。したがって、低オン抵抗値と低飽和電流を両立することが可能となる。
特許第５７３６６８３号公報
　しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くすると、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗値と低飽和電流を両立することができなくなる。
　また、ＪＦＥＴ部分においてｐ型層部分が大きい方が、ドレイン面に対するゲート絶縁膜の領域が実効的に小さくなるため、帰還容量が小さくなるというメリットがあるが、上記したように、ＪＦＥＴ抵抗が増大するという課題がある。
　本開示は、低オン抵抗値と低飽和電流を両立することができる半導体装置およびその製造方法を提供することを目的とする。
　本開示の１つの観点におけるＳｉＣ半導体装置は、半導体で構成された第１または第２導電型の基板と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層と、第１導電型層の上に形成された第２導電型の半導体からなる第２導電型領域と、第１導電型層上に形成され、第２導電型領域に挟まれて配置されていると共に基板の法線方向から見て少なくとも線状部分を有して構成されたＪＦＥＴ部と、第２導電型領域の上に形成され、第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域と、第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極と、基板の裏面側に形成されたドレイン電極とを有し、ゲート電極に対してゲート電圧を印加すると共にドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することでチャネル領域を形成し、ソース領域およびＪＦＥＴ部を介して、ソース電極およびドレイン電極の間に電流を流す反転型の半導体素子を備える。このような構成において、ＪＦＥＴ部は、ドレイン電圧として通常作動時の電圧が印加されているときには第２導電型領域から伸びる空乏層の伸び量を抑制しつつ電流を流し、ドレイン電圧として通常作動時の電圧よりも高い電圧が印加されると空乏層によってピンチオフさせられ、ＪＦＥＴ部のうちの線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、第２導電型領域のうちＪＦＥＴ部を挟んでいる部分の第２導電型不純物濃度をＮａ、素電荷をｑ、半導体の誘電率をεとして、
　９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａを満たしている。
　このような構成によれば、通常作動時には、ＪＦＥＴ部内への空乏層の伸びが抑制され、電流経路が狭くなることを抑制できるため、低オン抵抗化を図ることが可能となる。さらに、通常作動時のドレイン電圧よりも少し高い電圧となったときにＪＦＥＴ部がピンチオフされるため、低飽和電流を維持することができ、負荷短絡等による半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができる半導体装置とすることが可能となる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の通常作動時の様子を示した断面図である。 第１実施形態の構造と比較構造とについて、Ｖｄ－Ｉｄ特性図である。 第１実施形態の構造と従来構造について、ドレイン電圧Ｖｄに対するゲート－ドレイン間容量Ｃｇｄの特性となるＶｄ－Ｃｇｄ特性を比較した結果を示した図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｇに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｈに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図５Ｉに続くＳｉＣ半導体装置の製造工程を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置の断面図である。 第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。 第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。 第３実施形態にかかるＳｉＣ半導体装置の断面図である。 第４実施形態にかかるＳｉＣ半導体装置の断面図である。 第５実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。 第５実施形態の変形例で説明するＳｉＣ半導体装置の上面レイアウト図である。 第６実施形態にかかるＳｉＣ半導体装置の断面図である。 第７実施形態にかかるＳｉＣ半導体装置の製造方法を示した断面図である。 図１３Ａに続くＳｉＣ半導体装置の製造方法を示した断面図である。 図１３Ｂに続くＳｉＣ半導体装置の製造方法を示した断面図である。 第８実施形態にかかるＳｉＣ半導体装置の製造方法を示した断面図である。 図１４Ａに続くＳｉＣ半導体装置の製造方法を示した断面図である。 図１４Ｂに続くＳｉＣ半導体装置の製造方法を示した断面図である。 第９実施形態で一例として説明するＪＦＥＴ部を構成するｎ型不純物層の成長プロファイルを示したタイムチャートである。 ＪＦＥＴ部の深さとｎ型不純物濃度との関係を示した図である。 第９実施形態で好ましい例として説明するＪＦＥＴ部を構成するｎ型不純物層の成長プロファイルを示したタイムチャートである。 第１０実施形態で説明する幅が狭いトレンチを形成する際のＳｉＣ半導体装置の製造工程を示した断面図である。 図１８Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１８Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１８Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１８Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１８Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１８Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。 第１１実施形態で説明するＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｇに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図１９Ｈに続くＳｉＣ半導体装置の製造工程を示した断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
　ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ－型低濃度層２が形成されている。ｎ－型低濃度層２の上には、ｎ型ＳｉＣで構成されたＪＦＥＴ部２ａおよびｐ型ＳｉＣで構成されたｐ型ディープ層３が形成されている。ｎ－型低濃度層２は、第１導電型層に相当するものであり、ｎ＋型基板１から離れた位置、つまりｎ＋型基板１と反対側においてＪＦＥＴ部２ａと連結されており、このＪＦＥＴ部２ａの両側にＳｉＣからなるｐ型ディープ層３が形成されている。ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊状、つまり線状とされ、ＪＦＥＴ部２ａの周囲がｐ型ディープ層３とされることでｐ型ディープ層３も短冊状とされている。
　ｎ＋型基板１は、表面が（０００１）Ｓｉ面とされ、例えば、ｎ型不純物濃度が５．９×１０１８／ｃｍ３とされ、厚さが１００μｍとされている。ｎ－型低濃度層２は、例えば、ｎ型不純物濃度が６．０×１０１５～２．０×１０１６／ｃｍ３とされ、ここでは１．０×１０１６／ｃｍ３とされている。また、ｎ－型低濃度層２は、例えば厚さが６～１３μｍとされ、ここでは８．０μｍとされている。
　また、ＪＦＥＴ部２ａについては、例えばｎ型不純物濃度が３．０×１０１７～３．０×１０１８／ｃｍ３、ここでは１．３～１．４×１０１８／ｃｍ３とされている。また、ＪＦＥＴ部２ａは、例えば幅が０．３μｍ以下とされ、ここでは０．１μｍとされている。ｐ型ディープ層３は、例えばｐ型不純物濃度が５．０×１７～２．０×１０１８／ｃｍ３とされ、ここでは例えば１．１～１．２×１０１８／ｃｍ３とされている。また、ｐ型ディープ層３は、例えば厚さが１．０μｍとされている。
　また、ＪＦＥＴ部２ａおよびｐ型ディープ層３の上には、ＪＦＥＴ部２ａと連結され、かつ、ＪＦＥＴ部２ａよりも幅広とされたＳｉＣからなるｎ型電流分散層４が形成されている。さらに、ｐ型ディープ層３の上には、ｐ型ディープ層３よりも幅が狭くされたＳｉＣからなるｐ型連結層５が形成されている。
　ｎ型電流分散層４は、後述するようにチャネル領域を通じて流れる電流が幅方向に拡散できるようにする層である。ｎ型電流分散層４は、ＪＦＥＴ部２ａよりも高濃度とされており、例えばｎ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．６μｍとされている。また、ｐ型連結層５は、ｐ型ディープ層３と同じ濃度とされていても良いが、本実施形態ではｐ型ディープ層３の方が高濃度とされている。例えば、ｐ型連結層５は、ｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．６μｍとされている。
　なお、本明細書では、便宜上、ｎ－型低濃度層２、ＪＦＥＴ部２ａおよびｎ型電流分散層４という別々の構成として説明しているが、これら各ｎ型層はドリフト層として機能する部分となる。
　ｎ型電流分散層４およびｐ型連結層５の上にはＳｉＣからなるｐ型ベース領域６が形成されており、ｐ型連結層５を介してｐ型ベース領域６とｐ型ディープ層３とが連結されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるｎ＋型ソース領域７およびｐ＋型コンタクト領域８が形成されている。ｎ＋型ソース領域７は、ｐ型ベース領域６のうちｎ型電流分散層４と対応する部分の上に形成されており、ｐ＋型コンタクト領域８は、ｐ型ベース領域６のうちｐ型連結層５と対応する部分の上に形成されている。このｐ＋型コンタクト領域８を通じてｐ型ベース領域６が後述するソース電極１３と電気的に接続されている。
　ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０１７／ｃｍ３とされ、厚さが０．３μｍとされている。また、ｎ＋型ソース領域７は、ｎ型不純物濃度がｎ型電流分散層４よりも高濃度とされており、ｐ＋型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。
　また、ｐ型ベース領域６およびｎ＋型ソース領域７を貫通してｎ型電流分散層４に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域６とｎ＋型ソース領域７の合計膜厚よりも０．２～０．４μｍ深くされたゲートトレンチ９が形成されている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ＋型ソース領域７が配置されている。
　ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。ゲートトレンチ９の幅については任意であるが、ＪＦＥＴ部２ａの幅がゲートトレンチ９の幅よりも小さくなるようにすると好ましい。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチ、つまり隣り合うゲートトレンチ９の配置間隔が縦型ＭＯＳＦＥＴの１セル分のピッチとなるセルピッチとされる。そして、例えば、セルピッチの半分となるハーフセルピッチが１．５５μｍとされている。なお、上記したように、ゲートトレンチ９の幅については任意であるが、ここではハーフセルピッチよりも小さくしてある。
　また、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域７とｎ型電流分散層４との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。
　また、ｎ＋型ソース領域７およびｐ＋型コンタクト領域８の表面やゲート電極１１の表面には、層間絶縁膜１２を介してソース電極１３などが形成されている。ソース電極１３は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ＋型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ＋型ソース領域７およびｐ＋型コンタクト領域８と電気的に接触させられている。
　さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
　このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１～１．５Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧が印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。
　このとき、ＪＦＥＴ部２ａを高濃度としつつ、両側から張り出したｐ型ディープ層３によって挟まれて幅狭な構造としていることから、このＪＦＥＴ部２ａが空乏層調整層として機能することで、次の作動を行うことになる。
　具体的には、図２の一点鎖線で示すように、ドレイン電圧Ｖｄが例えば１～１．５［Ｖ］のように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側からＪＦＥＴ部２ａへ伸びる空乏層は、ＪＦＥＴ部２ａの幅よりも小さい幅しか伸びない。つまり、ＪＦＥＴ部２ａが空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
　また、ＪＦＥＴ部２ａのｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、ＪＦＥＴ部２ａが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
　また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側からＪＦＥＴ部２ａへ伸びる空乏層がＪＦＥＴ部２ａの幅よりも伸びる。そして、ｎ型電流分散層４よりも先にＪＦＥＴ部２ａが即座にピンチオフされる。このとき、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度を設定する。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
　したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
　特に、ｐ型ディープ層３をｐ型ベース領域６よりもゲート電極１１の中心線側に張り出させ、ＪＦＥＴ部２ａの幅が狭くなるようにしている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ－型低濃度層２に伸びてくる空乏層の伸びがｐ型ディープ層３によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１０に掛かる電界を低下させることが可能となり、信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ－型低濃度層２やＪＦＥＴ部２ａのｎ型不純物濃度を比較的濃くすることができ、より低オン抵抗化を図ることが可能となる。
　よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
　なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部２ａについては、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
　シミュレーションにより、ＪＦＥＴ部２ａの幅を狭くすると共にｎ型不純物濃度が高くされた本実施形態の構造と従来構造とについて、ドレイン電圧Ｖｄに対するドレイン電流Ｉｄの特性であるＶｄ－Ｉｄ特性を比較した。従来構造は、ｐ型ディープ層３を備えずにｐ型連結層５をｐ型ディープ層３と同じ深さまで形成し、ＪＦＥＴ部２ａのｎ型不純物濃度を本実施形態よりも低くした構造としてある。図３は、そのシミュレーションによる比較結果を示したものであり、ゲート電圧を２０［Ｖ］、ソース電圧Ｖｓを０［Ｖ］とし、ドレイン電圧Ｖｄを変化させた場合の特性を示している。
　この図に示されるように、従来構造では、ドレイン電圧Ｖｄが高いときのドレイン電流Ｉｄ、つまり飽和電流値が大きな値であった。これに対して、本実施形態の構造では、ドレイン電圧Ｖｄが高くなっても飽和電流値があまり大きな値にならず、例えばドレイン電圧Ｖｄ＝６５０［Ｖ］においてドレイン電流Ｉｄ＝１８６３［Ａ／ｃｍ２］となり、従来構造に対して十分に低下していた。また、オン抵抗については、３．３［ｍΩｃｍ２］と低い値とすることができた。
　このように、本実施形態のＳｉＣ半導体装置によれば、ドレイン電圧Ｖｄが高電圧になっても、ドレイン電流Ｉｄを低下させられる。このため、低飽和電流を実現することができる。
　一方、図４は、本実施形態の構造と従来構造について、ドレイン電圧Ｖｄに対するゲート－ドレイン間容量Ｃｇｄの特性となるＶｄ－Ｃｇｄ特性を比較した結果を示している。この図に示されるように、ゲート－ドレイン間容量Ｃｇｄが、従来構造では３０［ｐＦ］程度であったものが、本実施形態の構造とすることで３０［ｆＦ］と４桁も低減された。このことから、本実施形態の構造とすることで、ゲート－ドレイン間容量Ｃｇｄを低減することが可能となり、スイッチング速度の向上も図ることが可能となる。
　したがって、上記したように、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。さらに、スイッチング速度の向上を図ることも可能なＳｉＣ半導体装置とすることができる。
　また、ＪＦＥＴ部２ａやｐ型ディープ層３などのｎ型不純物濃度や寸法の一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａやｐ型ディープ層３については、所望のピンチオフ条件を満たすように不純物濃度や寸法を設定している。
　具体的には、ＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度や寸法は、縦型ＭＯＳＦＥＴよりもＪＦＥＴ部２ａが先にピンチオフする条件に設定されている。すなわち、ＪＦＥＴ部２ａの幅をＷ、ｎ型不純物濃度をＮｄ、ｐ型ディープ層３のｐ型不純物濃度をＮａ、素電荷をｑ、ＳｉＣの誘電率をεとして、次式が成り立つようにしてある。
　（数１）
　９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
　この数式は、低オン抵抗および低飽和電流を両立できる条件として設定したものである。上限値はピンチオフ条件として設定した電圧値を示しており、ＪＦＥＴ部２ａがプロセスの活性化率やイオン化率を考慮しても確実にピンチオフするドレイン電圧を規定している。
　次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５Ａ～図５Ｊに示す製造工程中の断面図を参照して説明する。
　〔図５Ａに示す工程〕
　まず、半導体基板として、ｎ＋型基板１を用意する。そして、エピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型低濃度層２を形成したのち、さらにＳｉＣからなるｐ型ディープ層３を形成する。ｐ型ディープ層３については、ｎ－型低濃度層２の表層部へのｐ型不純物のイオン注入もしくはｎ－型低濃度層２上へのエピタキシャル成長によって形成している。
　〔図５Ｂに示す工程〕
　ｐ型ディープ層３の上にＪＦＥＴ部２ａと対応する位置を開口させた図示しないマスクを形成し、そのマスクを用いてｐ型ディープ層３を除去してトレンチ３ａを形成し、トレンチ３ａの底部においてｎ－型低濃度層２を露出させる。
　〔図５Ｃに示す工程〕
　ｐ型ディープ層３のうちトレンチ３ａ以外の表面をマスクで覆ったままの状態で選択的に埋め込みエピタキシャル成長を行うことによって、ＪＦＥＴ部２ａを形成する。これにより、トレンチ３ａ内を埋め尽くすようにＪＦＥＴ部２ａが形成される。この後、図示しないマスクを除去する。また、必要に応じて、ｐ型ディープ層３や高濃度ｎ型層２０およびＪＦＥＴ部２ａの表面の平坦化を行う。
　〔図５Ｄに示す工程〕
　ｐ型ディープ層３やＪＦＥＴ部２ａの表面にｎ型電流分散層４をエピタキシャル成長させる。
　〔図５Ｅに示す工程〕
　ｎ型電流分散層４のうちＪＦＥＴ部２ａから離れた位置にｐ型不純物をイオン注入し、活性化することでｐ型連結層５を形成する。
　〔図５Ｆに示す工程〕
　ｎ型電流分散層４およびｐ型連結層５の上にｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させる。
　〔図５Ｇに示す工程〕
　ｎ＋型ソース領域７の一部にｐ型不純物をイオン注入することでｐ＋型コンタクト領域８を形成する。
　〔図５Ｈに示す工程〕
　ｎ＋型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。
　その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ＋型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ－Ｓｉを残すことでゲート電極１１を形成する。
　〔図５Ｉに示す工程〕
　ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極１１の間に位置する部分、つまりｐ＋型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ＋型コンタクト領域８およびｎ＋型ソース領域７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３を形成する。
　〔図５Ｊに示す工程〕
　ｎ＋型基板１の裏面側にドレイン電極１４を形成する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態のＳｉＣ半導体装置では、ＪＦＥＴ部２ａを高濃度としつつ、両側から張り出したｐ型ディープ層３によってＪＦＥＴ部２ａを挟んで幅狭な構造としている。このため、通常作動時には、ＪＦＥＴ部２ａ内への空乏層の伸びが抑制され、電流経路が狭くなることを抑制できるため、低オン抵抗化を図ることが可能となる。
　また、ＪＦＥＴ部２ａのｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、ＪＦＥＴ部２ａが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
　さらに、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、ＪＦＥＴ部２ａの幅とＪＦＥＴ部２ａおよびｐ型ディープ層３の不純物濃度を設定する。これにより、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
　したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ部２ａおよびｐ型ディープ層３とｎ－型低濃度層２との間の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図６に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に対して、ＪＦＥＴ部２ａおよびｐ型ディープ層３とｎ－型低濃度層２との境界位置に高濃度ｎ型層２０を備えた構造としている。
　高濃度ｎ型層２０は、ｎ－型低濃度層２よりも高濃度とされている。ここでは、高濃度ｎ型層２０をＪＦＥＴ部２ａと同じ不純物濃度で構成しているが、ＪＦＥＴ部２ａと異なる不純物濃度とされていても良い。高濃度ｎ型層２０の厚さについては、例えば０．０７μｍとされている。
　このように、高濃度ｎ型層２０をＪＦＥＴ部２ａとｐ型ディープ層３との間に配置した場合、高濃度ｎ型層２０を備えている分、オン抵抗の低下が図れる。また、高濃度ｎ型層２０が備えられていない場合、ｐ型ディープ層３からｎ－型低濃度層２側に伸びる空乏層の広がりが高濃度ｎ型層２０を備えている場合よりも大きくなり、ＪＦＥＴ部２ａの近傍におけるｎ－型低濃度層２の電流経路が狭まる可能性がある。
　したがって、本実施形態のように高濃度ｎ型層２０を備えることで、ＪＦＥＴ部２ａの近傍においてｎ－型低濃度層２の電流経路が狭まることを抑制でき、より低オン抵抗化を図ることが可能となる。
　なお、本実施形態のＳｉＣ半導体装置の製造方法は、第１実施形態とほぼ同じである。すなわち、第１実施形態で説明したｎ－型低濃度層２の形成後に、続けてｎ型不純物となるガスの導入量を増やす等によって高濃度ｎ型層２０を形成し、その後、図５Ｂ以降の各工程を行えば、本実施形態のＳｉＣ半導体装置を製造することができる。
　（第１、第２実施形態の変形例）
　上記第１実施形態と第２実施形態で説明した構造において、図７Ａや図７Ｂに示すように、ＪＦＥＴ部２ａがｐ型ディープ層３よりも下方、より詳しくはｎ－型低濃度層２に突き出すように構成されていても良い。
　これらの構造としても、第１、第２実施形態と同様の効果を得ることができるのに加えて、ｎ－型低濃度層２よりも高濃度とされたＪＦＥＴ部２ａが突き出している分、オン抵抗の低減が図れる。さらに、図７Ａの構造の場合、ｐ型ディープ層３からｎ－型低濃度層２側に伸びる空乏層の広がりがＪＦＥＴ部２ａの突き出した部分によって抑制される。したがって、ＪＦＥＴ部２ａの近傍においてｎ－型低濃度層２の電流経路が狭まることを抑制でき、より低オン抵抗を図ることが可能となる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してスーパージャンクション構造を適用したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してスーパージャンクション構造を適用した場合について説明するが、第２実施形態のような高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
　図８に示すように、本実施形態では、ｐ型ディープ層３よりも下方において、ｎ－型低濃度層２側に伸びるｐ型カラム層４０が備えられている。図８では、ｐ型カラム層４０がｎ＋型基板１に接する構造としているが、ｎ＋型基板１から離れた構造であっても良い。
　このように、ｐ型カラム層４０を形成することで、ｎ－型低濃度層２をｎ型カラム層とするＰＮ接合のスーパージャンクション構造が構成されている。このようなスーパージャンクション構造を有する縦型ＭＯＳＦＥＴにおいて、ＪＦＥＴ部２ａおよびｐ型ディープ層３を第１実施形態のような構成とすることで、第１実施形態と同様の効果を得ることができる。
　なお、本実施形態の構造のＳｉＣ半導体装置も、基本的には第１実施形態のものと同様の製造方法によって製造できる。ｐ型カラム層４０については、ｎ－型低濃度層２に対してトレンチを形成したのち、埋め込みエピタキシャル成長を行い、さらにエッチバックしてｐ型カラム層４０の表面の平坦化を行うことで形成できる。これ以外については、第１実施形態と同様の方法により、本実施形態のＳｉＣ半導体装置を製造できる。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してソース電極１３のコンタクト構造を変更したものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してソース電極１３のコンタクト構造を変更した場合について説明するが、第２、第３実施形態の構造の縦型ＭＯＳＦＥＴに対しても適用可能である。
　図９に示すように、ｎ＋型ソース領域７を挟んでトレンチゲート構造の反対側にコンタクトトレンチ５０が形成されている。そして、このコンタクトトレンチ５０の底面においてｐ型ベース領域６の表層部にｐ＋型コンタクト領域８が形成されている。このような構造は、ｎ＋型ソース領域７を形成した後に、エッチングによってコンタクトトレンチ５０を形成し、その後にｐ＋型コンタクト領域８を形成するためのイオン注入を行うことによって実現できる。
　このように、ｎ＋型ソース領域７の一部を除去して形成したコンタクトトレンチ５０によって、ソース電極１３とｐ型ベース領域６とのコンタクトを図るようにしても良い。
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第１～第４実施形態に対してＪＦＥＴ部２ａの上面レイアウトを変更したものであり、その他については第１～第４実施形態と同様であるため、第１～第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対してレイアウト構成を変更した場合について説明するが、第２～第４実施形態の構造の縦型ＭＯＳＦＥＴに対しても適用可能である。
　上記第１実施形態では、ＪＦＥＴ部２ａをトレンチゲート構造の長手方向に沿って短冊状に形成している。これに対して、本実施形態では、図１０に示すように、トレンチゲート構造の長手方向に対して交差、ここでは直交するようにＪＦＥＴ部２ａをレイアウトすることで、トレンチゲート構造とＪＦＥＴ部２ａとが格子状にレイアウトされた構造としている。
　このように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなるようにしても、第１実施形態と同様の効果を得ることができる。なお、この場合も、ＪＦＥＴ部２ａの幅とは、格子状を構成する各線状部分での幅のことを示すことになる。
　（第５実施形態の変形例）
　第５実施形態のように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなる場合に限らず、他のレイアウトとなるようにすることもできる。例えば、図１１に示すように、ＪＦＥＴ部２ａを四角形などの枠体形状で構成し、各ＪＦＥＴ部２ａを格子状に並べた構造としても良い。なお、この場合、ＪＦＥＴ部２ａの幅とは、枠体形状のうちの線状部分での幅のことを示すことになる。
　（第６実施形態）
　第６実施形態について説明する。本実施形態は、第１～第５実施形態に対してトレンチゲート構造の縦型ＭＯＳＦＥＴに代えてプレーナ構造の縦型ＭＯＳＦＥＴとしたものであり、その他については第１～第５実施形態と同様であるため、第１～第５実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態の構造の縦型ＭＯＳＦＥＴに対してプレーナ構造とする場合について説明するが、第１、第３～第５実施形態の構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
　具体的には、図１２に示すようなプレーナ構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置に対しても、高濃度としたＪＦＥＴ部２ａを備える構造を適用できる。プレーナ構造の場合、ｎ－型低濃度層２の上に高濃度ｎ型層２０やｐ型ベース領域６を形成し、ｐ型ベース領域６の表層部にｎ＋型ソース領域７を形成した構造とされる。また、ｐ型ベース領域６に挟まれるようにＪＦＥＴ部２ａが形成されている。そして、ｐ型ベース領域６のうちｎ＋型ソース領域７とＪＦＥＴ部２ａとの間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜１０を介してゲート電極１１が形成された構造とされる。
　このような構造においても、少なくともｐ型ベース領域６の間のＪＦＥＴ部２ａを高濃度としつつ、所定のピンチオフ条件を満たす幅で構成することで、第２実施形態と同様の効果を得ることができる。
　また、本実施形態の場合、高濃度ｎ型層２０をｎ－型低濃度層２の上面に形成している。このため、ｐ型ベース領域６からｎ－型低濃度層２側に伸びる空乏層の伸び量も抑制され、よりオン抵抗の低減を図ることが可能となる。
　（第７実施形態）
　第７実施形態について説明する。本実施形態は、第１～第６実施形態に対してＪＦＥＴ部２ａの形成方法を変更したものであり、その他については第１～第６実施形態と同様であるため、第１～第６実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造の縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２～第６実施形態それぞれの構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
　本実施形態では、第１実施形態で説明した図５Ａ～図５Ｃに示す埋め込みエピタキシャル成長に代えて、他の手法によってＪＦＥＴ部２ａを形成する。
　具体的には、図１３Ａに示すように、ｎ＋型基板１の上にｎ－型低濃度層２およびｐ型ディープ層３をエピタキシャル成長させる。続いて、図１３Ｂに示すように、所定領域、すなわちＪＦＥＴ部２ａの形成予定領域が開口するマスク３０をｐ型ディープ層３の上に形成する。そして、図１３Ｃに示すように、マスク３０の上からｎ型不純物をイオン注入すると共に活性化アニールを施すことでＪＦＥＴ部２ａを形成する。その後、マスク３０を除去した後、図５Ｄ～図５Ｊと同様の工程を行う。これにより、図１と同様の構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。
　このように、ＪＦＥＴ部２ａをイオン注入によって形成することもできる。このような製造方法によってＳｉＣ半導体装置を製造しても、第１実施形態と同様の効果を奏することができる。
　（第８実施形態）
　第８実施形態について説明する。本実施形態は、第１～第７実施形態に対してｐ型連結層５およびｐ＋型コンタクト領域８の形成方法を変更したものであり、その他については第１～第７実施形態と同様であるため、第１～第７実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造を有する縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２～第７実施形態の構造を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
　まず、第１実施形態で説明した図５Ａ～図５Ｄに示す工程まで行う。続いて、図１４Ａに示すように、ｎ型電流分散層４に対してｐ型連結層５を形成することなく、ｐ型ベース領域６やｎ＋型ソース領域７を形成し、更にトレンチゲート構造を形成する。この後、図１４Ｂに示すように、トレンチゲート構造から離れた位置において、ｎ＋型ソース領域７やｐ型ベース領域６およびｎ型電流分散層４を貫通してｐ型ディープ層３に達するトレンチ６０を形成する。そして、図１４Ｃに示すように、埋め込みエピタキシャル成長によって、ｐ型連結層５およびｐ＋型コンタクト領域８として機能するｐ型層６１を形成する。
　このように、ｐ型連結層５およびｐ＋型コンタクト領域８として機能するｐ型層６１をエピタキシャル成長によって形成するようにしても良い。
　（第９実施形態）
　第９実施形態について説明する。本実施形態は、第１～６、８実施形態におけるＪＦＥＴ部２ａのより好ましい製造工程を提供するものであり、その他については第１実施形態で説明した方法と同様であるため、その方法と異なる部分についてのみ説明する。
　上記第１実施形態では、図５Ｂ、図５Ｃに示すようにｐ型ディープ層３を除去してトレンチ３ａを形成し、このトレンチ３ａを埋め尽くすエピタキシャル成長を行うことでＪＦＥＴ部２ａを形成する場合について説明した。しかしながら、例えば０．１μｍ以下の幅狭のトレンチ３ａをエピタキシャル成長によって埋め込む場合、トレンチ３ａの底部において、それよりも浅い位置と比較して、ＪＦＥＴ部２ａのｎ型不純物濃度が高くなることがあることが確認された。
　例えば、ＪＦＥＴ部２ａを形成する際には、図１５に示す成長プロファイルを適用することができる。まず、図５Ｂに示す工程まで行った試料をエピタキシャル成長装置内に設置し、昇温期間を経て、試料を所定温度に加熱する。例えば、昇温期間においては、エピタキシャル成長装置内にキャリアガスとなるＨ２（水素）を導入しつつ４０分程度の加熱を行い、試料の温度を１６５０℃まで上昇させる。そして、温度を一定に保ちながら、ｎ型ドーパントとなるＮ２（窒素）、ＳｉＣ原料ガスとなるＳｉＨ４（シラン）、Ｃ３Ｈ８（プロパン）を同時に供給する。
　このようなプロセスとする場合でも、ＪＦＥＴ部２ａを形成できるが、ＪＦＥＴ部２ａの深さ方向におけるｎ型濃度プロファイルを確認すると、図１６に示すようにトレンチ３ａの底部において、それよりも浅い部分よりもｎ型不純物濃度が高くなる。このため、例えばＪＦＥＴ部２ａのｎ型不純物濃度が狙い値に対して、トレンチ３ａの底部においては濃くなり、それよりも浅い部分では薄くなる。そして、濃い部分のｎ型不純物濃度が約４×１０１８ｃｍ－３、薄い部分のｎ型不純物濃度が約１．０×１０１７ｃｍ－３となり、１桁以上の差となっている。
　したがって、本実施形態では、ＪＦＥＴ部２ａのｎ型不純物濃度をより狙い値に近づけられるように、図１７に示す成長プロファイルに従ってＪＦＥＴ部２ａを形成する。
　具体的には、上記した図１５のプロファイルとほぼ同様のプロファイルによってＪＦＥＴ部２ａを形成するが、昇温期間を経てＪＦＥＴ部２ａをエピタキシャル成長させる際に、成長初期の段階には、ｎ型ドーパントとなるＮ２については供給しない。つまり、成長初期に、ＳｉＣ原料ガスとなるＳｉＨ４とＣ３Ｈ８のみを導入してｎ型ドーパントとなるＮ２を導入しないアンドープ期間を設ける。例えば、幅０．１μｍのトレンチ３ａ内にＪＦＥＴ部２ａを埋め込む場合、エピタキシャル成長を２分程度行うことで埋め込むことができるが、成長初期の５～６０秒間、例えば１０秒間をアンドープ期間とする。そして、成長初期の段階の後、アンドープ期間が経過すると、ディレイドープとしてｎ型ドーパントとなるＮ２の供給も開始する。
　このようにしてＪＦＥＴ部２ａを形成すると、トレンチ３ａの底部において、ｎ型不純物濃度が濃くなることが抑制され、ＪＦＥＴ部２ａの全域においてｎ型不純物濃度を概ね狙い値で均一にすることができた。
　このように、ＪＦＥＴ部２ａをエピタキシャル成長させる際にアンドープ期間を設けることにより、ＪＦＥＴ部２ａのｎ型不純物濃度が均一にならなくなることを抑制できる。よって、ＪＦＥＴ部２ａのｎ型不純物濃度をより狙い値に近づけられ、より良好な特性のＳｉＣ半導体装置とすることが可能となる。
　なお、上記図５Ｃに示す工程では、ｐ型ディープ層３のうちトレンチ３ａ以外の表面をマスクで覆ったままの状態で選択的に埋め込みエピタキシャル成長を行うことによってＪＦＥＴ部２ａを形成しているが、マスクを除去してＪＦＥＴ部２ａを形成しても良い。その場合、ＪＦＥＴ部２ａを形成するためのｎ型ＳｉＣがトレンチ３ａ外にも形成されることになるが、ＪＦＥＴ部２ａの形成が完了した後、ｎ型ＳｉＣのうちのトレンチ３ａの外部に形成された部分をエッチバックして除去すれば良い。本実施形態のように、キャリアガスとしてＨ２を用いている場合、それをエッチングガスとしても用いることができる。このため、ＪＦＥＴ部２ａの形成が完了したら、ｎ型ドーパントとなるＮ２やＳｉＣ原料ガスとなるＳｉＨ４とＣ３Ｈ８の供給を停止した後にも、Ｈ２の供給を続けることで、ＪＦＥＴ部２ａの形成時に形成されたｎ型ＳｉＣの不要部分をエッチバックできる。さらに、このようにしてｎ型ＳｉＣの不要部分をエッチバックできることから、同じエピタキシャル成長装置をそのまま用いて、温度を保って降温させることなく連続的にｎ型電流分散層４をエピタキシャル成長させることもできる。勿論、その後に引き続き、同じエピタキシャル成長装置をそのまま用いて、降温させることなくｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させ、図１４Ｂに示すようにトレンチ６０を形成するようにもできる。このようにすれば、製造工程の簡略化が図れ、製造コストの削減が図れる。
　（第１０実施形態）
　第１０実施形態について説明する。本実施形態では、第１実施形態で説明したＪＦＥＴ部２ａが埋め込まれるトレンチ３ａのより好ましい形成工程を提供するものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。この方法は、第１実施形態に限らず、第２～６、８、９実施形態についても適用できる。
　図５Ｂに示す工程として説明したように、トレンチ３ａを形成する際には、ｐ型ディープ層３の上にＪＦＥＴ部２ａと対応する位置を開口させたマスクを配置し、そのマスクを用いたエッチングを行うという工程を行う。これによってトレンチ３ａを形成できるが、トレンチ３ａの幅が狭くなると、ｉ線露光機を用いる場合の最小形成線幅、例えば０．３μｍよりも狭くなることがあり、狭い幅のトレンチ３ａを良好に形成できなくなることがある。このため、トレンチ３ａの形成工程として、図１８Ａ～図１８Ｇに示す工程を行うと好ましい。なお、トレンチ３ａの形成工程以外については、第１実施形態と同様であるため、トレンチ３ａの形成工程のみを説明する。
　〔図１８Ａに示す工程〕
　まず、上記した図５Ａに示す工程を行ってｎ＋型基板１の上にｎ－型低濃度層２およびｐ型ディープ層３を形成する。そして、ｐ型ディープ層３の上に、例えばＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅの略）膜で構成される第１マスク膜７０を成膜する。
　〔図１８Ｂに示す工程〕
　第１マスク膜７０の上にレジスト７１を成膜したのち、図示しない露光用マスクを用いてレジスト７１を露光し、更に現像してレジストマスクを形成する。このとき、トレンチ３ａの形成予定位置と対応する位置に、トレンチ３ａよりも幅広な開口部７１ａを形成する。開口部７１ａの幅については任意であるが、例えばトレンチ３ａの幅を０．１μｍとする場合には、開口部７１ａの幅を０．３μｍ程度としている。
　〔図１８Ｃに示す工程〕
　レジスト７１をマスクとして第１マスク膜７０をエッチングする。これにより、第１マスク膜７０に、レジスト７１の開口部７１ａと同等幅の開口部７０ａが形成される。
　〔図１８Ｄに示す工程〕
　レジスト７１を剥離し、第１マスク膜７０を露出させる。
　〔図１８Ｅに示す工程〕
　開口部７１ａ内における第１マスク膜７０の側面およびｐ型ディープ層３の表面上に加えて第１マスク膜７０の表面上に、第２マスク膜７２を成膜する。このとき、第２マスク膜７２の膜厚については、開口部７０ａの幅からトレンチ３ａの狙い幅を差し引いた値の半分の厚みとなるようにしている。例えば、開口部７０ａの幅を０．３μｍとし、トレンチ３ａの狙い幅を０．１μｍとする場合であれば、第２マスク膜７２の膜厚を０．１μｍとしている。
　〔図１８Ｆに示す工程〕
　異方性エッチングにより、第２マスク膜７２を除去する。これにより、第１マスク膜７０の表面上および開口部７０ａ内におけるｐ型ディープ層３の表面上において第２マスク膜７２が除去され、開口部７０ａ内における第１マスク膜７０の側面にのみ第２マスク膜７２が残る。このため、第２マスク膜７２による開口部７２ａが形成され、その開口部７２ａの幅がトレンチ３ａの狙い幅と同等になり、開口部７０ａよりも線幅が狭窄された開口部７２ａを形成することができる。
　〔図１８Ｇに示す工程〕
　第１マスク膜７０および第２マスク膜７２をマスクとして用いて、ｐ型ディープ層３のうち開口部７２ａから露出している部分をエッチングする。これにより、トレンチ３ａを狙い幅、例えば０．１μｍの幅で良好に形成することが可能となる。
　以上説明したように、トレンチ３ａを狭い幅で形成する際には、第１マスク膜７０に形成した開口部７０ａ内に第２マスク膜７２を配置することで、より線幅の狭い開口部７２ａを得るようにする。これにより、ｉ線露光機の解像度を上回る寸法、つまり最小形成線幅よりも幅を狭くしたトレンチ３ａを良好に形成することが可能となる。
　なお、このようなトレンチ形成工程については、ＪＦＥＴ部２ａを形成する場合に限らず、他の用途のトレンチ形成の際に適用しても良い。
　（第１１実施形態）
　本実施形態では、上記各実施形態において、セル領域を囲む外周領域に外周耐圧構造を共に形成する場合の一例を示す。ここでは、第１実施形態の構造の縦型ＭＯＳＦＥＴをセル領域に形成する場合を例に挙げて説明するが、第１実施形態以外の各実施形態についても同様である。
　以下、図１９Ａ～図１９Ｉを参照して、セル領域および外周領域を含めたＳｉＣ半導体装置の製造方法について説明するが、セル領域に関する部分については第１実施形態を参照して簡単に説明する。
　まず、図１９Ａに示す工程として、図５Ａに示す工程と同様、半導体基板として、ｎ＋型基板１を用意したのち、ｎ＋型基板１の主表面上に－型低濃度層２を形成する。そして、ｐ型ディープ層３を形成するのと同時に、ｐ型リサーフ層８１の下層部８１ａおよびｐ型ガードリング層８２を形成する。
　次に、図１９Ｂ、図１９Ｃに示す工程として、図５Ｂ、図５Ｃに示す工程のようにセル領域においてトレンチ３ａの形成やＪＦＥＴ部２ａの形成を行う。また、図１９Ｄに示す工程として、図５Ｄに示す工程のようにｎ型電流分散層４をエピタキシャル成長させる際に、外周領域にも同時にエピタキシャル成長させる。そして、図１９Ｅに示す工程として、図５Ｅに示す工程のようにｐ型連結層５を形成する際のイオン注入時に、ｐ型リサーフ層８１の上層部８１ｂも同時に形成する。
　続いて、図１９Ｆに示す工程として、図５Ｆに示す工程のようにｐ型ベース領域６およびｎ＋型ソース領域７をエピタキシャル成長させる際に、外周領域にも同時に形成する。そして、図１９Ｇに示す工程として、図５Ｇに示す工程のようにセル領域においてｐ＋型コンタクト領域８を形成する。
　さらに、図１９Ｈに示す工程として、図５Ｈに示す工程のようにゲートトレンチ９を形成する際に同時に、外周領域においてｐ型ベース領域６およびｎ＋型ソース領域７を貫通してｎ型電流分散層４に至る外周トレンチ８３を形成する。そして、ゲート絶縁膜１０を形成する際に同時に外周トレンチ８３内にも絶縁膜８４を形成する。なお、ゲート電極１１の形成時に外周領域にもＰｏｌｙ－Ｓｉがデポジションされるが、エッチバックして除去している。
　その後、図１９Ｉに示す工程として、図５Ｉに示す工程のように層間絶縁膜１２を形成する際に外周トレンチ８３内にも形成する。なお、この後にセル領域ではソース電極１３などを形成するが、外周領域では必要箇所以外はパターニング時に電極材料が除去されるようにする。最後に、ｎ＋型基板１の裏面側にドレイン電極１４を形成することで、本実施形態にかかるＳｉＣ半導体装置が完成する。
　このように、第１実施形態等の構成の縦型ＭＯＳＦＥＴの形成の際に外周領域における外周耐圧構造も同時に形成することができる。これにより、ＳｉＣ半導体装置の製造工程の簡略化を図ることが可能となる。
　（他の実施形態）
　本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。
　また、ＪＦＥＴ部２ａの幅は深さ方向の全域において一定である必要は無く、例えばドレイン電極１４側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。また、ＪＦＥＴ部２ａのレイアウトについては、第１、第５実施形態などで説明したように、ｎ＋型基板１の法線方向から見て、少なくとも線状部分が備えられていれば良く、その線状部分における幅が上記したピンチオフ条件を満たすようにすれば良い。
　また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。
　同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、ＪＦＥＴ部２ａのピンチオフ条件等に基づいて、適宜設定すれば良い。
　一例を示すと、ハーフセルピッチを広くすることなど、ハーフセルピッチを変えることができ、例えば３μｍとすることができる。また、ｎ型電流分散層４やｐ型連結層５の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．４μｍとし、それぞれのｎ型不純物濃度やｐ型不純物濃度を６．０×１０１７／ｃｍ３とすることもできる。また、ｐ型ディープ層３の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．６μｍとし、ｐ型不純物濃度を２．０×１０１８／ｃｍ３とすることもできる。ただし、ここで挙げたものも一例であり、他の寸法、不純物濃度とすることもできる。
　また、上記第８実施形態では、トレンチ６０を埋め込むことでｐ型層６１を形成したが、これと同様の構造をイオン注入で形成することもできる。すなわち、ｎ型電流分散層４、ｐ型ベース領域６およびｎ＋型ソース領域７を連続してエピタキシャル成長させたのち、ｎ＋型ソース領域７の上にｐ型層６１の形成予定領域が開口するマスクを配置し、そのマスクを用いてｐ型不純物をイオン注入する。このようにすれば、ｐ型連結層５およびｐ＋型コンタクト領域８として機能するｐ型層６１を同一マスクにて同時に形成することができるため、製造工程の簡略化が図れ、製造コストの削減が図れる。
　また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本開示を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
　また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本開示を適用することができる。具体的には、ワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。

Claims (16)

  1. 　半導体装置であって、
    　半導体で構成された第１または第２導電型の基板（１）と、
    　前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなる第１導電型層（２）と、
    　前記第１導電型層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、６１）と、
    　前記第１導電型層上に形成され、前記第２導電型領域に挟まれて配置されていると共に前記基板の法線方向から見て少なくとも線状部分を有して構成されたＪＦＥＴ部（２ａ）と、
    　前記第２導電型領域の上に形成され、前記第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、
    　前記第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
    　前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
    　前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
    　前記基板の裏面側に形成されたドレイン電極（１４）と、を有し、
    　前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
    　前記ＪＦＥＴ部は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記第２導電型領域から伸びる空乏層の伸び量を抑制しつつ電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によってピンチオフさせられ、
    　前記ＪＦＥＴ部のうちの前記線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、前記第２導電型領域のうち前記ＪＦＥＴ部を挟んでいる部分（３）の第２導電型不純物濃度をＮａ、素電荷をｑ、前記半導体の誘電率をεとして、
    　９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
    　を満たしている半導体装置。
  2. 　前記第２導電型領域は、
    　前記第１導電型層の上に形成されたディープ層（３）と、
    　前記ソース電極に接続され、前記チャネル領域が形成されるベース領域（６）と、
    　前記ディープ層の上に形成され、前記ディープ層と前記ベース領域とを連結する第２導電型の連結層（５）と、を有し、
    　前記ディープ層および前記ＪＦＥＴ部の上には、前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（４）が備えられ、該電流分散層の上に前記ベース領域が形成されており、
    　前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記ＪＦＥＴ部および前記電流分散層を通じて電流を流し、前記ドレイン電圧が前記通常作動時よりも高い電圧になると、前記ＪＦＥＴ部が前記電流分散層よりも先にピンチオフさせられる請求項１に記載の半導体装置。
  3. 　前記ＪＦＥＴ部および前記第２導電型領域と前記第１導電型層との間には、前記第１導電型層よりも高不純物濃度とされた第１導電型の高濃度層（２０）が形成されている請求項２に記載の半導体装置。
  4. 　前記ソース領域および前記ベース領域を貫通して前記電流分散層に達するゲートトレンチ（９）が形成され、
    　前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成されることでトレンチゲート構造が構成されており、
    　前記ＪＦＥＴ部における前記線状部分での幅が前記ゲートトレンチの幅よりも小さくされている請求項２または３に記載の半導体装置。
  5. 　前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
    　前記ＪＦＥＴ部は、前記線状部分が前記トレンチゲート構造の長手方向に沿って伸びる短冊状とされている請求項４に記載の半導体装置。
  6. 　前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
    　前記ＪＦＥＴ部は、前記線状部分が前記トレンチゲート構造の長手方向に対して交差する方向を長手方向として、複数本が延設されている請求項４記載の半導体装置。
  7. 　前記ＪＦＥＴ部のうちの前記線状部分での幅が０．３μｍ以下とされている請求項１ないし６いずれか１つに記載の半導体装置。
  8. 　前記半導体はワイドバンドギャップ半導体である請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　半導体で構成された第１または第２導電型の基板（１）を用意することと、
    　前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２）を形成することと、
    　前記第１導電型層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
    　前記第１導電型層上に、前記ディープ層に挟まれて配置されると共に前記基板の法線方向から見て少なくとも線状部分を有するＪＦＥＴ部（２ａ）を形成することと、
    　前記ディープ層と前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第２導電型の半導体からなる連結層（５）を形成することと、
    　前記電流分散層および前記連結層の上に、前記連結層に連結される第２導電型の半導体からなるベース領域（６）を形成することと、
    　前記ベース領域の上に、前記第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
    　前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
    　前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
    　前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
    　前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
    　前記基板の裏面側にドレイン電極（１４）を形成することと、含み、
    　前記ＪＦＥＴ部を形成することでは、
    　前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加する際には、前記ディープ層から伸びる空乏層の伸び量が抑制されることで前記ソース電極および前記ドレイン電極の間に電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によってピンチオフさせられ、
    　前記ＪＦＥＴ部のうちの前記線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、前記ディープ層の第２導電型不純物濃度をＮａ、素電荷をｑ、前記半導体の誘電率をεとして、
    　９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
    　を満たすように前記ＪＦＥＴ部を形成する反転型の半導体素子を備えた半導体装置の製造方法。
  10. 　半導体で構成された第１または第２導電型の基板（１）を用意することと、
    　前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなる第１導電型層（２）を形成することと、
    　前記第１導電型層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
    　前記第１導電型層上に、前記ディープ層に挟まれて配置されると共に前記基板の法線方向から見て少なくとも線状部分を有するＪＦＥＴ部（２ａ）を形成することと、
    　前記ディープ層と前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成することと、
    　前記電流分散層の上に、第２導電型の半導体からなるベース領域（６）を形成することと、
    　前記ベース領域の上に、前記第１導電型層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
    　前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
    　前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
    　前記ソース領域の形成後に、前記ソース領域の表面から前記ディープ層に至り、前記ベース領域と前記ディープ層とを連結する連結層として機能すると共に、第２導電型のコンタクト領域として機能する第２導電型領域（６１）を形成することと、
    　前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
    　前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
    　前記基板の裏面側にドレイン電極（１４）を形成することと、含み、
    　前記ＪＦＥＴ部を形成することでは、
    　前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加する際には、前記ディープ層から伸びる空乏層の伸び量が抑制されることで前記ソース電極および前記ドレイン電極の間に電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によってピンチオフさせられ、
    　前記ＪＦＥＴ部のうちの前記線状部分での幅をＷ、第１導電型不純物濃度をＮｄとし、前記ディープ層の第２導電型不純物濃度をＮａ、素電荷をｑ、前記半導体の誘電率をεとして、
    　９０［Ｖ］＞（ｑ×Ｎｄ×（Ｎａ＋Ｎｄ）×Ｗ２）／２εＮａ
    　を満たすように前記ＪＦＥＴ部を形成する反転型の半導体素子を備えた半導体装置の製造方法。
  11. 　前記第２導電型領域を形成することは、前記ソース領域の表面から前記ディープ層に至るトレンチ（６０）を形成したのち、該トレンチ内に第２導電型半導体を埋め込むことで前記第２導電型領域を形成することである請求項１０に記載の半導体装置の製造方法。
  12. 　前記第２導電型領域を形成することは、第２導電型不純物をイオン注入することにより、前記ソース領域の表面から前記ディープ層に至る前記第２導電型領域を形成することである請求項１０に記載の半導体装置の製造方法。
  13. 　前記ＪＦＥＴ部を形成することは、前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチ内にエピタキシャル成長により前記第１導電型層よりも高不純物濃度とされた第１導電型半導体で埋め込むことで前記ＪＦＥＴ部を形成することであり、
    　同じエピタキシャル成長装置を用いて温度を保って、
    　前記ＪＦＥＴ部を形成することを行った後、前記第１導電型半導体のうち前記ＪＦＥＴ部となる部分以外の部分を水素エッチングによってエッチングバックして除去し、その後に連続して、前記電流分散層を形成することと、前記ベース領域を形成することと、前記ソース領域を形成することとを行う、請求項１０ないし１２のいずれか１つに記載の半導体装置の製造方法。
  14. 　前記ＪＦＥＴ部を形成することは、前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチ内にエピタキシャル成長により前記第１導電型層よりも高不純物濃度とされた第１導電型半導体で埋め込むことで前記ＪＦＥＴ部を形成することである請求項９ないし１２のいずれか１つに記載の半導体装置の製造方法。
  15. 　前記ＪＦＥＴ部を形成することでは、前記エピタキシャル成長における成長初期には、第１導電型不純物ドーパントを供給せずに前記半導体の原料ガスを供給し、成長初期の段階の後に、前記第１導電型不純物ドーパントの供給を開始する請求項１３または１４に記載の半導体装置の製造方法。
  16. 　前記半導体は炭化珪素であり、
    　前記ＪＦＥＴ部を形成することでは、前記成長初期における前記第１導電型不純物ドーパントを供給せずに前記半導体の原料ガスを供給することを５～６０秒間行い、その後に、前記第１導電型不純物ドーパントの供給を開始する請求項１５に記載の半導体装置の製造方法。
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