JP2019165164A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】低オン抵抗値を図りつつ、ソース電極のうちのSiCとのコンタクト部近傍の高温化を抑制して素子破壊を抑制できるSiC半導体装置を提供する。【解決手段】n+型ソース領域7およびp+型コンタクト領域8の表面、つまりソース電極13のうちのSiCとのコンタクト部からp型ディープ層3の上面までの距離Lを1.5μm以上とする。これにより、ソース電極13のうちのSiCとのコンタクト部近傍が自己発熱箇所から離れるようにする。【選択図】図1
Description
本発明は、炭化珪素(以下、SiCという)半導体装置およびその製造方法に関するものである。
半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要となるが、負荷短絡時に高いドレイン電圧が印加されたときに半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるSiC半導体装置の耐量が低下することになる。
これに対して、特許文献1において、第1導電型のソース抵抗制御領域を備えることで、室温では低オン抵抗を実現しつつ、半導体素子が自己発熱によって高熱になると高オン抵抗化して大電流が流れることが抑制されるようにした半導体装置が提案されている。この半導体装置では、ドリフト層の表層部に、第2導電型の第1ウェル領域と、第1ウェル領域に隣接したウェルギャップ領域と、ウェルギャップ領域に隣接して形成された第2導電型の第2ウェル領域が備えられている。さらに、ウェルギャップ領域内にソース抵抗制御領域が備えられている。そして、第1ウェル領域の表層部の一部からウェルギャップ領域の表層部の一部まで連続的に第1導電型のソースコンタクト領域が備えられている。
しかしながら、SiC半導体装置では、規格化オン抵抗がより小さいため、高いドレイン電圧が印加されたときに大電流が流れ、発熱箇所の温度が直ぐに上昇して、SiC半導体装置の耐量が低下してしまう。特に、特許文献1に記載の構造では、発熱箇所となるソース抵抗制御領域が半導体表面近傍に形成されており、素子破損箇所となるソース電極のうちのSiCとのコンタクト部近傍で発熱されることになるため、短時間でコンタクト部が高温になり、破損に至ることになる。
一般的に、半導体装置では、過電流検出機能が備えられ、過電流が検出されたときに、ゲート電圧の印加を遮断して、半導体装置の通電をオフすることで、素子破損が生じることを抑制している。ただし、過電流が検出されてから半導体装置の通電をオフするまでにある程度時間を要し、その間にソース電極のうちのSiCとのコンタクト部近傍が高温化すると、素子破損を回避できない。
本発明は上記点に鑑みて、低オン抵抗値を図りつつ、ソース電極のうちのSiCとのコンタクト部近傍の高温化を抑制して素子破壊を抑制できるSiC半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載のSiC半導体装置は、SiCで構成された第1または第2導電型の基板(1)と、基板の上に形成され、基板よりも低不純物濃度とされた第1導電型のSiCからなる第1導電型層(2)と、第1導電型層の上に形成されていると共に基板の法線方向から見て少なくとも線状部分を有して構成された第2導電型のSiCからなる第2導電型のディープ層(3)と、第1導電型層上に形成され、ディープ層に挟まれて配置されていると共に基板の法線方向から見て少なくとも線状部分を有して構成された第1導電型のSiCからなるJFET部(2a)と、ディープ層およびJFET部の上に形成され、第1導電型層よりも高濃度の第1導電型のSiCからなる電流分散層(4)と、電流分散層の上に形成され、チャネル領域を形成する第2導電型のベース領域(6)と、ベース領域の上に形成され、第1導電型層よりも高濃度の第1導電型のSiCからなるソース領域(7)と、ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜(10)と、ゲート絶縁膜上に形成されたゲート電極(11)と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(12)と、コンタクトホールを通じて、ソース領域およびベース領域に電気的に接続されたソース電極(13)と、基板の裏面側に形成されたドレイン電極(14)とを備える半導体素子を有している。このような構成において、ソース電極のうちソース領域とのコンタクト部からディープ層までの距離(L)が1.5μm以上とされている。
このように、ソース電極のうちソース領域とのコンタクト部からディープ層までの距離が1.5μm以上となるようにすることで、ソース電極のうちのSiCとのコンタクト部近傍が自己発熱箇所から離れるようにしている。これにより、低オン抵抗値を図りつつ、ソース電極のうちのSiCとのコンタクト部近傍の高温化を抑制して素子破壊を抑制することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、図1に示すように、半導体素子としてnチャネルタイプの反転型の縦型MOSFETが形成されたものである。縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下の説明では、図1の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、図1に示すように、半導体素子としてnチャネルタイプの反転型の縦型MOSFETが形成されたものである。縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下の説明では、図1の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
SiC半導体装置には、SiCからなるn+型基板1が半導体基板として用いられている。n+型基板1の主表面上には、SiCからなるn−型低濃度層2が形成されている。n−型低濃度層2の上には、n型SiCで構成されたJFET部2aおよびp型SiCで構成されたp型ディープ層3が形成されている。n−型低濃度層2は、第1導電型層に相当するものであり、n+型基板1から離れた位置、つまりn+型基板1と反対側においてJFET部2aと連結されており、このJFET部2aの両側にSiCからなるp型ディープ層3が形成されている。JFET部2aは、後述するトレンチゲート構造の長手方向に沿って延設された短冊状、つまり線状とされ、JFET部2aの周囲がp型ディープ層3とされることでp型ディープ層3も短冊状とされている。
n+型基板1は、表面が(0001)Si面とされ、例えば、n型不純物濃度が5.9×1018/cm3とされ、厚さが100μmとされている。n−型低濃度層2は、例えば、n型不純物濃度が6.0×1015〜2.0×1016/cm3とされ、ここでは1.0×1016/cm3とされている。また、n−型低濃度層2は、例えば厚さが6〜13μmとされ、ここでは8.0μmとされている。なお、後述するように、図1に示す縦型MOSFETの1セル分の横幅、具体的には図1の左右方向の長さは、例えば3.6μmとされており、n−型低濃度層2の幅は、1セル分で3.6μm、半セル分でその半分の1.8μmとされている。
また、JFET部2aについては、例えばn型不純物濃度が1.0×17〜5.0×1017/cm3とされ、ここでは2.0×1017/cm3とされている。また、JFET部2aは、例えば幅が0.5〜1.4μm、ここでは1.2μmとされている。p型ディープ層3は、例えばp型不純物濃度が3.0×1017〜3.0×1018/cm3、ここでは1.3〜1.4×1018/cm3とされている。また、p型ディープ層3は、例えば厚さが0.2〜2.0μmとされ、ここでは1.0μmとされている。また、p型ディープ層3の幅は、縦型MOSFETの1セルのピッチからJFET部2aの幅分を差し引いた長さの半分とされ、例えば1.1〜1.55μmとされ、ここでは1.2μmとされている。
また、JFET部2aおよびp型ディープ層3の上には、JFET部2aと連結され、かつ、JFET部2aよりも幅広とされたSiCからなるn型電流分散層4が形成されている。さらに、p型ディープ層3の上には、p型ディープ層3よりも幅が狭くされたSiCからなるp型連結層5が形成されている。
n型電流分散層4は、後述するようにチャネル領域を通じて流れる電流が幅方向に拡散できるようにする層である。n型電流分散層4は、JFET部2aよりも高濃度とされており、例えばn型不純物濃度が3×1017/cm3とされ、厚さが0.6μmとされている。また、p型連結層5は、p型ディープ層3と同じ濃度とされていても良いが、本実施形態ではp型ディープ層3の方が高濃度とされている。例えば、p型連結層5は、p型不純物濃度が1.5×1018/cm3とされ、厚さが1.2μmとされている。
なお、本明細書では、便宜上、n−型低濃度層2、JFET部2aおよびn型電流分散層4という別々の構成として説明しているが、これら各n型層はドリフト層として機能する部分となる。
n型電流分散層4およびp型連結層5の上にはSiCからなるp型ベース領域6が形成されており、p型連結層5を介してp型ベース領域6とp型ディープ層3とが連結されている。また、p型ベース領域6の上には、SiCからなるn+型ソース領域7およびp+型コンタクト領域8が形成されている。n+型ソース領域7は、p型ベース領域6のうちn型電流分散層4と対応する部分の上に形成されており、p+型コンタクト領域8は、p型ベース領域6のうちp型連結層5と対応する部分の上に形成されている。
p型ベース領域6は、p型ディープ層3よりも厚みが薄く、かつ、p型不純物濃度が低くされており、例えば、p型不純物濃度が3×1017/cm3とされ、厚さが0.3μmとされている。また、n+型ソース領域7は、例えば、n型不純物濃度がn型電流分散層4よりも高濃度とされており、厚さが0.5μmとされている。p+型コンタクト領域8は、p型不純物濃度がp型ベース領域6よりも高濃度とされている。
また、p型ベース領域6およびn+型ソース領域7を貫通してn型電流分散層4に達するように、例えば幅が0.8μm、深さがp型ベース領域6とn+型ソース領域7の合計膜厚よりも0.2〜0.4μm深くされたゲートトレンチ9が形成されている。このゲートトレンチ9の側面と接するように上述したp型ベース領域6およびn+型ソース領域7が配置されている。
ゲートトレンチ9は、図1の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。ゲートトレンチ9の幅については任意であるが、JFET部2aの幅がゲートトレンチ9の幅よりも小さくなるようにすると好ましい。また、図1には1本しか示していないが、ゲートトレンチ9は、複数本が紙面左右方向に等間隔に配置され、それぞれp型ディープ層3の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ9のピッチ、つまり隣り合うゲートトレンチ9の配置間隔が縦型MOSFETの1セル分のピッチとなるセルピッチとされる。そして、例えば、セルピッチの半分となるハーフセルピッチが1.8μmとされている。なお、上記したように、ゲートトレンチ9の幅については任意であるが、ここではハーフセルピッチよりも小さくしてある。
また、p型ベース領域6のうちゲートトレンチ9の側面に位置している部分を縦型MOSFETの作動時にn+型ソース領域7とn型電流分散層4との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ9の内壁面にゲート絶縁膜10が形成されている。そして、ゲート絶縁膜10の表面にはドープドPoly−Siにて構成されたゲート電極11が形成されており、これらゲート絶縁膜10およびゲート電極11によってゲートトレンチ9内が埋め尽くされている。
また、n+型ソース領域7およびp+型コンタクト領域8の表面やゲート電極11の表面には、層間絶縁膜12を介してソース電極13などが形成されている。ソース電極13は、複数の金属、例えばNi/Al等にて構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn+型ソース領域7やn型ドープの場合のゲート電極11と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはp+型コンタクト領域8と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極13は、層間絶縁膜12上に形成されることで電気的に絶縁されている。そして、層間絶縁膜12に形成されたコンタクトホールを通じて、ソース電極13はn+型ソース領域7およびp+型コンタクト領域8と電気的に接触させられている。
さらに、n+型基板1の裏面側にはn+型基板1と電気的に接続されたドレイン電極14が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでセル領域が構成されている。そして、このような縦型MOSFETが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでSiC半導体装置が構成されている。
このような構造により、図1に示す縦型MOSFETを有するSiC半導体装置が構成されている。このような構成のSiC半導体装置では、n+型ソース領域7およびp+型コンタクト領域8の表面、つまりソース電極13のうちのSiCとのコンタクト部からp型ディープ層3の上面までの距離Lが1.5μm以上、好ましくは2μm以上となるようにしてある。すなわち、n+型ソース領域7の厚さと、p型ベース領域6の厚さ、および、n型電流分散層4やp型連結層5の厚さを調整して距離Lが1.5μm以上となるようにしてある。例えば、本実施形態の場合、n+型ソース領域7の厚さが0.5μm、p型ベース領域6の厚さが0.3μm、n型電流分散層4やp型連結層5の厚さが1.2μmとされることで、距離Lが2.0μmとなるようにしている。このような構造とされていることから、理由については後述するが、SiC半導体装置の耐量を高くすることが可能となり、素子破損を抑制できるという効果が得られる。
次に、図1に示す縦型MOSFETを有するSiC半導体装置の作動について説明しつつ、素子破損を抑制できるという効果が得られる理由について説明する。
本実施形態のSiC半導体装置は、縦型MOSFETのソース電圧Vsを0V、ドレイン電圧Vdを例えば1〜1.5Vとした状態で、ゲート電極11に対して例えば20Vのゲート電圧Vgを印加することで動作させられる。すなわち、ゲート電圧が印加されることにより、縦型MOSFETは、ゲートトレンチ9に接する部分のp型ベース領域6にチャネル領域が形成され、ドレイン−ソース間に電流を流すという動作を行う。
具体的には、ドレイン電圧Vdが例えば1〜1.5[V]のように通常作動時に印加される電圧である場合、p型ディープ層3側からJFET部2aへ若干空乏層が伸びるものの、JFET部2aの幅よりも十分に小さい幅しか伸びない。このため、JFET部2a内への空乏層の伸びが抑制され、JFET部2aにおける電流経路が狭くならないようにできるため、低オン抵抗を図ることが可能となる。
一方、負荷短絡などが生じた時や縦型MOSFETをオフに切り替える時には、ドレイン電圧Vdが通常作動時の電圧よりも高くなる。例えば、負荷短絡が発生したときの定格電圧は650V、縦型MOSFETをオフに切り替える時の定格電圧は1400Vが見込まれている。このとき、縦型MOSFETに大電流が流れ得るが、上記のような構成としていることから、SiC半導体装置の耐量を高くすることが可能となり、素子破損を回避することが可能となる。以下、この理由について説明する。
ドレイン電圧Vdが通常作動時の電圧よりも高くなるときには、p型ディープ層3側からJFET部2aに伸びる空乏層やn−型低濃度層2およびJFET部2a側からp型ディープ層3に伸びる空乏層の幅が増加する。このとき、p型ディープ層3側から伸びる空乏層によってJFET部2aがピンチオフされるような設計とすれば、大電流が流れることが抑制されるため、素子破損を抑制できる。しかしながら、JFET部2aがピンチオフされる設計としなかったとしても、ソース電極13のうちSiCとのコンタクト部が高温化することを抑制できれば、素子破損を回避できる。
すなわち、SiC半導体装置では、図示しない過電流検出機能により、縦型MOSFETに流れる電流が所定の閾値よりも大きくなる過電流状態を検出している。そして、過電流状態が検出されると、ゲート電圧Vgの印加を停止し、縦型MOSFETを遮断する。この縦型MOSFETが遮断されるまでに掛かる時間よりも、SiC半導体装置が破壊されるまでに掛かる時間(以下、破壊時間という)を長くできれば、素子破損を回避することができる。そして、縦型MOSFETにおける素子破損は、ソース電極13のうちSiCとのコンタクト部が高温になることで電極材料が溶融してしまうために生じているため、コンタクト部が高温化し難い構造とすることで素子破壊を回避することができる。
これに対して、上記したように、本実施形態のSiC半導体装置では、距離Lを長く設定しており、距離Lを1.5μm以上、好ましくは2μm以上に設計している。図1に示す縦型MOSFETでは、JFET部2aやp型ディープ層3およびその下方に位置するn−型低濃度層2が自己発熱箇所となる。このため、自己発熱箇所をソース電極13のうちのSiCとのコンタクト部から離すことが可能となる。また、負荷短絡時などに自己発熱が生じても、自己発熱箇所から離れたソース電極13のうちのSiCとのコンタクト部が伝熱によって高温化するまでに時間が掛かるようにでき、破壊時間を長くすることができる。したがって、ソース電極13のうちのSiCとのコンタクト部が伝熱によって高温化する前に、過電流検出機能によって過電流状態が検出され、縦型MOSFETが遮断されるようにでき、素子破損を回避することが可能となる。
また、p型連結層5の幅をp型ディープ層3の幅よりも狭くしてあるので、ドレイン電圧が高くなったときに空乏層の広がりがp型ディープ層3内で止まり、p型連結層5に空乏層が届かないようにできる。p型連結層5内に空乏層が届くと、p型連結層5のうちp型ディープ層3の近傍に高電界が加わり、そこで自己発熱が生じる可能性があるが、p型連結層5内に空乏層が届かないようにすることで、自己発熱が生じることを抑制できる。これにより、自己発熱箇所がソース電極13のうちSiCとのコンタクト部に近づくことを抑制でき、より素子破損を抑制することが可能となる。
特に、縦型MOSFETをオフに切り替える際には、高いドレイン電圧Vdが加わるため、p型ディープ層3内に広がる空乏層の伸び量が大きくなるが、p型連結層5まで届かないようにするのが好ましい。具体的には、p型ディープ層3内に広がる空乏層がp型連結層5に届かないようにするためには、数式1を満たす条件が成り立てば良い。なお、数式1では、p型ディープ層3について、厚さをDp、幅をWp、p型不純物濃度をNpとしている。また、n−型低濃度層2について、厚さをDb、幅をWd、n型不純物濃度をNdとしている。
(数1)
Wp×Np×Dp>Wd×Nd×Dd
数式1の右辺は、p型ディープ層3の空間電荷qp、左辺は、n−型低濃度層2の空間電荷qdに相当し、数式1は、空間電荷pdよりも多い空間電荷qpが保持されていることを意味している。
Wp×Np×Dp>Wd×Nd×Dd
数式1の右辺は、p型ディープ層3の空間電荷qp、左辺は、n−型低濃度層2の空間電荷qdに相当し、数式1は、空間電荷pdよりも多い空間電荷qpが保持されていることを意味している。
本実施形態の場合、p型ディープ層3については、例えば、厚さDpを1.0μm、幅Wdを1.2μm、p型不純物濃度を2.0×1017/cm3としている。また、n−型低濃度層2については、例えば、厚さDbを8.0μm、幅Wdを1.8μm、n型不純物濃度を1.0×1016/cm3としている。このため、本実施形態の縦型MOSFETは、上記した数式1の条件を満たしており、ドレイン電圧Vdが高くなったときにp型ディープ層3内に広がる空乏層がp型連結層5に届かないようにできる構造となっている
次に、距離Lを1.5μm以上、好ましくは2μm以上としている理由について、図2、図3A、図3B、図4および図5A〜図5Dを参照して説明する。
まず、本実施形態のようなp型ディープ層3を形成していない構造の縦型MOSFETにおいて、自己発熱時の温度の経時変化をシミュレーションにより調べた。図2は、シミュレーションに用いたモデル図であり、図3Aおよび図3Bは、シミュレーション結果を示す図である。具体的には、図3Aおよび図3Bは、順に、負荷短絡による過電流状態になってから0.2μs、0.4μs、0.6μs、1μs、2μs、3μs、時間が経過したときの各部の温度分布を示している。なお、このシミュレーションにおいては、SiCの熱抵抗を0.5cm2K/Wとし、ソース電極13とSiCとのコンタクト抵抗を250Ω・(μm)2として、ゲート電圧Vgを20V、ドレイン電圧Vdを650V、ソース電圧Vsを0Vとしている。
これらの図に示すように、過電流状態になってからの時間変化に伴って各部の温度が上昇していく。そして、このシミュレーションでは、p型ディープ層3が備えられていないことから、ソース電極13のうちSiCとのコンタクト部が高温化してしまい、2μs経過後には1200℃以上という電極材料の溶融温度以上の温度まで上昇するという結果となった。これにより、2μs以降は、素子破損によって縦型MOSFETの電流が遮断された状態となり、3μsのタイミングでは縦型MOSFETの温度が再び低下していた。
このように、p型ディープ層3を備えていない構造においては、短い破壊時間でソース電極13のうちSiCとのコンタクト部が高温化するため、素子破損を回避することができない。
これに対して、本実施形態のようにp型ディープ層3を形成してあると、JFET部2aの近傍、より詳しくはJFET部2aの下部が自己発熱箇所となる。そして、距離Lを長くするほど、自己発熱箇所をよりソース電極13のコンタクト部から離れた位置に移動させることが可能となり、ソース電極13のうちSiCとのコンタクト部から自己発熱箇所を離すことが可能となる。
次に、距離Lを変化させた場合において、負荷短絡による過電流状態になってから1μs経過したときの各部の温度分布を調べた。図4は、シミュレーションに用いたモデル図である。また、図4に示したモデル図のうちの距離Lを変化させて温度分布を調べた結果を示したのが図5A〜図5Dである。各図に示されるように、距離Lを長くするほど、ソース電極13のうちSiCとのコンタクト部から離れた位置が最も高温となっていて、コンタクト部の近傍は温度が低くなっていることが分かる。また、1μs経過時に最も温度が高くなっている部位でも700℃を少し超える程度の温度であり、電極材料の溶融温度には至らない状態となっている。
さらに、距離Lと破壊時間との関係についてシミュレーションにより調べた。ここでも、SiCの熱抵抗を0.5cm2K/Wとし、ソース電極13とSiCとのコンタクト抵抗を250Ω・(μm)2として、ゲート電圧Vgを20V、ドレイン電圧Vdを650V、ソース電圧Vsを0Vとした。そして、距離Lを1.5μm、4.75μm、8μm、12μm、20μmと変化させて、シミュレーションを行った。図6は、その結果を示している。なお、図中に、距離Lごとのオン抵抗についても記した。オン抵抗については、距離Lを長くした分、n型電流分散層4の厚みを厚くしたとして算出してある。
この図に示すように、距離Lと破壊時間とは相関があり、距離Lが長いほど破壊時間が長くなると言う結果となった。各プロットに基づいて近似直線を描くことができ、この近似直線に描かれる距離Lと破壊時間との相関関係に基づき、破壊時間が過電流検出機能によって過電流状態が検出されてから縦型MOSFETが遮断されるまでに掛かる時間よりも長くできれば良い。
ここで、SiC半導体装置における縦型MOSFETにおいて、過電流検出機能によって過電流状態が検出されてから縦型MOSFETが遮断されるまでに掛かる時間は、4μs以下と見込まれている。このため、破壊時間が4μs以上にできれば、SiC半導体装置における素子破損を回避することが可能になる。これに対して、図6に示されるように、距離Lが1.5μmとした場合を含めて、すべての場合において破壊時間が4μsを超えている。このため、少なくとも距離Lを1.5μm以上にすることで破壊時間を4μs以上にすることが可能となる。好ましくは、距離Lを2μm以上に設定すれば、n型電流分散層4の厚みの誤差などの製造誤差などを加味しても、破壊時間を4μs以上にすることが可能となる。
したがって、本実施形態の構成のSiC半導体装置とすることで、低オン抵抗値を図りつつ、ソース電極13のうちのSiCとのコンタクト部近傍の高温化を抑制して素子破壊を抑制することが可能となる。
なお、距離Lについては、SiC表面からp型ディープ層3の上面までの距離であり、この間に配置される各構成の厚み等には依らないと考えられる。参考として、n+型ソース領域7をより深い位置まで形成した場合についても、距離Lと破壊時間との関係を調べたが、ほぼn+型ソース領域7を深くしていない場合に描かれる近似直線上となる関係になった。したがって、距離Lは、SiC表面からp型ディープ層3の上面までの間に配置される各構成の厚みなどには依らずに、破壊時間との関係を決めるパラメータとなると言える。
次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置の製造方法について、図7A〜図7Hに示す製造工程中の断面図を参照して説明する。
〔図7Aに示す工程〕
まず、半導体基板として、n+型基板1を用意する。そして、CVD(chemical vapor deposition)などによるエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn−型低濃度層2を形成したのち、さらにSiCからなるJFET部2aおよびp型ディープ層3を形成する。JFET部2aおよびp型ディープ層3については、n−型低濃度層2へのp型不純物のイオン注入もしくはn−型低濃度層2上へのエピタキシャル成長などによって形成している。
まず、半導体基板として、n+型基板1を用意する。そして、CVD(chemical vapor deposition)などによるエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn−型低濃度層2を形成したのち、さらにSiCからなるJFET部2aおよびp型ディープ層3を形成する。JFET部2aおよびp型ディープ層3については、n−型低濃度層2へのp型不純物のイオン注入もしくはn−型低濃度層2上へのエピタキシャル成長などによって形成している。
p型不純物のイオン注入によってJFET部2aおよびp型ディープ層3を形成する場合には、n−型低濃度層2のうちのp型ディープ層3の形成予定位置以外の部分にはp型不純物が注入されないようにマスクした状態でp型不純物のイオン注入を行う。このようにすることで、n−型低濃度層2のうちp型不純物が注入された部分によってp型ディープ層3が形成され、注入されなかった部分、つまりn−型低濃度層2のうちp型ディープ層3によって挟まれた部分によってJFET部2aを構成できる。なお、JFET部2aをn−型低濃度層2とは異なる不純物濃度で構成することもできる。その場合、n−型低濃度層2の上にJFET部2aを構成するn型不純物層をエピタキシャル成長しておき、n型不純物層に対してp型不純物をイオン注入するようにすれば、JFET部2aをn−型低濃度層2と異なる不純物濃度で構成できる。
また、JFET部2aおよびp型ディープ層3をn−型低濃度層2上へのエピタキシャル成長によって形成する場合には、次のような手法が挙げられる。まず、p型ディープ層3をエピタキシャル成長させた後、JFET部2aの形成予定領域をエッチングしてトレンチを形成し、そのトレンチ内を埋め込むようにn型不純物層をエピタキシャル成長させることによってJFET部2aを形成する。逆に、JFET部2aを形成したのち、p型ディープ層3の形成予定領域をエッチングしてトレンチを形成し、そのトレンチ内を埋め込むようにp型不純物層をエピタキシャル成長させることによってp型ディープ層3を形成しても良い。
さらに、p型ディープ層3をエピタキシャル成長させた後に、JFET部2aの形成予定領域が開口する図示しないマスクを用いてn型不純物をイオン注入することで、JFET部2aを形成することもできる。
〔図7Bに示す工程〕
p型ディープ層3やJFET部2aの表面にn型電流分散層4をエピタキシャル成長させる。
p型ディープ層3やJFET部2aの表面にn型電流分散層4をエピタキシャル成長させる。
〔図7Cに示す工程〕
n型電流分散層4のうちJFET部2aから離れた位置、つまりp型連結層5の形成予定領域が開口する図示しないマスクを形成したのち、このマスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行う。これにより、p型連結層5の形成予定領域においてn型電流分散層4が除去されてトレンチ21が形成される。
n型電流分散層4のうちJFET部2aから離れた位置、つまりp型連結層5の形成予定領域が開口する図示しないマスクを形成したのち、このマスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行う。これにより、p型連結層5の形成予定領域においてn型電流分散層4が除去されてトレンチ21が形成される。
〔図7Dに示す工程〕
トレンチ21を埋め込むように、p型不純物層をエピタキシャル成長させる。そして、CMP(chemical mechanical polishing)などによってp型不純物層のうちのn型電流分散層4よりも上に形成されている部分を研磨除去し、p型連結層5を形成する。
トレンチ21を埋め込むように、p型不純物層をエピタキシャル成長させる。そして、CMP(chemical mechanical polishing)などによってp型不純物層のうちのn型電流分散層4よりも上に形成されている部分を研磨除去し、p型連結層5を形成する。
〔図7Eに示す工程〕
n型電流分散層4およびp型連結層5の上にp型ベース領域6およびn+型ソース領域7をエピタキシャル成長させる。
n型電流分散層4およびp型連結層5の上にp型ベース領域6およびn+型ソース領域7をエピタキシャル成長させる。
〔図7Fに示す工程〕
n+型ソース領域7の一部にp型不純物をイオン注入することでp+型コンタクト領域8を形成する。
n+型ソース領域7の一部にp型不純物をイオン注入することでp+型コンタクト領域8を形成する。
〔図7Gに示す工程〕
n+型ソース領域7などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ9の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことで、ゲートトレンチ9を形成する。
n+型ソース領域7などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ9の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことで、ゲートトレンチ9を形成する。
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜10を形成し、ゲート絶縁膜10によってゲートトレンチ9の内壁面上およびn+型ソース領域7の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly−Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ9内にPoly−Siを残すことでゲート電極11を形成する。
〔図7Hに示す工程〕
ゲート電極11およびゲート絶縁膜10の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜12を形成する。また、層間絶縁膜12の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極11の間に位置する部分、つまりp+型コンタクト領域8と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜12をパターニングすることでp型ディープ層3およびn+型ソース領域7を露出させるコンタクトホールを形成する。そして、層間絶縁膜12の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極13を形成する。
ゲート電極11およびゲート絶縁膜10の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜12を形成する。また、層間絶縁膜12の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極11の間に位置する部分、つまりp+型コンタクト領域8と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜12をパターニングすることでp型ディープ層3およびn+型ソース領域7を露出させるコンタクトホールを形成する。そして、層間絶縁膜12の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極13を形成する。
その後、n+型基板1の裏面側にドレイン電極14を形成することで、図1に示した本実施形態にかかるSiC半導体装置が完成する。
以上説明したように、本実施形態のSiC半導体装置では、距離Lを1.5μm以上、好ましくは2μm以上とすることで、ソース電極13のうちのSiCとのコンタクト部近傍が自己発熱箇所から離れるようにしている。これにより、低オン抵抗値を図りつつ、ソース電極13のうちのSiCとのコンタクト部近傍の高温化を抑制して素子破壊を抑制することが可能となる。
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対してJFET部2aおよびp型ディープ層3の上面レイアウトを変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第2実施形態について説明する。本実施形態は、第1実施形態に対してJFET部2aおよびp型ディープ層3の上面レイアウトを変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記第1実施形態では、JFET部2aおよびp型ディープ層3をトレンチゲート構造の長手方向に沿う短冊状に形成している。これに対して、本実施形態では、図8に示すように、トレンチゲート構造の長手方向に対して交差、ここでは直交するようにJFET部2aおよびp型ディープ層3をレイアウトしている。
このように、トレンチゲート構造とJFET部2aおよびp型ディープ層3とが交差するレイアウトとなるようにしても、第1実施形態と同様の効果を得ることができる。なお、この場合でも、JFET部2aやp型ディープ層3の幅とは、短冊状となる各線状部分での幅のことを示すことになる。
(第2実施形態の変形例)
第2実施形態のように、トレンチゲート構造とJFET部2aおよびp型ディープ層3が短冊状で互いに交差するレイアウトとなる場合に限らず、他のレイアウトとすることもできる。例えば、p型ディープ層3を四角形などの枠体形状で構成し、各p型ディープ層3を格子状に並べた構造としても良い。なお、この場合、p型ディープ層3の幅とは、枠体形状のうちの線状部分での幅のことを示すことになる。
第2実施形態のように、トレンチゲート構造とJFET部2aおよびp型ディープ層3が短冊状で互いに交差するレイアウトとなる場合に限らず、他のレイアウトとすることもできる。例えば、p型ディープ層3を四角形などの枠体形状で構成し、各p型ディープ層3を格子状に並べた構造としても良い。なお、この場合、p型ディープ層3の幅とは、枠体形状のうちの線状部分での幅のことを示すことになる。
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対してトレンチゲート構造の縦型MOSFETに代えてプレーナ構造の縦型MOSFETとしたものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態の構造の縦型MOSFETに対してプレーナ構造とする場合について説明するが、第2実施形態の構造を有する縦型MOSFETに対しても適用可能である。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対してトレンチゲート構造の縦型MOSFETに代えてプレーナ構造の縦型MOSFETとしたものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態の構造の縦型MOSFETに対してプレーナ構造とする場合について説明するが、第2実施形態の構造を有する縦型MOSFETに対しても適用可能である。
本実施形態では、図9に示すようなプレーナ構造の縦型MOSFETを有するSiC半導体装置に対して、ソース電極13のうちSiCとのコンタクト部からp型ディープ層3の上面までの距離Lを1.5μm以上、好ましくは2μm以上とする。プレーナ構造の縦型MOSFETでは、図9の断面とされた一方向において、n型電流分散層4の表層部にp型ベース領域6が複数離れて並べられ、各p型ベース領域6内で終端するようにp型ベース領域6の表層部にn+型ソース領域7が形成されている。
そして、p型ベース領域6のうちn+型ソース領域7とn型電流分散層4との間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜10を介してゲート電極11が形成された構造とされる。なお、ゲート電極11のレイアウトについては様々な形状にできるが、ここではゲート電極11を複数のp型ベース領域6が並ぶ一方向に対して交差する方向、具体的には図9の紙面垂直方向を長手方向とした短冊状に延設したレイアウトとしている。
このような構造においても、距離Lを1.5μm以上、好ましくは2μm以上とすることで、第1実施形態と同様の効果を得ることができる。なお、図9の断面とされる一方向において、p型ベース領域6が複数離れた状態となっているが、図9とは別段面においてp型ベース領域6が繋がっていて一体となっていても良い。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、JFET部2aの幅は深さ方向の全域において一定である必要は無く、例えばドレイン電極14側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。また、JFET部2aのレイアウトについては、第1〜第3実施形態などで説明したように、n+型基板1の法線方向から見て、少なくとも線状部分が備えられていれば良い。
また、各部の不純物濃度は一定でなくても良い。例えば、p型ディープ層3がドレイン電極14に近づくほどp型不純物濃度が低く、ソース電極13に近づくほどp型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。
また、各部の寸法や不純物濃度についても一例を示したに過ぎず、適宜変更可能である。例えば、チャネル抵抗を低減するために、第1実施形態と比較して、p型ベース領域6の不純物濃度を高く設定しつつp型ベース領域6の厚みを小さくする短チャネル構造としても良い。なお、ソース電極13のうちSiCとのコンタクト部から自己発熱箇所までの距離Lについては、SiCの熱抵抗に基づくものであり、各部の寸法や不純物濃度が変化しても、1.5μm以上、好ましくは2μm以上あれば、素子破損を抑制可能である。
また、第1実施形態等では、p型ディープ層3をソース電極13に接続することでソース電位とする構造について説明した。これに対して、p型ディープ層3をp型ベース領域6から分離した構造とし、p型ディープ層3への電圧印加に伴ってJFET部2aの空乏層の伸び量を調整する第2ゲートとして機能させるようにしても良い。その場合、p型ディープ層3は、ゲート電極11に電気的に接続してゲート電圧が印加される構成としたり、ドレイン電極14に接続してドレイン電圧が印加される構成とすることができる。
また、上記第1実施形態等では、第1導電型をn型、第2導電型をp型としたnチャネルタイプの縦型MOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプの縦型MOSFETとしても良い。また、上記説明では、半導体素子として縦型MOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対してn+型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
2 n−型低濃度層
2a JFET部
3 p型ディープ層
4 n型電流分散層
6 p型ベース領域
7 n+型ソース領域
10 ゲート絶縁膜
11 ゲート電極
13 ソース電極
14 ドレイン電極
2a JFET部
3 p型ディープ層
4 n型電流分散層
6 p型ベース領域
7 n+型ソース領域
10 ゲート絶縁膜
11 ゲート電極
13 ソース電極
14 ドレイン電極
Claims (8)
- 炭化珪素で構成された第1または第2導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の炭化珪素からなる第1導電型層(2)と、
前記第1導電型層の上に形成されていると共に前記基板の法線方向から見て少なくとも線状部分を有して構成された第2導電型の炭化珪素からなる第2導電型のディープ層(3)と、
前記第1導電型層上に形成され、前記ディープ層に挟まれて配置されていると共に前記基板の法線方向から見て少なくとも線状部分を有して構成された第1導電型の炭化珪素からなるJFET部(2a)と、
前記ディープ層および前記JFET部の上に形成され、前記第1導電型層よりも高濃度の第1導電型の炭化珪素からなる電流分散層(4)と、
前記電流分散層の上に形成され、チャネル領域を形成する第2導電型のベース領域(6)と、
前記ベース領域の上に形成され、前記第1導電型層よりも高濃度の第1導電型の炭化珪素からなるソース領域(7)と、
前記ベース領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜(10)と、
前記ゲート絶縁膜上に形成されたゲート電極(11)と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(12)と、
前記コンタクトホールを通じて、前記ソース領域および前記ベース領域に電気的に接続されたソース電極(13)と、
前記基板の裏面側に形成されたドレイン電極(14)と、を備える半導体素子を有し、
前記ソース電極のうち前記ソース領域とのコンタクト部から前記ディープ層までの距離(L)が1.5μm以上とされている炭化珪素半導体装置。 - 前記ディープ層の上には、前記電流分散層に加えて、一方向に延設されている第2導電型の炭化珪素からなる連結層(5)が形成され、該連結層によって前記ベース領域と前記ディープ層とが連結されている請求項1に記載の炭化珪素半導体装置。
- 前記連結層の幅は、前記ベース領域の幅よりも狭くされている請求項2に記載の炭化珪素半導体装置。
- 前記ソース領域および前記ベース領域を貫通して前記電流分散層に達するゲートトレンチ(9)が形成され、前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成された、トレンチゲート構造の前記半導体素子を有し、
複数本の前記トレンチゲート構造が一方向を長手方向として延設されることでストライプ状に形成されており、
前記JFET部の線状部分および前記ディープ層の線状部分は、それぞれ、前記トレンチゲート構造の長手方向に沿って伸びる短冊状とされている請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 前記ソース領域および前記ベース領域を貫通して前記電流分散層に達するゲートトレンチ(9)が形成され、前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成された、トレンチゲート構造の前記半導体素子を有し、
複数本の前記トレンチゲート構造が一方向を長手方向として延設されることでストライプ状に形成されており、
前記JFET部の線状部分および前記ディープ層の線状部分は、それぞれ、前記トレンチゲート構造の長手方向に対して交差する方向を長手方向として、複数本が延設されている請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 前記ベース領域は、前記電流分散層の表層部に形成されていると共に、一方向において複数離れて並べられた状態とされており、
前記ソース領域は、前記ベース領域の表層部に形成されていると共に、該ベース領域内で終端しており、
前記ベース領域のうち前記電流分散層と前記ソース領域との間に位置している部分の表面側が前記チャネル領域とされる、プレーナ構造の前記半導体素子を有し、
前記ゲート電極は、前記ベース領域が複数離れて並べられた一方向に対して交差する方向を長手方向として延設され、
前記JFET部の線状部分および前記ディープ層の線状部分は、それぞれ、前記トレンチゲート構造の長手方向に沿って伸びる短冊状とされている請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 前記ディープ層について、厚さをDp、第2導電型不純物濃度をNpとし、
前記第1導電型層について、厚さをDb、第1導電型不純物濃度をNb、幅をWbとして、
前記第1導電型層および前記ディープ層は、
Wp×Np×Dp>Wd×Nd×Dd
を満たす関係とされている請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。 - 炭化珪素で構成された第1または第2導電型の基板(1)を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第1導電型の炭化珪素からなる第1導電型層(2)を形成することと、
前記第1導電型層の上に、第2導電型の炭化珪素からなるディープ層(3)を形成すると共に前記ディープ層に挟まれる第1導電型の炭化珪素からなるJFET部(2a)を形成することと、
前記ディープ層と前記JFET部の上に、前記JFET部よりも幅が広く前記JFET部に連結される第1導電型の炭化珪素からなる電流分散層(4)を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第2導電型の炭化珪素からなる連結層(5)を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第2導電型の炭化珪素からなるベース領域(6)を形成することと、
前記ベース領域の上に、前記第1導電型層よりも高濃度の第1導電型の炭化珪素からなるソース領域(7)を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜(10)を形成することと、
前記ゲート絶縁膜上にゲート電極(11)を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(12)を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(13)を形成することと、
前記基板の裏面側にドレイン電極(14)を形成することと、含み、
前記電流分散層を形成すると共に前記連結層を形成することと、前記ベース領域を形成すること、および、前記ソース領域を形成することにおいては、前記ソース電極のうち前記ソース領域とのコンタクト部から前記ディープ層までの距離が1.5μm以上となるように、前記電流分散層と前記連結層の厚みと、前記ベース領域の厚み、および、前記ソース領域の厚みを設定する炭化珪素半導体装置の製造方法。
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Cited By (1)
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CN113241381A (zh) * | 2021-05-24 | 2021-08-10 | 厦门芯一代集成电路有限公司 | 一种新型的高压槽栅mos器件及其制备方法 |
-
2018
- 2018-03-20 JP JP2018053156A patent/JP2019165164A/ja active Pending
Cited By (2)
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CN113241381A (zh) * | 2021-05-24 | 2021-08-10 | 厦门芯一代集成电路有限公司 | 一种新型的高压槽栅mos器件及其制备方法 |
CN113241381B (zh) * | 2021-05-24 | 2024-05-14 | 厦门芯一代集成电路有限公司 | 一种高压槽栅mos器件及其制备方法 |
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