CN112750759A - 互连结构的形成方法 - Google Patents

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张家豪
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Abstract

本公开提供一种互连结构的形成方法。此形成方法可包括在一基板上形成一第一绝缘材料层，在前述第一绝缘材料层内形成一下凹通孔，以一导电材料层填充前述下凹通孔，在前述第一绝缘材料层的上方选择性的形成一第二绝缘材料层，以及在形成前述第二绝缘材料层时，此时并将前述第二绝缘材料层开孔至前述导电材料层。

Description

互连结构的形成方法
技术领域
本发明实施例内容涉及一种互连结构的形成方法，特别涉及一种半导体装置的互连结构的形成方法，以加强互连结构与下方的晶体管结构之间的隔绝，进而增进所制得的装置的性能。
背景技术
随着半导体技术的发展，对于更高的存储容量、更快速的处理系统、更高的效能表现以及更低的成本需求已经不断增加。为了满足前述这些需求，半导体工业持续按照比例缩小半导体装置，例如金属氧化物半导体场效晶体管(metal oxide semiconductor fieldeffect transistors，MOSFETs)的尺寸，其中金属氧化物半导体场效晶体管包括平面式金属氧化物半导体场效晶体管(planar MOSFETs)、鳍式场效晶体管(fin field effecttransistors，finFET)以及纳米层片场效晶体管(nano-sheet field effecttransistors，NSFETs)。这种按比例缩小的过程也增加了半导体装置的制造程序的复杂性。
发明内容
本发明的一些实施例提供一种互连结构的形成方法。此形成方法可包括在一基板上形成一第一绝缘材料层，以及在此第一绝缘材料层内形成一下凹通孔(via recess)。此形成方法还包括以一导电材料层填充此下凹通孔。此形成方法还包括在此第一绝缘材料层的上方选择性的形成一第二绝缘材料层，并将此第二绝缘材料层开孔至前述导电材料层。
本发明的一些实施例又提供一种互连结构的形成方法。此形成方法包括在一基板上形成一鳍部结构(fin structure)，以及在此鳍部结构的上方形成一导电材料层。此形成方法还包括在此鳍部结构的上方形成一第一绝缘材料层，且此第一绝缘材料层接触此导电材料层。此形成方法还包括在此第一绝缘材料层的上方形成一第二绝缘材料层。一些实施例的形成方法中，在形成此第二绝缘材料层时，在此第二绝缘材料层内形成一下凹通孔(via recess)。
本发明的一些实施例提供一种互连结构。此互连结构可包括一基板，以及一第一绝缘材料层位于前述基板之上。此互连结构还包括一第一导电材料层位于此第一绝缘材料层内。此互连结构还包括一第二绝缘材料层位于此第一绝缘材料层之上。一些实施例中，第二绝缘材料层可包括一顶表面、一侧壁以及一肩部结构(shoulder structure)。一些实施例中，此肩部结构可连接前述侧壁至前述顶表面，且此肩部结构可自前述侧壁倾斜至前述顶表面。此互连结构可还包括一第二导电材料层形成于前述第二绝缘材料层中，且第二导电材料层被前述第二绝缘材料层的前述侧壁所围绕。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(features)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A示出了根据一些实施例的一半导体装置的等角视图(isometric view)。
图1B、图1C、图1D、图1E、图1F示出了根据一些实施例的图1A的半导体装置的剖面图。
图2是根据一些实施例的用于制造一半导体装置的一示例方法的流程图。
图3A示出了根据一些实施例的制造一半导体装置的各个阶段的等角视图。
图3B、图4、图5A、图5B、图5C、图6A、图6B、图6C、图7、图8和图9示出了根据一些实施例的形成半导体装置的各个制造阶段的剖面图。
附图标记说明：
100、300、400、500、600、700、800：半导体装置
102：场效晶体管
106：基板
108：鳍片结构
108A：鳍片基底部分
108B：堆叠鳍片部分
110：源极/漏极区域
112：栅极结构
112A：氧化物层
112B：栅极介电层
112C：栅极电极
114：栅极间隔物
114s、126s、128s：介电顶表面
118：层间介电层
122：通道层
124：源极/漏极接触件
126：源极/漏极衬垫层
128：栅极衬垫层
130、162：沟槽导体层
130s：金属顶表面
130A、146A：衬里层
130A1：下部衬里层
130A2：上部衬里层
130B、146B：金属层
130B1：下部金属层
130B2：上部金属层
131：区域
138：浅沟槽隔离区
140：互连结构
1401：第一互连层
1402：第二互连层
141：底表面
142、148：绝缘材料层
143：侧壁
144：后端连线叠层
144A：第一后端连线蚀刻停止层
144B：第二后端连线蚀刻停止层
144C：后端连线层间介电层
145：顶表面
147、647：基脚结构
146、164：导电材料层
151、153、155、157：端部
152：上方肩部结构
154：下方肩部结构
172：内部间隔物
601、701：通孔
602：抑制材料层
H142：厚度
W130、W601：水平尺寸
W152、W154：水平位移
H152、H154：垂直位移
EXT155：水平延伸
B-B：剖面线段
X、Y、Z：方向
200：方法
205、210、215、220：步骤
具体实施方式
应注意的是，在说明书中提及的“一个实施例(one embodiment)”、“一实施例(anembodiment)”、“一示例实施例(an example embodiment)”、“示例性(exemplary)”等等指示所描述的实施例可包括特定特征、结构、或特性，但每个实施例可能不必包括特定特征、结构、或特性。此外，这种用语并不必须指向相同实施例。另外，当结合一实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这种特征、结构或特性将在熟习此项技艺者的知识内。
可理解的是，本文所使用的措辞或词语是出于描述目的而非限制之用，使得本说明书的词语或措辞将由熟习相关技艺者鉴于本文的启示来解释。
再者，文中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
与鳍式场效晶体管(finFETs)或环绕式栅极(gate-all-around，GAA)场效晶体管有关的鳍片，可通过任何适当的方法将上述鳍片图案化。例如，可使用一道或多道光学微影工艺将鳍片图案化，上述一道或多道光学微影工艺包含双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。一般而言，双重图案化或多重图案化工艺是结合了光学微影及自对准工艺，得以使形成的图案的节距(pitch)小于使用单一、直接的光学微影工艺所能得到的节距。例如，在一实施例中，在一基底的上方形成一牺牲层并使用一光学微影工艺将此牺牲层图案化。使用一自对准工艺，在上述已图案化的牺牲层旁边形成间隔物。然后再移除牺牲层，利用留下来的间隔物将上述鳍片图案化。
此处所使用的用语“标称的(nominal)”，表示在产品或工艺的设计阶段期间所设定的组件或工艺步骤的特征或参数的期望值或目标值，以及高于及/或低于此期望值的数值范围。此数值范围一般是由制造过程或容许差度的所造成的微小变化。
在一些实施例中，用语“约”(about)及“实质上地”(substantially)可表示一给定量的数值，此数值在一目标值的±5％内的范围(例如：目标值的±1％、±2％、±3％、±4％、±5％)。
如文中所使用的，用语“垂直的”(vertical)是表示通常性地垂直于一基板的表面。
如文中所使用的，用语“绝缘层”(insulating layer)是指在功能上作为电性绝缘体的一个层(例如，一介电层)。
如文中所使用的，用语“选择率”(selectivity)是指两种材料在相同蚀刻条件下的蚀刻速率的比例。
如文中所使用的，用语“高k”(high-k)是指高介电常数(high dielectricconstant)。在半导体装置结构及工艺的领域中，高介电常数是指高于二氧化硅(SiO2)介电常数(例如，大于3.9)的介电常数。
半导体工业的技术进步推动了对具有更高装置密度，更高性能和更低成本的集成电路(IC)的追求。在IC发展的过程中，晶体管结构和互连结构都按比例缩小以实现具有更高装置密度的IC。这种按比例缩小可以相应地减小互连结构和晶体管接触件之间的间隔。此外，由于制造过程的变化，例如在芯片平坦化工艺期间的无意的过度研磨，互连结构和晶体管接触件之间的间隔可以另外减小。然而，这种减少间隔会降低IC的制造公差，因此容易受到IC制造过程中工艺变化的影响。例如，在IC的制造过程中，一个或多个研磨步骤可能会大大减薄互连结构的金属线和下面的晶体管结构之间的介电层。这会在晶体管结构中引起漏电，例如依时性介电崩溃(time-dependent dielectric breakdown，TDDB)，从而降低IC的良率和可靠性。
本公开涉及一种制造方法和一种隔离结构，其增强了集成电路内的互连结构和互连结构下方的晶体管结构之间的电性绝缘。例如，隔离结构可以包括在互连结构和下面的晶体管结构之间所形成的绝缘层。此绝缘层可以选择性的沉积在晶体管结构的顶表面的第一部分上方，且同时露出晶体管结构的顶表面的第二部分。在一些实施例中，顶表面的第一部分可以是一介电表面(dielectric surface)，并且顶表面的第二部分可以是电性连接到互连结构的一金属表面(metallic surface)。在一些实施例中，此绝缘层可以选择性的沉积在第一组晶体管金属接触件(first group of the transistor metal contacts)的上方，同时维持第二组晶体管金属接触件(second group of transistor metal contacts)到互连结构的敞开。本公开的其中一种益处是利用此绝缘层来有效地增加互连结构和下方的晶体管结构之间的隔绝，从而增强前述结构之间的电性绝缘并防止集成电路中的漏电失效(electrical leakage failure)。
参照图1A至图1F所示，根据一些实施例，一半导体装置100具有多个场效晶体管(FET)102和设置在场效晶体管102上方的一互连结构(interconnect structure)140。图1A示出了根据一些实施例的半导体装置100的等角视图(isometric view)。图1B和图1F各自示出了根据一些实施例，沿着图1A的半导体装置100的线B-B的剖面图，其中，各个场效晶体管102可以是一鳍式场效晶体管(fin field effect transistor，finFET)。图1C示出了根据一些实施例，沿着图1A的半导体装置100的线B-B的剖面图，其中各个场效晶体管102可以是环绕式栅极场效晶体管(GAA FET)。图1D和图1E示出了根据一些实施例，沿着图1A的半导体装置100的线B-B的剖面图。半导体装置100可以设置在微处理器、存储单元或其他集成电路中。图1A至图1F中具有相同标注的元素，除非另有说明，否则其讨论与叙述可彼此适用。
参照图1A，各个场效晶体管(FET)102可包括沿着X轴延伸的一鳍片结构108、沿着Y轴设设置于鳍片结构108上的一栅极结构112，以及在鳍片结构108的部分之上的一源极/漏极区域(source/drain(S/D)region)110。虽然图1A示出的鳍片结构108对应设置有两个场效晶体管(FET)102，但可以沿着鳍片结构108设置任何数目的场效晶体管102。各个场效晶体管(FET)102可形成于一基板106上。基板106可以是一半导体材料，例如，但不限于，硅。在一些实施例中，基板106可包括一结晶硅基板(例如，晶圆)。在一些实施例中，基板106可包括(i)一元素半导体(elementary semiconductor)，例如硅或锗；(ii)一化合物半导体(compound semiconductor)，包括碳化硅(silicon carbide，SiC)、砷化镓(galliumarsenide，GaAs)、磷化镓(gallium phosphide，GaP)、磷化铟(indium phosphide，InP)、砷化铟(indium arsenide，InAs)、及/或锑化铟(indium antimonide，InSb)；(iii)一合金半导体(alloy semiconductor)，包括硅锗碳(silicon germanium carbide，SiGeC)、硅锗(silicon germanium，SiGe)、磷砷化镓(gallium arsenic phosphide，GaAsP)、磷化镓铟(gallium indium phosphide，InGaP)、砷化镓铟(gallium indium arsenide，InGaAs)、磷砷化镓铟(gallium indium arsenic phosphide，InGaAsP)、砷化铝铟(aluminum indiumarsenide，InAlAs)、及/或砷化铝镓(aluminum gallium arsenide，AlGaAs)；或(iv)前述的组合。另外，基板106可以根据设计需求而掺杂(例如，p型基板或n型基板)。在一些实施例中，基板106可以用p型掺杂物(例如，硼、铟、铝、或镓)或n型掺杂物(例如，磷或砷)进行掺杂。
半导体装置100可还包括浅沟槽隔离(STI)区138，此浅沟槽隔离区138的配置可为鳍部结构108提供电性隔离。例如，浅沟槽隔离区138可将鳍部结构108与半导体装置100中的另一个鳍部结构108电性隔离(图1A中未示出)。如图1A所示，浅沟槽隔离区138可以被配置为提供位于鳍部结构108上的场效晶体管102之间的电性隔离。此外，浅沟槽隔离区138可以被配置为提供场效晶体管102之间的电性隔离，以及提供整合于基板106或沉积在基板106上相邻的主动元件和被动元件(图1A中未示出)之间的电性隔离。浅沟槽隔离区138可以包括一层或多层介电材料，例如氮化物层、设置在氮化物层上的氧化物层以及设置在氮化物上的绝缘层。在一些实施例中，绝缘层可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃(fluorine-doped silicate glass，FSG)，低介电常数介电材料及/或其他合适的绝缘材料。
参照图1A至图1C，鳍部结构108可以包括一鳍片基底部分(fin base portion)108A和设置在鳍片基底部分108A上的一堆叠鳍片部分(stacked fin portion)108B。鳍片基底部分108A可包括与基板106相似的材料，例如具有基本上接近于基板106的晶格常数(lattice constant)(例如，晶格不匹配在5％以内)的材料。在一些实施例中，鳍片基底部分108A可包括与基板106相同的材料。例如，鳍片基底部分108A可以通过光学微影图案化和蚀刻基板106而形成。堆叠鳍片部分108B可以包括作为场效晶体管102的通道层122的一半导体层以及水平的(例如，在X方向上)与通道层122接触的源极/漏极(S/D)区域110。在一些实施例中，如图1B所示，通道层122可以与鳍片基底部分108A及/或基板106连接。在图1C中，堆叠的鳍片部分108B可以包括多个通道层122，每个通道层122可由相同或不同的材料制成。
可以在鳍片基底部分108A上生长源极/漏极(S/D)区域110。场效晶体管102的每个通道层122可以设置在一对源极/漏极(S/D)区域110之间。源极/漏极(S/D)区域110可以包括外延成长的半导体材料。在一些实施例中，外延成长的半导体材料可以是与基板106材料相同的材料。例如，外延成长的半导体材料可以具有基本上接近于(例如，晶格不匹配在5％以内)的晶格常数。在一些实施例中，外延成长的半导体材料可以包括：(i)一半导体材料，例如锗(Ge)或硅(Si)；(ii)一化合物半导体材料，例如砷化镓(GaAs)及/或砷化铝镓(AlGaAs)；或(iii)一半导体合金，例如硅锗(SiGe)及/或磷砷化镓(GaAsP)。源极/漏极(S/D)区域110可以掺杂有p型掺杂剂、或掺杂有n型掺杂剂。p型掺杂剂可包括硼(B)、铟(In)、铝(Al)或镓(Ga)。n型掺杂剂可包括磷(P)或砷(As)。在一些实施例中，源极/漏极(S/D)区域110可以具有多个子区域(sub-regions)(未示出)，这些子区域可以包括硅锗(SiGe)，并且可以基于例如掺杂浓度、外延成长工艺条件、及/或锗相对于硅的相对浓度而彼此不同。例如，最靠近堆叠鳍片部分108B的子区域中的锗原子百分比(atomic percent)可以小于最远离堆叠鳍片部分108B的子区域中的锗原子百分比。
通道层122可以包括与基板106相似的半导体材料。例如，通道层122可以包括具有基本上接近于基板106的晶格常数(例如，晶格不匹配在5％之内)的半导体材料。在一些实施例中，通道层122可以包括硅或硅锗(SiGe)。在一些实施例中，通道层122可以包括硅锗(SiGe)，其中具有大约25原子百分比(atomic percent)到大约50原子百分比的锗浓度，而任何剩余的原子百分比是硅、或者可以包括没有任何实质含锗量的硅。在一些实施例中，通道层122和基板106可以包括具有彼此不同的氧化速率和/或蚀刻选择性的半导体材料。通道层122可以是未掺杂的、掺杂有p型掺杂剂或掺杂有n型掺杂剂。p型掺杂剂可包括硼(B)、铟(In)、铝(Al)或镓(Ga)。n型掺杂剂可包括磷(P)或砷(As)。
栅极结构112可以是多层结构，此多层结构围绕一个或多个鳍部结构108的一部分。例如，栅极结构112可以围绕场效晶体管102的通道层122(例如，半导体层122)以调节场效晶体管102的通道层122的导电性。在一些实施例中，栅极结构112可以称为环绕式栅极(GAA)结构，其中场效晶体管102可以被称为环绕式栅极场效晶体管(GAA FET)102。栅极结构112可以包括一氧化物层112A、设置在氧化物层112A上的一栅极介电层112B、设置在栅极介电层112B上的栅极电极112C、以及设置在栅极电极112C的侧壁上的栅极间隔物114。氧化物层112A和栅极介电层112B可以被各个通道层122包围，因此使通道层122彼此电性隔离以及与栅极电极112C电性隔离。氧化物层112A和栅极介电层112B可以设置在栅极电极112C和源极/漏极(S/D)区域110之间，以避免它们之间的电性短路。
氧化物层112A可以是设置在各个通道层122和栅极介电层112B之间的一界面介电层(interfacial dielectric layer)。在一些实施例中，氧化物层112A可以包括半导体氧化物材料(例如，氧化硅或氧化硅锗)，并且可以具有在约1nm至约10nm的范围的一厚度。
栅极介电层112B可以包括氧化硅，并且可以通过化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physicalvapor deposition，PVD)、电子束蒸发、或其他合适的工艺来形成。在一些实施例中，栅极介电层112B可以包括：(i)一氧化硅、氮化硅、及/或氮氧化硅的层，(ii)一高介电常数介电材料，例如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)，(iii)一高介电常数介电材料具有下列的氧化物：锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镒(Yb)、或镏(Lu)，或者(iv)前述的组合。高介电常数介电层可以通过ALD及/或其他合适方法形成。在一些实施例中，每个栅极介电层112B可以包括单一绝缘材料层或者绝缘材料层的堆叠。栅极介电层112B可具有在约1nm至约5nm范围的厚度。用于形成栅极介电层112B的其他材料以及形成方法是在本公开实施例的范围及精神内。
在一些实施例中，每个栅极电极112C可以是场效晶体管的端点(terminal)。栅极电极112C可以包括围绕各个通道层122的金属堆叠。取决于在相邻的通道层122之间的空间以及栅极结构112的层的厚度，各个通道层122可被一或多层的栅极电极112C包围，前述一或多层的栅极电极112C填充在相邻的通道层122之间的空间。在一些实施例中，每个栅极电极112C可以包括一栅极阻障层(gate barrier layer)(未于图1A及图1B中示出)、一栅极功函数层(gate work function layer)(未于图1A及图1B中示出)以及一栅极金属填充层(gate metal fill layer)(未于图1A及图1B中示出)。在一些实施例中，栅极阻障层可以用作后续形成栅极功函数层的一成核层(nucleation layer)。栅极阻障层还可进一步帮助防止金属(例如，Al)实质上从栅极功函数层扩散到下方的材料层(例如，栅极介电层112B或氧化物层112A)。每个栅极阻障层可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、或其他合适的扩散阻障材料。在一些实施例中，栅极功函数层可以包括单一金属层或者多个金属层的堆叠。金属层堆叠可以包括具有彼此相同或不同的功函数值的金属。在一些实施例中，每个栅极功函数层可以包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、氮化钽碳(TaCN)、铝钛(TiAl)、氮化铝钛(TiAlN)、氮化钨(WN)、金属合金、及/或前述的组合。在一些实施例中，每个栅极功函数层可以包括铝(Al)掺杂的金属，例如铝(Al)掺杂的钛、铝(Al)掺杂的氮化钛(TiN)、铝(Al)掺杂的钽(Ta)、或铝(Al)掺杂的氮化钽(TaN)。每个栅极金属填充层可以包括单一金属层或金属层堆叠。此金属层堆叠可以包括彼此不同的金属。在一些实施例中，每个栅极金属填充层可以包括适宜的导电材料，例如钛(Ti)、银(Ag)、铝(Al)、氮化钛铝(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金、及/或前述的组合。用于栅极阻障层、栅极功函数层以及栅极金属填充层的其他材料及形成方法是在本公开实施例的范围及精神内。
栅极结构112可还包括一栅极间隔物(gate spacer)114，且栅极间隔物114与氧化物层112A及栅极介电层112B物理性的接触。栅极间隔物114可以是具有介电常数小于约3.9的一低介电常数材料(low-k material)。举例来说，栅极间隔物114可包括绝缘材料，例如氧化硅、氮化硅、低介电常数材料、或前述的组合。在一些实施例中，栅极间隔物114可以具有从约2nm至约10nm范围的一厚度。用于栅极间隔物的其他材料及厚度亦在本公开实施例的范围及精神内。
在一些实施例中，如图1C所示，栅极结构112还可包括设置在栅极结构112和源极/漏极(S/D)区域110之间的内部间隔物(inner spacer)172。例如，根据一些实施例，内部间隔物172可以与栅极介电层112B和/或氧化物层112A接触。在一些实施例中，内部间隔物172可以设置在垂直方向上(沿Z方向)相邻的通道层122之间。内部间隔物172可以具有介电常数小于大约3.9的低介电常数材料。例如，内部间隔物172可以包括绝缘材料，例如氧化硅、氮化硅，低介电常数材料或前述的组合。在一些实施例中，内部间隔物172的厚度可以在大约2nm至大约10nm的范围内。内部间隔物172的其他材料和厚度是在本公开的精神和范围内。
可以在源极/漏极(S/D)区域110上方形成源极/漏极(S/D)接触件124，以将下方的源极/漏极(S/D)区域110电性连接到集成电路的其他元件(图1A和图1B中未示出)。源极/漏极(S/D)接触件124可包括一硅化物层以及在硅化物层上方的一导电区域(图1A和图1B中未示出)。硅化物层可以包括金属硅化物，并且可以在导电区域和下面的源极/漏极(S/D)区域110之间提供一低电阻界面(low resistance interface)。用于形成金属硅化物的金属的示例可以是钴(Co)、钛(Ti)和镍(Ni)。导电区域可以包括例如钨(W)、铝(Al)和钴(Co)的导电材料。导电区域可以具有在大约15nm至大约25nm的范围内的平均水平尺寸(averagehorizontal dimension)(例如，X方向上的宽度)，并且可以具有在约400nm至约600nm的范围内的一平均垂直尺寸(average vertical dimension)(例如，在Z方向上的高度)。在一些实施例中，可以在硅化物层和导电区域之间设置至少一个导电衬层(未示出)。导电衬层可以被配置为一扩散阻挡层，并且可以包括单一导电材料层或多个导电材料的叠层，导电材料例如TiN、Ti、Ni、TaN、Ta或前述的组合。在一些实施例中，导电衬层可以用作一粘合促进层(adhesion-promoting-layer)、一胶层、一底层(primer layer)、一保护层、及/或一成核层。根据一些实施例，导电衬层的厚度可以在大约1nm至大约2nm的范围内。基于本文的公开，用于导电衬层、硅化物层及导电区域的其他材料和尺寸在本公开的精神和范围内。
参照图1A和图1B，各个场效晶体管102还可以包括源极/漏极(S/D)衬垫层(padding layer)126、栅极衬垫层(gate padding layer)128和层间介电(ILD)层118。源极/漏极(S/D)衬垫层126可以分别设置在源极/漏极(S/D)接触件124之上，以在源极/漏极(S/D)接触件126和互连结构140之间提供电性绝缘。类似地，可以将栅极衬垫层128设置在栅极结构112上，以在栅极结构112和互连结构140之间提供电性绝缘。源极/漏极(S/D)衬垫层126以及栅极衬垫层128可以使用任何合适的绝缘材料制成。作为示例性而非限制性的，源极/漏极(S/D)衬垫层126和栅极衬垫层128可以由碳化硅(silicon carbide)、氧化镧(lanthanum oxide)、氧化铝(aluminum oxide)、氮氧化铝(aluminum oxynitride)、氧化锆(zirconium oxide)、氧化铪(hafnium oxide)、氮化硅(silicon nitride)、硅、氧化锌(zinc oxide)、氮化锆(zirconium nitride)、氧化铝锆(zirconium aluminum oxide)、氧化钛(titanium oxide)、氧化钽(tantalum oxide)、氧化钇(yttrium oxide)、氮化钽(tantalum carbide nitride)、硅化锆(zirconium silicide)、硅碳化氧(siliconoxynitride carbide)、碳氧化硅(silicon oxycarbide)、碳氮化硅(siliconcarbonnitride)、硅化铪(hafnium silicide)、氧化硅、或前述的组合。
层间介电层118可以设置在鳍部结构108上方，以在鳍部结构108和互连结构140之间提供电性绝缘。在一些实施例中，层间介电层118可以进一步封装源极/漏极(S/D)衬垫层126、栅极衬垫层128以及源极/漏极(S/D)接触件124。层间介电层118可以包括使用适合于可流动的介电材料(例如，可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或是可流动的碳氧化硅)的沉积方法所沉积的一介电材料。例如，可以使用流动式化学气相沉积(FCVD)来沉积可流动的氧化硅。在一些实施例中，介电材料可以是氧化硅。在一些实施例中，层间介电层118可以进一步包括与栅极结构112和/或源极/漏极(S/D)区域110相邻的一蚀刻停止衬层(etch stop liner)(图1A和图1B中未示出)。作为示例性而非限制性的，蚀刻停止衬层可包括氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、氮化硅硼、硅碳氮化硼或前述的组合。在一些实施例中，层间介电层118可具有约50nm至约200nm的厚度。用于层间介电层118的其他材料、厚度和形成方法在本公开的精神和范围内。
在一些实施例中，场效晶体管102可以进一步包括在源极/漏极(S/D)接触件124及/或栅极结构112上方形成的一沟槽导体层(trench conductor layer)130。例如，如图1B所示，沟槽导体层130可以被嵌入在源极/漏极(S/D)衬垫层126中，并与下面的源极/漏极(S/D)接触件124接触。因此，沟槽导体层130可以电性桥接互连结构140和下面的源极/漏极(S/D)接触件124。在一些实施例中，沟槽导体层130可以嵌入栅极衬垫层128中且与栅极电极112C接触，其中沟槽导体层130可以电性桥接互连结构140和下面的栅极电极112C(此实施例在图1A和图1B中未示出)。沟槽导体层130可以由任何合适的导电材料制成，例如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、钌(Ru)、钼(Mo)、一硅化物材料以及一导电氮化物材料。沟槽导体层130可基于场效晶体管102的节距尺寸(pitch size)而具有平均水平尺寸(例如，X方向上的宽度)和平均垂直尺寸(例如，Z方向上的高度)。例如，沟槽导体层130可以具有在约15nm至约25nm范围内的一平均水平尺寸(例如，在X方向上的宽度)，并且可以具有在约400nm至约600nm的范围内的一平均垂直尺寸(例如，在Z方向上的高度)。基于本文的公开，沟槽导体层130的其他材料和其他尺寸亦在本公开的精神和范围内。
互连结构140可以包括设置在场效晶体管102上方的多个互连层。例如，参照图1B，互连结构140可以包括设置在场效晶体管102上方并与场效晶体管102接触的一第一互连层(interconnect layer)1401，以及设置在第一互连层1401上方并与第一互连层1401接触的一第二互连层1402。第一互连层1401可包括绝缘材料层142，此绝缘材料层选择性的设置在场效晶体管102的介电顶表面上，并且选择性的开孔至下方的场效晶体管102的金属顶表面(metallic top surfaces)。例如，如图1B所示，绝缘材料层142可以选择性的设置在源极/漏极(S/D)衬垫层126和栅极衬垫层128上，同时具有通往下方的场效晶体管102的沟槽导体层130的通孔(via)。在一些实施例中，绝缘材料层142也可以选择性地设置在栅极间隔物114上并且具有通往下方的场效晶体管102的沟槽导体层130的通孔(via)，而栅极间隔物114、源极/漏极(S/D)衬垫层126和栅极衬垫层128可以彼此共平面(此实施例未在图1A至图1D中示出)。第一互连层1401还可以包括设置在绝缘材料层142的上方的导电材料层146。由于可以将绝缘材料层142选择性地设置在源极/漏极(S/D)衬垫层126上方，因此可以使导电材料层146通过绝缘材料层142而进一步与埋置在源极/漏极(S/D)衬垫层126下方的源极/漏极(S/D)接触件124的部分相互隔离开来。类似的，导电材料层146可以通过绝缘材料层142而进一步与埋置在栅极衬垫层128下方的栅极电极112C的部分相互隔离开来。通过将导电材料层146进一步与其下方的源极/漏极(S/D)接触件124及/或栅极电极112C的分隔，绝缘材料层142可以减少互连结构140和场效晶体管102之间的依时性介电崩溃失效(TDDBfailure)。在一些实施例中，绝缘材料层142的厚度H142可以在约0.5nm至约50nm的范围内。根据一些实施例，厚度H142小于约0.5nm的绝缘材料层142可能不能提供足够的介电崩溃电压的增强(enhancement of dielectric breakdown voltage)。相反的，根据一些实施例，厚度H142大于约50nm的绝缘材料层142可能导致间隙填充材料(例如，导电材料层146)被填充到穿过绝缘材料层142的通孔(例如，通孔601；如下面讨论)时有间隙填充不良的问题。在一些实施例中，厚度H142与沟槽导体层130的水平(例如，在X方向上)尺寸W130的一深宽比(aspect ratio)可以小于约50、小于约20、小于约15、小于约10或小于约5。根据一些实施例，深宽比高于上述临界值可能会导致间隙填充材料(例如，导电材料146的层)被填充到穿过绝缘材料层142的通孔(例如，通孔601)时会造成间隙填充不良。厚度H142的其他比值亦在本公开的精神和范围内。在一些实施例中，形成的导电材料层146可以经过绝缘材料层142中的通孔并与沟槽导体层130接触。例如，图1B示出了绝缘材料层142，且绝缘材料层142具有可连通至下方沟槽导体层130的通孔，其中导电材料层146可以通过绝缘材料142的通孔而与沟槽导体层130接触。在一些实施例中，第一互连层1401还可以包括后端连线(backend of line，BEOL)叠层144，其被配置为将导电材料层146与第一互连层1401中的另一个导电材料层146(图1B中未示出)电性隔离。例如，后端连线(BEOL)叠层144可以在侧向上邻近于导电材料层146，并且设置在部分的绝缘材料层142的上方。在一些实施例中，后端连线(BEOL)叠层144可以与导电材料层146共平面。在一些实施例中，后端连线(BEOL)叠层144可以包括第一后端连线蚀刻停止层(first BEOL ESL)144A、第二后端连线蚀刻停止层144B以及后端连线层间介电(BEOL ILD)层144C，其中第一后端连线蚀刻停止层144A、第二后端连线蚀刻停止层144B以及后端连线层间介电层144C可以具有彼此不同的蚀刻选择性。在一些实施例中，后端连线蚀刻停止层144A、后端连线蚀刻停止层144B以及后端连线层间介电(ILD)层144C中的各层可以在自约1nm至约30nm的范围内。后端连线蚀刻停止层144A、后端连线蚀刻停止层144B以及后端连线层间介电层144C的其他厚度均在本公开的精神和范围内。第二互连层1402可以包括一导电材料层164以及设置在导电材料层164与第一互连层1401之间的一绝缘材料层148。例如，绝缘材料层148可以设置在导电材料层146的上方，以使导电材料层164与导电材料层146分隔开来。在一些实施例中，导电材料层164也可以设置在第一互连层1401的后端连线(BEOL)叠层144的上方。第二互连层1402还可以包括沟槽导体层162，其形成是穿过绝缘材料层148。沟槽导体层162可以被配置为电性连接第一互连层1401和第二互连层1402。例如，沟槽导体层162可以接触并电性桥接导电材料层164和导电材料146层的两个互连层。在一些实施例中，沟槽导体层162的侧壁可以倾斜至基板106。
在一些实施例中，互连结构140可以进一步包括设置在第二互连层1402上方的一个或多个互连层(图1B中未示出)，其中一个或多个互连层中的各层可以具有与第二互连层1402相同或基本上相似的结构。例如，一个或多个互连层中的各层可包括导电材料层164、设置在导电材料层164下方的绝缘材料层148、以及在绝缘材料层148内形成的沟槽导体层162，且沟槽导体层162被配置为可电性桥接垂直(例如，在Z方向上)相邻的互连层。
在一些实施例中，绝缘材料层142和后端连线(BEOL)叠层144中的各层可以包括任何合适的介电材料，例如碳化硅、氧化镧、氧化铝、氮氧化铝、氧化锆、氧化铪、氮化硅、硅、氧化锌、氮化锆、氧化铝锆、氧化钛、氧化钽、氧化钇、氮碳化钽、硅化锆、氮氧碳化硅、碳氧化硅、碳氮化硅、硅化铪、氧化硅、或前述的组合。在一些实施例中，导电材料层146、导电材料层164以及沟槽导体层162中的各层可包括任何合适的导电材料，例如W、Al、Cu、Co、Ti、Ta、Ru、Mo、一硅化物材料、以及一导电氮化物材料。可用于绝缘材料层142、后端连线(BEOL)叠层144、导电材料层146、导电材料层164以及沟槽导体层162的其他材料，亦在本公开的精神和范围内。
图1D示出了图1B的区域131的放大剖面图。如图1D所示，绝缘材料层142可以包括与导电材料层146接触的一顶表面145、与场效晶体管102的介电顶表面(例如，源极/漏极(S/D)衬垫层126的顶表面及/或栅极衬垫层128的顶表面)接触的一底表面141、以及一侧壁143。在一些实施例中，绝缘材料层142可以进一步包括一上方肩部结构(upper shoulderstructure)152，此上方肩部结构152可从侧壁143到顶部表面145逐渐倾斜而连接顶表面145和侧壁143。例如，前述上方肩部结构152可具有一翘曲表面(warped surface)、一弯曲表面(curved surface)或一圆形表面(rounded surface)，其自侧壁143上的一端部151倾斜的朝向在顶表面145上的一端部153。上方肩部结构152的这种翘曲、弯曲或圆形表面可增强导电材料层146在绝缘材料层142中形成的通孔内的间隙填充，以接触下方的沟槽导体层130。前述的上方肩部结构152可具有一垂直(例如，在Z方向上)位移H152和一水平(例如，在X方向上)位移W152，其由与绝缘材料层142相关的生长工艺及/或与图案化后端连线(BEOL)叠层144的蚀刻工艺而决定。在一些实施例中，在端部151和端部153之间的垂直(例如，在Z方向上)位移H152可以在大约0.1nm至大约10nm之间的范围。这种垂直(例如，在Z方向上)位移H152范围的下限可以确保可靠的将导电材料层146填充在绝缘材料层142中形成的通孔中。端部151和端部153之间的水平(例如，在X方向上)位移W152可以在约0.1nm至约10nm之间的范围。这种水平(例如，在X方向上)位移W152范围的下限可以确保可靠的将导电材料层146填充在绝缘材料层142中形成的通孔中。在一些实施例中，绝缘材料层142还可以包括下方肩部结构(lower shoulder structure)154，此下方肩部结构154是由于在绝缘材料层142的生长过程中绝缘材料层142的横向(例如，在X方向上)延伸而引起的。下方肩部结构154通过从侧壁143到底表面141逐渐倾斜，可以连接底表面141和侧壁143。例如，下方肩部结构154可以具有从侧壁143的一端部157朝着底表面141的一端部155逐渐倾斜的一翘曲表面、一弯曲表面或一圆形表面。在绝缘材料层142的生长过程中，肩部结构154可以具有由绝缘体层的横向延伸的垂直(例如，在Z方向上)位移H154和水平(例如，在X方向上)位移W154。在一些实施例中，端部155和端部157之间的垂直(例如，沿Z方向)位移H154可以在约0.1nm至约10nm之间的范围。这种垂直(例如，在Z方向上)位移H154的范围的上限可以确保将导电材料层146填充在绝缘材料层142中形成的通孔里面的可靠性。在一些实施例中，端部155和端部157之间的水平(例如，在X方向上)位移W154可以在约0.1nm至约10nm之间的范围。这种水平(例如，在X方向上)位移W154范围的上限可以确保将导电材料层146填充在绝缘材料层142中形成的通孔里面的可靠性。在一些实施例中，绝缘材料层142可以水平的(例如，沿X方向)自场效晶体管102的介电顶表面向场效晶体管102的顶部金属表面延伸。例如，如图1D所示，绝缘材料层142可以在沟槽导体层130的一边缘部分上方延伸，并且向沟槽导体层130的中心部分打开。绝缘材料层142的底表面141可以覆盖两个场效晶体管102的介电顶表面(例如，源极/漏极(S/D)衬垫层126的顶表面及/或栅极衬垫层128的顶表面)及沟槽导体层130的顶表面的边缘部分。即，可以将与下方肩部结构154相邻的端部155设置在沟槽导体层130的边缘部分上。例如，绝缘材料层142可以在端部155和场效晶体管102的介电表面(例如，源极/漏极衬垫层162)之间具有水平(例如在X方向上)延伸EXT155。且此水平延伸EXT155可以在大约0.1nm和大约10nm之间的范围。这种水平(例如，在X方向上)延伸EXT155范围的上限可以确保将导电材料层146填充在绝缘材料层142中形成的通孔里面的可靠性。在一些实施例中，绝缘材料层142可以延伸穿过沟槽导体层130的一边缘部分，其中延伸通过端部151和端部157的线可以延伸穿过沟槽导体层130的顶表面。
在一些实施例中，绝缘材料层142的侧壁143可以包括基本上垂直于基板106的顶表面、源极/漏极(S/D)接触件124的顶表面、栅极电极112C的顶表面、以及/或沟槽导体层130的顶表面的一平坦表面。例如，延伸穿过端部151和端部157的线可以基本上垂直于基板106的顶表面、源极/漏极(S/D)接触件的顶表面、栅极电极112C的顶表面、以及/或沟槽导体层130的顶表面。在一些实施例中，绝缘材料层142的侧壁143可包括一翘曲表面、一弯曲表面或一圆形表面(图1D中未示出)。在一些实施例中，绝缘材料层142的侧壁143可以包括倾斜于基板106、源极/漏极(S/D)接触件124、栅极电极112C、以及/或沟槽导体层130的一平坦表面。例如，延伸穿过端部151和端部157的线可以在大约45度至大约135度范围之间的一角度倾斜至基板106的顶表面、源极/漏极(S/D)接触件124的顶表面、栅极电极112C的顶表面、以及/或沟槽导体层130的顶表面。
如先前所论述，导电材料层146的形成可通过绝缘材料层142的通孔且与沟槽导体层130接触。参照图1D，导体材料146层可以通过绝缘材料142的通孔而与沟槽导体层130接触，且绝缘材料142的通孔的相对侧上具有侧壁143。在一些实施例中，导电材料层146可还包括在绝缘材料142的通孔的相对侧的基脚结构(footing structures)147。例如，如图1D所示，每个基脚结构147可以竖立在沟槽导体层130的顶表面上，并且可以具有从导电材料146的边缘向着导电材料146的中心区域逐渐倾斜的一倾斜表面。每个基脚结构147可以相邻于绝缘材料层142并基本上与绝缘材料层142共形。在一些实施例中，每个基脚结构147可以设置在绝缘材料层142和沟槽导体层130之间。例如，可以将基脚结构147设置在绝缘材料层142的侧壁143的下方和沟槽导体层130的上方。在一些实施例中，可以将基脚结构147设置在绝缘材料层142和场效晶体管102的介电顶表面(例如，源极/漏极(S/D)衬垫层126的顶表面以及/或栅极衬垫层128的顶表面)之间。在一些实施例中，每个基脚结构147可分别具有水平(例如，在X方向上)尺寸和垂直(例如，在Z方向上)尺寸，并且与下方肩部结构154的水平位移W154和下方肩部结构154的垂直位移H154基本上相同。
在一些实施例中，导电材料层146可以包括一衬里层(liner layer)146A和一金属层146B。如图1D所示，基脚结构147可包括衬里层146A。在一些实施例中，基脚结构147还可以包括金属层146B的部分。在一些实施例中，沟槽导体层130可以具有一衬里层130A和一金属层130B。作为示例性的而非限制性的，衬里层130A、金属层130B、衬里层146A以及金属层146B中的每一层可以包括任何合适的导电材料，例如W、Al、Cu、Co、Ti、Ta、Ru、Mo、一硅化物材料(例如，硅化钛、硅化钴或硅化镍)、一导电氮化物材料(例如，氮化钛或氮化钽)、或前述的组合。基于本文的公开内容，其他可用于衬里层130A、金属层130B、衬里层146A以及金属层146B的材料亦在本公开的精神和范围内。
在一些实施例中，参照图1E，衬里层130A和金属层130B可以是多层结构。例如，衬里层130A可以包括一下部衬里层(lower liner layer)130A1和形成在下部衬里层130A1之上的一上部衬里层(upper liner layer)130A2，并且金属层130B可以包括一下部金属层(lower metal layer)130B1和形成在下部金属层130B1之上的一上部金属层(upper metallayer)130B2。下部金属层130B1和上部金属层130B2可以分别在下部衬里层130A1和上部衬里层130A2中突出。在一些实施例中，上部衬里层130A2的底表面可以位于下部金属层130B1和上部金属层130B2之间。下部衬里层130A1、上部衬里层130A2、下部金属层130B1以及上部金属层130B2中的每一层可以包括任何合适的导电材料，例如W、Al、Cu、Co、Ti、Ta、Ru、Mo、一硅化物材料(例如，硅化钛、硅化钴或硅化镍)、一导电氮化物材料(例如，氮化钛或氮化钽)、或前述的组合。基于本文的公开内容，其他可用于下部衬里层130A1、上部衬里层130A2、下部金属层130B1和上部金属层130B2的材料亦在本公开的精神和范围内。
在一些实施例中，参照图1F，后端连线(BEOL)叠层144可以设置在绝缘材料层142和源极/漏极(S/D)衬垫层126之间，以及/或设置在绝缘材料层142和栅极衬垫层128之间。例如，后端连线(BEOL)叠层144可以包括第一后端连线蚀刻停止层144A和第二后端连线蚀刻停止层144B，前述两者均形成在源极/漏极(S/D)衬垫层126和栅极衬垫层128上方。因此，绝缘材料层142可以与后端连线(BEOL)叠层144结合以增强导电材料层146和下方的源极/漏极(S/D)接触件124之间的隔离，以及/或增强导电材料层146和栅极电极112C之间的隔离，从而减少互连结构140和场效晶体管102之间的依时性介电崩溃失效(TDDB failure)。导电材料层146可以经由沟槽导体层130而连接到下方的源极/漏极(S/D)接触件124以及/或栅极电极112C。例如，沟槽导体层130的形成可以穿过第一后端连线蚀刻停止层144A、第二后端连线蚀刻停止层144B以及源极/漏极(S/D)衬垫层126，以接触下方的源极/漏极(S/D)接触件124。导电材料层146的形成可穿过绝缘材料层142的一部分，而垂直的位于沟槽导体层130的上方(例如，沿Z方向)以接触下方的沟槽导体层130。在一些实施例中，形成的沟槽导体层130可以穿过第一后端连线蚀刻停止层144A、第二后端连线蚀刻停止层144B及栅极衬垫层128，以接触下方的栅极电极112C。在一些实施例中，沟槽导体层130可以与后端连线(BEOL)叠层144实质上共平面。
图2是根据一些实施例的用于制造半导体装置100的一示例方法200的流程图。为了说明的目的，将参照用于制造如图3A至图3B、图4、图5A至图5C、图6A至图6C及图7至图9所示的半导体装置100的示例性工艺来描述图2所示的步骤。图3A是根据一些实施例的制造半导体装置100的各个阶段的等角视图。根据一些实施例，图3B、图4、图5A至图5C、图6A至图6C及图7至图9是沿着图3A的线B-B的形成半导体装置100的各个制造阶段的剖面图。可以依照不同的顺序执行或不执行示出的步骤，其视特定的应用而决定。方法200可能无法产生完整的半导体装置100。因此，可理解的是，可以在方法200之前、期间和之后提供额外的工艺，并且本文仅简要的描述一些其他的工艺。此外，除非另有说明，对图1A至图1F、图3A至图3B、图4、图5A至图5C、图6A至图6C和图7图9中元件的讨论，具有相同注释的元件说明彼此适用。
在步骤205中，提供具有一介电顶表面和一金属顶表面的一晶体管结构。例如，图5A示出了具有一个或多个场效晶体管102的一半导体装置500，前述场效晶体管102具有金属顶表面130s以及介电顶表面126s和128s。步骤205中，先提供如图3A和图3B所示的一半导体装置300。半导体装置300可包括被栅极结构112横向跨越且被层间介电(ILD)层118包覆的鳍部结构108。作为示例性而非限制性的，半导体装置300的形成可以包括在基板106上形成鳍部结构108、在与鳍部结构108相邻的位置形成浅沟槽隔离区138、形成跨过鳍部结构108的栅极结构112、在鳍部结构108的未被栅极结构112覆盖的部分之上形成层间介电(ILD)层118、形成源极/漏极(S/D)区域110、以及在栅极结构112上形成具有一介电顶表面128s的栅极衬垫层128。在一些实施例中，如图3B所示，形成鳍部结构108可以包括形成与基板106接触的通道层122(例如，在方法200的步骤之后，场效晶体管102可以变成鳍式场效晶体管)。在一些实施例中，形成鳍部结构108可以包括在栅极结构112下方且与基板106分离的一个或多个通道层122(例如，在方法200的操作之后，场效晶体管102可以变成环绕式栅极场效晶体管(GAA FET))。半导体装置300的其他形成方法亦在本公开的精神和范围内。
此外，在步骤205中，可以在半导体装置300(如图3A和图3B所示)上形成源极/漏极(S/D)接触件124和源极/漏极(S/D)衬垫层126，以形成半导体装置400(如图4所示)。作为示例性的而非限制性的，形成源极/漏极接触件124和源极/漏极衬垫层126的工艺可包括通过去除层间介电层118的一部分而形成与栅极结构112相邻的一开口(图4中未示出)、在开口中形成源极/漏极(S/D)接触件124、在源极/漏极(S/D)接触件124上沉积一介电材料、以及研磨前述的介电材料以形成具有一顶表面126s的源极/漏极(S/D)衬垫层126。作为示例性的而非限制性的，形成源极/漏极接触件124的工艺可包括在开口中沉积一种或多种导电材料、使用一化学机械研磨(CMP)工艺对沉积的一种或多种导电材料进行研磨、使用干式蚀刻或湿式蚀刻工艺对研磨后的一种或多种导电材料进行回蚀刻，以形成源极/漏极(S/D)接触件124。形成源极/漏极接触件124和源极/漏极衬垫层126的其他方法亦在本公开的精神和范围内。
此外，在步骤205中，可以在源极/漏极(S/D)接触件124上方形成沟槽导体层130。参照图5A，在源极/漏极(S/D)接触件124上方形成沟槽导体层130的工艺可以包括(i)经由干式蚀刻工艺(例如，反应性离子蚀刻)或湿式蚀刻工艺在源极/漏极(S/D)衬垫层126中形成一开口(图5A中未示出)，以露出源极/漏极(S/D)接触件124的部分，(ii)在开口中和在源极/漏极(S/D)衬垫层126上毯覆式的沉积一个或多个导电材料，以及(iii)使用化学机械研磨(CMP)工艺对沉积的一种或多种导电材料进行研磨，以形成沟槽导体层130，且此沟槽导体层130的金属顶表面130s与源极/漏极(S/D)衬垫层126的顶表面126s和/或栅极衬垫层128的顶表面128s基本上共平面。在一些实施例中，沟槽导体层130的顶表面130s可以具有在大约2nm至大约50nm范围内的水平(例如，在X方向上)尺寸W130。在一些实施例中，一种或多种导电材料的毯覆式沉积可包括沉积衬里材料层，之后沉积一金属材料层，其中衬里材料层和金属材料层在随后的研磨工艺之后分别形成衬里层130A(如图1D所示)和金属层130B(如图1D所示)。
在一些实施例中，参照图5B，对沉积的一种或多种导电材料进行研磨，可以进一步使得沟槽导体层130的顶表面130s、源极/漏极(S/D)衬垫层126的顶表面126s、栅极衬垫层128的顶表面128s能与栅极间隔物114的介电顶表面114s共平面。
在一些实施例中，参照图5C，可以在栅极电极112C的上方形成沟槽导体层130。作为示例性的而非限制性的，在栅极结构112C的上方形成沟槽导体层130的工艺可以包括(i)经由干式蚀刻工艺(例如，反应性离子蚀刻)或湿式蚀刻工艺在栅极衬垫层128中形成一开口(图5C中未示出)，以暴露栅极电极112C的部分，(ii)使用沉积工艺在开口中和栅极衬垫层128上毯覆式的沉积一种或多种导电材料，以及(iii)使用化学机械研磨(CMP)工艺对沉积的一种或多种导电材料进行研磨，以形成沟槽导体层130，且此沟槽导体层130的金属顶表面130s与源极/漏极(S/D)衬垫层126的顶表面126s和/或栅极衬垫层128的顶表面128s基本上共平面。作为示例性的而非限制性的，前述一种或多种导电材料可包括W、Al、Cu、Co、Ti、Ta、Ru、Mo、一硅化物材料(例如，NiSi或CoSi)或一导电氮化物材料(例如，TiN或TaN)，可以使用由化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layerdeposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、电子束蒸发、或其他合适的工艺进行沉积。
参照图2，在步骤210中，在晶体管结构的介电顶表面的上方选择性地形成一绝缘材料层，从而露出金属顶表面130s。例如，如图6C所示，在源极/漏极(S/D)衬垫层126的顶表面126s和栅极衬垫层128的顶表面128s上方选择性地形成绝缘材料层142，从而露出沟槽导体层130的顶表面130s。在一些实施例中，形成绝缘材料层142的工艺可包括(i)在金属顶表面130s上形成一抑制材料层(a layer of inhibitor material)602(如图6A所示)，(ii)在图6A的半导体装置600上毯覆式的沉积一种或多种绝缘材料，以形成绝缘材料层142，此绝缘材料层142具有可连通至沟槽导体层130的一通孔601(如图6B所示)，并且(iii)去除抑制材料层602以露出沟槽导体层130(如图6C所示)。
参照图6A，作为示例性的而非限制性的，抑制材料层602可包括一氧化物材料、一有机材料、一含碳材料、或两亲分子(amphiphilic-like molecules)，例如可以同时具有极性和非极性键的一两亲聚合物分子(amphiphilic polymer molecule)。抑制材料层602可以选择性的生长在金属材料的表面(例如，顶表面130s)上，且同时露出绝缘材料的表面(例如，顶表面126s及/或顶表面128s)。例如，抑制材料层602可以是自组装单层膜(self-assembled-monolayer，SAM)材料，其可以使用自组装单层膜(SAM)工艺选择性地在金属表面(例如，顶表面130s)上形成一个或多个分子单层。作为示例性的而非限制性的，自组装单层膜工艺可以是旋涂工艺、液相沉积工艺或气相沉积工艺。如图6A所示，抑制材料层602可以覆盖金属表面(例如，顶表面130s)的中心部分，而同时露出金属表面的边缘部分(edgeportion)。在一些实施例中，抑制材料层602可以完全覆盖下方的金属表面(例如，顶表面130s)。用于抑制材料层602的其他材料和形成方法亦在本公开的精神和范围内。
参照图6B，可以在露出抑制材料层602的同时，经由一沉积工艺而毯覆式沉积一种或多种绝缘材料，以形成绝缘材料层142。作为示例性的而非限制性的，沉积工艺可以包括一化学气相沉积(CVD)工艺、一等离子体辅助化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)工艺、一物理气相沉积(PVD)工艺、或一原子层沉积(ALD)工艺。在一些实施例中，沉积工艺可以是使绝缘材料142的层致密。绝缘材料层142的致密化可以增进与绝缘材料层142相关的崩溃电压，以通过减小绝缘材料层142的孔隙率(porosity)及/或晶界(grain boundary)来减少依时性介电崩溃(TDDB)。在一些实施例中，可使绝缘材料层142致密的沉积工艺可以是与约300℃至约700℃范围的沉积温度相关的沉积工艺，因为这样的温度范围可以增强绝缘材料层142内的原子键结。在一些实施例中，可以使绝缘材料层142致密的沉积工艺可以是与大约
Figure BDA0002746973490000241
至大约
Figure BDA0002746973490000242
范围的沉积速率相关联的沉积工艺，因为这种沉积速率的范围都可以同时增强绝缘材料层142内的原子键结，以及满足半导体装置100在制造上的产出需求(throughput requirement)。
由于有抑制材料层602的存在，因此可以延迟或抑制在抑制材料层602上的沉积工艺，从而形成穿过绝缘材料层142的通孔601。通孔601可以连通至抑制材料层602，且通孔601可以暴露出绝缘材料层142的侧壁143。在一些实施例中，通孔601可以具有在大约2nm至大约25nm范围内的一水平(例如，在X方向上)尺寸W601。在一些实施例中，沉积工艺可以进一步包括在抑制材料层602的边缘部分的上方横向地(例如，在X方向和/或Y方向上)生长绝缘材料层142。所形成的绝缘材料层142的侧壁143因而垂直的(例如，沿Z方向)位于下方的金属表面(例如，顶表面130s)之上。因此，通孔601的水平尺寸W601可以小于或等于沟槽导体层130的水平尺寸W130。在一些实施例中，这种横向生长可以导致绝缘材料层142具有下方肩部结构154及/或上方肩部结构152，且下方肩部结构154和上方肩部结构152中的各结构均具有翘曲、弯曲或圆形的表面。
参照图6C，去除抑制材料层602可以包括使用一等离子体干式蚀刻、一湿式蚀刻工艺、一灰化工艺、或前述工艺的组合，以选择性地自绝缘材料142和沟槽导体层130去除抑制材料602层。作为示例性的而非限制性的，前述的湿式蚀刻可以使用大约130℃的硫酸和过氧化氢(SPM)的一混合物，且前述的灰化过程可以使用由紫外线光源引起的臭氧自由基来进行。在去除抑制材料层602之后，通孔601的底部连接至下方的沟槽导体层130。在一些实施例中，由于绝缘材料层142在其沉积过程中的横向生长，因此在去除抑制材料层602之后，通孔601的侧壁可因此形成在邻近底部的沟槽导体层130的基脚结构647。在一些实施例中，基脚结构647类似于先前描述的基脚结构147。例如，此基脚结构647可具有与先前描述的基脚结构147基本上相同的形状。在一些实施例中，此基脚结构647可具有与先前描述的基脚结构147基本上相同的体积。
在一些实施例中，形成绝缘材料层142的工艺可包括在露出沟槽导体层130的同时，使用选择性沉积工艺在源极/漏极(S/D)衬垫层126和/或栅极衬垫层128上选择性地生长绝缘材料层142。作为示例性的而非限制性的，选择性沉积工艺可以包括CVD工艺或ALD工艺。在一些实施例中，选择性沉积工艺可以在沟槽导体层130的顶表面130s的边缘部分上沉积绝缘材料层142，同时露出沟槽导体层130的顶表面130s的中心部分，其中边缘部分可以是位于中心部分和源极/漏极(S/D)衬垫层126之间、或者位于中心部分和栅极衬垫层128之间。
参照图2，在步骤215中，在前述绝缘材料层和前述金属顶表面上形成一导电材料层。例如，如图9所示，可以在绝缘材料层142和沟槽导体层130的顶表面130s上形成一导电材料层146，如参照图7至图9所示出的。在一些实施例中，形成导电材料层146的工艺可以包括(i)在绝缘材料层142的部分上形成后端连线(BEOL)叠层144(图7所示)，(ii)在图7的半导体装置700上沉积一种或多种导电材料；以及(iii)使用化学机械研磨(CMP)工艺对沉积的一种或多种导电材料进行研磨，以形成导电材料层146(图8所示)。
参照图7，作为示例性的而非限制性的，形成后端连线(BEOL)叠层144的工艺可以包括(i)通过一沉积工艺在图6C的半导体装置600上毯覆式沉积一个或多个介电层(例如，第一后端连线蚀刻停止层144A、第二后端连线蚀刻停止层144B以及后端连线层间介电层144C)，(ii)使用一微影工艺定义的光刻胶层(图7中未示出)来遮蔽一个或多个沉积的介电层，以及(iii)使用湿式蚀刻工艺或干式蚀刻(例如反应性离子蚀刻)工艺，蚀刻光刻胶层露出的一个或多个介电层的部分而形成通孔701，且此通孔701与通孔601相连通并露出金属表面(例如，顶表面130s)。在一些实施例中，可以使用任何合适的沉积方法，例如化学气相沉积(CVD)工艺、等离子体辅助化学气相沉积(PECVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺，来进行一个或多个介电层的毯覆式沉积。
参照图8，可以通过任何合适的沉积工艺，例如CVD、PVD或电子束蒸发，在半导体装置700(图7所示)上沉积一种或多种导电材料。在一些实施例中，可以通过与通孔601的侧壁和通孔701的侧壁共形的一种或多种导电材料的原子层沉积(ALD)工艺，来进行一种或多种导电材料的沉积。
参照图2，在步骤220中，在金属层的上方形成一互连结构。例如，如图9所示，可以在绝缘材料层142的上方形成互连层(interconnect layer)1402。在一些实施例中，形成互连层1402的工艺可以包括(i)在图8的半导体装置800上通过合适的沉积工艺(例如化学气相沉积(CVD)工艺、等离子体辅助化学气相沉积(PECVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺)，毯覆式沉积一个或多个介电层(例如，绝缘材料层148)，(ii)使用微影工艺和蚀刻工艺以形成一通孔，此通孔穿过沉积的介电层并露出绝缘材料层142，(iii)用一种或多种导电材料填充通孔(例如，使用适当的沉积工艺(例如CVD、ALD、PVD、或电子束蒸发)及使用一研磨工艺(例如CMP工艺)，以及(iv)使用合适的沉积工艺(例如，CVD、ALD、PVD或电子束蒸发)，以在前述沉积的一层或多层介电层(例如绝缘材料148层)的上方沉积导电材料层164。
本公开提供了示例性的隔离结构及其形成方法。此隔离结构可包括一绝缘材料层，且此绝缘材料层在晶体管结构和互连结构之间。在一些实施例中，绝缘材料层可以包括一上方肩部结构和一下方肩部结构。在一些实施例中，形成隔离结构的方法可以包括在晶体管结构的介电顶表面上方选择性的沉积一种或多种绝缘材料，以及形成一开口以露出晶体管结构的金属顶表面。此隔离结构提供了多个优点；例如，它可增强互连结构及其下方的晶体管结构之间的电性绝缘，从而避免了集成电路中的漏电缺陷，例如集成电路中的依时性介电崩溃(TDDB)。
在一些实施例中，本公开提供一种互连结构的形成方法。此形成方法可包括在一基板上形成一第一绝缘材料层；在此第一绝缘材料层内形成一下凹通孔(via recess)；以一导电材料层填充此下凹通孔；以及在此第一绝缘材料层的上方选择性的形成一第二绝缘材料层，并将此第二绝缘材料层开孔至前述导电材料层。
在一些实施例中，于互连结构的形成方法中，前述选择性的形成前述第二绝缘材料层包括在前述第一绝缘材料层的上方选择性的沉积前述第二绝缘材料层，并露出前述导电材料层。
在一些实施例中，选择性的形成前述第二绝缘材料层包括在前述导电材料层的上方选择性的形成一抑制材料层，且露出前述第一绝缘材料层的一顶表面；以及在前述第一绝缘材料层的上方沉积前述第二绝缘材料层，且露出此抑制材料层。
在一些实施例中，选择性的形成前述第二绝缘材料层包括在前述导电材料层的一第一部分(first portion)的上方沉积前述第二绝缘材料层，并露出前述导电材料层的一第二部分(second portion)，其中前述导电材料层的第一部分位于前述第一绝缘材料层及前述导电材料层的第二部分之间。
在一些实施例中，互连结构的形成方法还包括在前述第二绝缘材料层的上方形成另一个导电材料层，其中此另一个导电材料层接触前述导电材料层。
在一些实施例中，互连结构的形成方法还包括在前述基板的上方形成另一个导电材料层，其中前述第一绝缘材料层及前述导电材料层位于此另一个导电材料层之上。
在一些实施例中，互连结构的形成方法还包括在前述第二绝缘材料层的上方形成一第三绝缘材料层，其中此第三绝缘材料层开孔至前述导电材料层。
在一些实施例中，一种互连结构的形成方法可包括在一基板上形成一鳍部结构(fin structure)；在此鳍部结构的上方形成一导电材料层；在此鳍部结构的上方形成一第一绝缘材料层，且此第一绝缘材料层接触此导电材料层；在此第一绝缘材料层的上方形成一第二绝缘材料层；以及在形成此第二绝缘材料层时，在此第二绝缘材料层内形成一下凹通孔(via recess)。
在一些实施例中，形成前述下凹通孔包括在前述第二绝缘材料层中成一肩部结构(shoulder structure)，其中前述肩部结构连接前述第二绝缘材料层的一侧表面至前述第二绝缘材料层的一底表面。
在一些实施例中，形成前述第二绝缘材料层包括在前述第一绝缘材料层的上方选择性的沉积前述第二绝缘材料层，并露出前述导电材料层。
在一些实施例中，形成前述下凹通孔包括：在前述导电材料层的上方形成一抑制材料层；以及在前述第一绝缘材料层的上方形成前述第二绝缘材料层，且露出前述抑制材料层。
在一些实施例中，互连结构的形成方法还包括：在前述基板上形成一第三绝缘材料层，此第三绝缘材料层基本上与前述第一绝缘材料层共平面，其中前述第一绝缘材料层共平面位于前述第三绝缘材料层以及前述导电材料层之间。
在一些实施例中，互连结构的形成方法还包括：形成另一导电材料层于前述下凹通孔中以及位于前述第二绝缘材料层的上方，其中此另一导电材料层与前述导电材料层接触。
在一些实施例中，互连结构的形成方法还包括：在前述基板上形成另一绝缘材料层；在此另一绝缘材料层中形成另一下凹通孔，其中此另一下凹通孔的一底部开孔至前述下凹通孔；以及在前述下凹通孔以及前述另一下凹通孔中形成另一导电材料层。
在一些实施例中，互连结构的形成方法还包括：在前述鳍部结构的上方且邻近前述导电材料层形成另一导电材料层；以及在前述导电材料层以及前述另一导电材料层之间形成另一绝缘材料层。
在一些实施例中，提供一种互连结构。此互连结构可包括一基板、一第一绝缘材料层位于前述基板之上、一第一导电材料层位于此第一绝缘材料层内；以及一第二绝缘材料层位于此第一绝缘材料层之上。第二绝缘材料层可包括一顶表面、一侧壁以及一肩部结构(shoulder structure)。此肩部结构可连接前述侧壁至前述顶表面，且此肩部结构可自前述侧壁倾斜至前述顶表面。互连结构可还包括一第二导电材料层形成于前述第二绝缘材料层中，且第二导电材料层被前述第二绝缘材料层的前述侧壁所围绕。
在一些实施例中，前述第二绝缘材料层还包括一底表面以及连接前述底表面至前述侧壁的另一肩部结构，此另一肩部结构自前述侧壁倾斜至前述底表面；以及前述底表面与前述第一绝缘材料层接触。
在一些实施例中，前述肩部结构包括自前述侧壁倾斜至前述顶表面的一圆形表面(rounded surface)。
在一些实施例中，前述侧壁包括一圆形表面(rounded surface)。
在一些实施例中，前述第二导电材料层接触前述第一导电材料层。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种互连结构的形成方法，包括：
在一基板上形成一第一绝缘材料层；
在该第一绝缘材料层内形成一下凹通孔；
以一导电材料层填充该下凹通孔；以及
在该第一绝缘材料层的上方选择性的形成一第二绝缘材料层，此时并将该第二绝缘材料层开孔至该导电材料层。
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